CN1921318A

CN1921318A - 多信道高速收发机电路中的通道对通道时滞减少

Info

Publication number: CN1921318A
Application number: CNA2006101157886A
Authority: CN
Inventors: S·Y·舒马拉耶夫
Original assignee: Altera Corp
Current assignee: Altera Corp
Priority date: 2005-08-24
Filing date: 2006-08-17
Publication date: 2007-02-28
Anticipated expiration: 2026-08-17
Also published as: EP1758325A3; CN102523182B; US8081706B2; JP2007060645A; US8649461B2; EP1758325A2; CN102523182A; EP1758325B1; US20070047667A1; CN1921318B; US20120063539A1

Abstract

可控制延迟电路被包括在多信道高速串行发射机和/或接收机电路的每一个信道中，以补偿或者至少帮助补偿在各种信道之间的可能时滞(不同的信号传播时间)。在使用CDR电路的系统中，所述延迟电路可以是被一个从所述CDR电路中获得的信号至少部分控制的，以使得由所述延迟电路引起的延迟量至少部分的响应于被所述CDR电路检测到的数据速率的变化。

Description

多信道高速收发机电路中的通道对通道时滞减少

技术领域

【0001】本发明涉及多信道数据通信，更具体的，涉及补偿这种通信中所用的各种通道中的不同信号传播延迟量。

背景技术

【0002】数据通信，特别是高速数据通信，有时候是利用若干并行信道或通道来执行的，所述并行信道或通道发端于一个发射机(例如一个集成电路设备)，通过一个通信媒介(例如印刷电路板迹线)，并终结于一个接收机(例如另一个集成电路设备)。上述集成电路之一或两者可以是可编程逻辑器件(PLD)。数据串行传输于每一个信道，但在每一个信道中的数据是一个更大数据结构中的一部分，该数据结构发端于发射机并且必须被接收机准确地重新组装。这种准确地重新组装取决于接收机的重新组装电路，该重新组装电路从各种信道接收数据，且在这些信道之间只有某一相对小的延迟差异量。这种信道间延迟差异可以被称为时滞(skew)。

【0003】存在许多可能的时滞源。基本发射机电路本身可以具有一些时滞，特别是在这个电路的封装部分。在发射机和接收机之间的通信媒介可以是一个时滞源。并且接收机电路(特别是这个电路的组装部分)可以是另一个时滞源。

【0004】对于一个接收机被允许在其输出信号中具有多少的时滞，可以有一个产品规格。因此，希望提供一个用于发射机的电路，其能够帮助发射机满足这一规格。同样地，接收机电路可以有关于它能够忍受多少时滞的限制，并且增强该电路以允许其接收具有超过该时滞量的信号，将增加该接收机的可用性。

发明内容

【0005】本发明具有能够用于发射机或接收机电路的特征。

【0006】根据本发明的发射机电路包括多个电路通道或信道。每一个电路通道传输各自的串行数据信号。每一个电路通道包括可控制延迟电路，其给这个电路通道中的信号提供一个可控制的延迟量，以补偿在各种电路通道中的信号之间的时滞。

【0007】根据本发明的接收机电路包括多个电路信道或通道。每一个电路通道接收各自的串行数据信号。每一个电路通道包括可控制延迟电路，其给这个电路通道中的信号提供一个可控制的延迟量，以补偿在各种电路通道中的信号之间的时滞。如果这个接收机电路通道包括CDR电路，则在每一个通道中的延迟电路可以是至少部分受到从这个通道中的CDR电路得到的一个信号的控制，以使得由延迟电路引起的延迟量至少部分响应于该CDR电路检测到的数据速率的变化。

【0008】本发明的其他特征，它的本质以及各种优点，在附图和随后的详细描述中将会更加明显。

附图说明

【0009】图1是根据本发明的说明性发射机电路的一个简化示意框图。

【0010】图2是根据本发明的图1电路的代表性部分的一个替代性实施例的一个简化示意框图。

【0011】图3是根据本发明的图1或图2中所用的组件之一的一个说明性实施例的一个简化示意框图。

【0012】图4是图3中所示的一个替代性实施例的一个简化示意框图。

【0013】图5是图3中所示的另一个替代性实施例的一个简化示意框图。

【0014】图6是一个简化示意框图，其示出了图1中所示类型电路的代表性部分中的本发明的一个可能特征的一个说明性实施例。

【0015】图7是一个简化示意框图，其示出了图1中所示类型电路的代表性部分中的本发明的另一个可能特征的一个说明性实施例。

【0016】图8是根据本发明的说明性接收机电路的一个简化示意框图。

【0017】图9是根据本发明的具有可选择附加物的图8电路的代表性部分的一个说明性实施例的一个简化示意框图。

【0018】图10是一个简化示意框图，示出根据本发明的在之前附图中所示类型的电路可以应用的一个说明性环境。

【0019】图11是根据本发明的说明性控制电路的一个简化示意框图。

具体实施方式

【0020】将首先描述本发明于发射机电路中的应用。在这之后，将描述本发明的接收机实施例。

【0021】根据本发明的说明性发射机电路10在图1中示出。电路10包括若干相同的或基本相同的发射机信道或通道12a-12n。尽管在图1中只详细描述了这些信道中的一个，但是可以理解的是，其他信道与这个详细描述的信道都是完全相同的或基本相同的。所有信道12可以处于一个单独的集成电路器件诸如一个PLD上。每一个信道接收它自己的并行数据20，并且每一个信道中的可控制延迟电路70是独立可控制的，以增加每一个信道的延迟量，这个延迟量对于不同信道可能是不同的。这些不同数量的延迟被选择和控制，以减少在不同信道的输出焊点110上或者(可能甚至更重要)在连接于不同信道的输出焊点110的集成电路封装输出管脚112上的串行数据输出信号之间的时滞量。

【0022】下文对典型信道12a的详细描述可理解为应用于所有信道12。

【0023】如图1所示，典型发射机信道12a包括串行器电路30，其在若干并行数据导线20上并行接收若干数据信号(来自未示出的上游电路中)。例如，在任意给定时刻，在导线20上的信号可以是一个字节或字的数字数据。(术语“字节”这里一般用于指一组若干比特或位元，其被确定作为一个单位解释。应该理解的是，就像这里所用的，一字节可能包括任意复数数目的位元。)施加于时钟产生器或时钟发生器电路120的时钟信号118可能具有一个等于连续字节20被施加到串行器电路30中的速率的频率。这个频率可以被称为字节速率频率。时钟信号118同样优选与连续字节20具有一个合适的和有用的相位关系。除了施加时钟信号118至串行器电路30(例如，用于在这个电路中记录每一个连续字节20的电路)之外，时钟产生器电路120同样从时钟信号118产生一个施加于串行器电路30的串行输出侧的位速率时钟信号。位速率时钟信号具有一个是字节速率频率m倍的频率，其中m是每一个字节中的位元的数目。因此，位速率时钟信号可以被用于(通过电路30)从数据20中移出每一个字节的独立位元，这些位元被一个挨着一个地以串行数据的方式移出。注意，这个位速率可以在吉赫兹范围内(例如从接近1Ghz到若干Ghz)，尽管这只是一个例子，并且本发明并不仅限于用在任何特定频率上。

【0024】串行器电路30输出的串行数据40被施加到前置驱动器电路50。如果需要，串行器电路30可以输出若干串行数据信号。(见图6的这种类型实施例的一个示例。)这些若干信号的信息内容可以是彼此相同的，但它们可以相对于彼此延迟一个位元间隔(或单位间隔(UI))，以促进在输出驱动器电路90(也被称为TX电路90)中供应有限脉冲响应(FIR)滤波。前置驱动器电路50缓冲这个信号或者施加于它的多个信号，以达到驱动TX驱动器电路90所需要的信号电平和强度。前置驱动器电路50同样可以被用于实现被缓冲的该信号或多个信号的压摆率控制。压摆率是指一个二进制数据信号中的电平之间跃变的陡度。数据速率越高，就需要越高的压摆率用于对该数据的准确接收和解释。但是高压摆率同样消耗更多功率并且具有更高频组件，所以，如果数据在一个更低数据速率上被传输，它将有助于能够减小压摆率。这种压摆率控制可以是前置驱动器电路50的能力之一。前置驱动器电路50的其他可能特征是，有助于切断未使用的电路50的所有或者任何部分的多级结构，以及/或回送(例如，进入提供数据20的上游电路中)被电路50处理的一个或多个串行数据信号。这种回送可以被用于测试该电路的各部分的适当操作。

【0025】前置驱动器电路50的一个或多个串行数据输出信号60被施加到可控制延迟电路70中。这个电路将施加于它的一个或多个信号延迟一个可控制的量。例如，如果有若干信号60，每一个都相对于这些信号60中的主信号(或者至少最早的信号)延迟一个或多个UI，则电路70将这些信号中的每一个延迟相同的可控制量。(再一次见图6中的这种类型实施例的示例。)可控制延迟电路70实现本发明的去时滞(de-skew)功能。如已经提到过的，在发射机电路10中的不同信道12a-12n中由电路70引起的延迟量被选择，以减少不同信道的输出信号110或112之间的时滞。进入到不同信道12a-12n中的数据20，在与本发明有关的所关心的数据通信类型中是接近同步的。减少或消除通过这些不同信道并到达它们的输出管脚112的时滞的能力，有助于发射机电路10输出这个数据(虽然以不同的(即串行的)形式)，并且在不同输出流中的数据之间相似地紧密同步。

【0026】电路70引起的延迟量可以被可编程地控制(例如，通过对与电路70关联的静态随机存取存储器(SRAM)单元进行编程)。替代性地，电路70引起的延迟量可以被更动态地控制(例如，通过在该电路的正常操作中能够改变的信号)。作为还有的另外一个例子，电路70引起的延迟量可以受到可编程和动态控制的结合的控制。例如，若干可能操作范围之一可以是可编程选择的，然后在选定范围内的特定操作点可以由一个动态可变控制信号可变地控制。

【0027】延迟电路70的一个或多个输出信号80被施加于输出TX驱动器电路90。这个电路把信号提高到来自发射机的输出信号所需要的电平或强度。电路90在图1中示出，其以差动形式输出串行数据信号(通过互补输出焊点110p和110n，从而通过互补的封装设备输出管脚112p和112n)。电路90同样可以给其输出的信号预增强和/或后增强(例如，紧接这个信号电平中的每一次跃变之前和/或之后的额外能量)。例如，这可以通过使这个信号受到电路90中的FIR滤波来完成，这种FIR滤波可以基于利用如前所描述的多个不同延迟的输出信号60。

【0028】为了简要总结图1中所示和上面描述的，可控制延迟元件70被刚好加到TX驱动器90之前，以允许通道12a-12n中的每一个相对于其他通道的独立延迟调节。这样就允许补偿多个通道之间的延迟差异。

【0029】图2描述了一个典型信道12a’的一个替代性实施例，其中可控制延迟电路70被包含在上述前置驱动器电路50中。这样就允许前置驱动器电路50在TX驱动器电路90之前重新缓冲延迟电路70的一个或多个输出信号。

【0030】可控制延迟电路70的一个说明性实施例在图3中示出。在这个实施例中，电路70包括多个串联连接的延迟单元210a-210k。每一个延迟单元210的输入(以及最后延迟单元的输出)被连接到多路复用器220的各个输入。多路复用器220是被它的选择控制输入信号(“SEL CTRL”)可控制的，以选择其输入信号中的任何一个作为多路复用器输出信号230。这个信号可以被施加到电平移动器电路240，以产生更好的适合应用于TX驱动器90(图1)或前置驱动器电路50(图2)的输出信号250。从前述中，很明显，在可控制延迟电路70的数据输入和数据输出之间的延迟量，取决于当前有多少延迟单元210被串联连接于这个输入和这个输出之间。这个数字是通过SEL CTRL信号可选择的。因此，电路70提供的延迟量是可控制的。

【0031】如果需要，延迟的增量可以是二元加权或二进加权(binary-weighted)[Ly2]的，以允许更大数目的全部延迟的结合，并因此允许全部延迟的更好的精度。这种类型的说明性实施例在图4中示出。在这个实施例中，延迟单元212a具有一个延迟单位(“1 UD”)，延迟单元212b具有两个延迟单位(“2 UD”)，并且延迟单元212c具有四个延迟单位(“4 UD”)。多路复用器214a允许输入信号200或延迟单元212a的输出信号，施加于延迟单元212b以及多路复用器214b的一个输入端。多路复用器214b允许输入信号200、多路复用器214a的输出信号、或者延迟单元212b的输出信号中的任意一个被施加于延迟单元212c。多路复用器220可以选择输入信号200或延迟单元212a-c中的任何一个的输出信号作为输出信号230。因此，图4所示电路能够将信号200延迟从0到7的任意整数个UD，取决于信号200是怎样被路由通过图4中所示的各种元件。例如，为了产生6UD的延迟，信号200通过多路复用器214a绕过延迟单元212a，然后连续通过元件212b、214b、212c、以及220到达导线230。选择控制信号SEL CTRL控制由所有多路复用器214和220进行的选择，以实现所需要的延迟量。

【0032】图4中所示二元加权的延迟级212的数目仅仅是说明性的，可以理解的是，可以根据需要使用任意数目的这种级。本领域技术人员将认识到的是，在图4中所示的路由和多路复用中存在着一些冗余(至少在逻辑上存在)。例如，到多路复用器214b的最上方输入与这个多路复用器的中间输入至少逻辑上是冗余的，因为信号200能够通过多路复用器214a替代地到达这个中间输入。同样，多路复用器220可以进行的前两次选择，是与多路复用器214a所作的选择逻辑上冗余的。图4所示的电路布局被选择作为示例说明，因为这可以更容易的观察这种类型电路所能够进行的各种延迟选择。但是其他电路布局可以被用来实现相同或相似的结果。

【0033】可以产生精确延迟的另一种方式是利用带隙电流，其示出于，例如，在这里通过引用并入全文的2004年9月7号提交的美国专利申请10/935,867号中。

【0034】但是，实现可控制延迟电路70的另外一种方式是通过改变在一个延迟单元链上的电源电压来建立延迟的模拟调节。这一方法通过图5示例说明。

【0035】在图5所示实施例中，可控制延迟电路70包括串联连接的多个延迟单元310a-310j。待延迟的数据信号300被施加到这些延迟单元中的第一个。最后一个延迟单元的输出信号被施加于电平移动器[Ly3]电路340(与图3所示电路240相似)，产生一个延迟的数据输出信号350，应用于TX驱动器90(图1)或前置驱动器50(图2)。每一个单元310将施加于它的信号延迟的量取决于总线380上的电源信号的电平。例如，在总线380上的电压越高，每一个单元310将施加于它的信号延迟的量越少。总线380通过晶体管370从电源总线360获得它的信号。晶体管370被它的控制信号VCTRL越彻底地打开，在总线380上的电压将与在总线360上的电压越接近。因此，VCTRL信号的电平确定了一个数据信号在从输入导线300到输出导线350通过的过程中，被所描述电路延迟的时间长度。

【0036】图5所示的方法可以是非常有意义的，因为它提供内在的噪声抑制机制。这在高数据速率收发机中非常重要。考虑一下，延迟“T”操作于标称电压“V”的电源的延迟线。另外，考虑在一个多信道集成PLD系统中的多个收发机之间共享这样一个电源。在这样一个共享电源上的“DV”数量的任何干扰将导致延迟线改变“DT”数量，这里DT可以大约为T*DV/V。因此，由于我们必须建立一更长的延迟链来补偿更大的外部时滞，所以它变得对共享电源上的噪声更加敏感。代替专用电源(这实际可以在一个小系统中实现)，人们可以利用这样一个强延迟依赖(delay-dependence)，并在一个外部共享电源和延迟单元的电源之间放置常规的或本地的NMOS晶体管。现在，由于这一结构的较好的噪声抵制，通过控制每一个延迟单元的VCTRL，人们可以调节电压，并因此调节每一个延迟组的延迟，而不影响另一个组。

【0037】注意到，通过在调节器370和共享电源360之间(比如，在图5中箭头365所指的位置)放置一个有源滤波器，可以达到进一步的保护。这将根本上“保护”晶体管370不受更多电源噪声的影响。

【0038】电平移动器340是典型地需要在延迟单元链之后，以恢复电压回到TX驱动器电平。

【0039】尽管图1和2提出，在TX驱动器90的输出端，数据信号可以首先变成两个差动信号，但是差动信令可以从这个组件的上游开始。在这种情况下，延迟链可以布置在前置驱动器路径的差动支线上。(见图7中这种类型实施例的示例)这将允许通过调节一个差动支线的延迟稍微不同于另一个差动支线，来进行单个的信道占空比校正。当结合校准电路时，这将可以补偿在加载时的变化(即，一个差动支线的加载大于其他的支线)。这里所指的校准，校准每一个信道在加载中的单独的变化。这种校准(其不是本发明的一部分)可以用专用电路和/或利用来自关联PLD电路的控制来完成。

【0040】上面展示和描述的调节方法允许通过VCTRL进行模拟控制。这接下来允许非常精确的延迟设定，其通过一条多路复用线路是不可能的。

【0041】假设在吉赫兹范围内的发射，延迟应该被指定为在200ps的附近，名义上地，以覆盖芯片的通道至通道变化，并允许一些电路板电平灵活性[Ly4]。

【0042】所用的延迟单元可以是单端的或者也可以是差动的。后者可能是更优选的，因为提供对电路中其他组件的信号电平的更好匹配。同样可能利用来自一个或更多片上电压控制振荡器(VCOs)中的延迟单元，以最大化可用电路的使用。

【0043】图6和7仅仅描述了实现它们所示例说明的特征的一种可能方式。例如，在图6中，前置驱动器电路50(包括前置驱动器子电路50′、50″、以及50)和可控制延迟电路70(包括可控制延迟子电路70′、70″、以及70)的顺序，可以被颠倒过来。对于图7中的前置驱动器电路50和可控制延迟电路70(包括可控制延迟子电路70p和70n)的顺序的可能颠倒，同样如此。在后一种情况下，这将意味着使得串行器电路30提供差动输出信号。

【0044】回到图6，所有延迟电路70′、70″、以及70可以被共同控制，以提供相同量的延迟。替代性地，这些电路可以被分别控制，以提供不同量的延迟。这后一可能性对于另外地补偿局部时滞是具有吸引力的，这种局部时滞是由于前置驱动器电路50′、50″、以及50的操作中的些微差别而造成的。图6中所示的子信道的数目(三个)仅仅是说明性的。如果需要，可能利用仅仅两个或者多于三个的子信道。如果需要，图6中示出的特征可以结合图7中示出的特征。图6和图7中的任何延迟子电路70′、70″、70、70p、70n可以被构造为如图2-5中所示和/或在这个说明书中前面描述的那样。

【0045】图8所示的本发明的接收机的一个说明性实施例。在这个实施例中，接收机电路410包括若干相同的或者基本相同的信道或通道412a-412n。每一个信道412接收一个串行数据信号，诸如可以是图1中发射机信道12的各个信道输出的。图8示出了到每一个信道412的输入是一个差动信号对，该差动信号对在典型信道412a中被施加于诸如420pa和420pn的集成电路封装管脚。从管脚420中出来后，这些信号被施加到集成电路本身的差动输入焊点430p和430n。(仅仅示出和详细描述了典型信道412——应该理解，其他信道412b-412n中的每一个都是相同的或者基本相同的。)

【0046】所述输入差动信号通过导线440p和440n从差动输入焊点430被施加到输入缓冲器或驱动器450(有时候也被称为RX驱动器450)的差动输入端。RX驱动器的单端输出信号通过导线460被施加到可控制延迟电路470。就像将要在下文中详细讨论的，延迟电路470可以类似于在本文之前附图中所描述的和/或本文之前描述的任何延迟电路70。

【0047】延迟电路470的输出信号480被施加于时间数据恢复电路(CDR)。CDR电路可以是从一个施加的串行数据信号中恢复时钟信号和数据的公知电路。CDR电路490的串行数据输出信号500典型被施加于其他用于下述目的的公知电路，即解串行(deserialization)、解码、解密、和/或信道绑定(即，在若干信道412a-412n中的信号之间的最终同步)。图8所示电路和解串器电路，可以在所谓的物理介质附件或包括图8电路的集成电路(例如PLD)PMA底层中。上述的解码、解密、和/或信道绑定电路可以是在所谓PCS或者集成电路的物理编码底层部分中。PCS电路的输出信号可以被施加于在集成电路上的进一步处理电路。例如，在集成电路是PLD的情况下，这个进一步处理电路可以包括可编程逻辑核心电路。

【0048】图8所示的电路布局适合于精确的时滞调节(例如，当该电路在吉赫兹范围的串行数据速率工作时，时滞调节在几十和/或几百ps范围内)。可控制延迟电路470刚好被添加在CDR电路490前，以允许对每一个信道进行精确的延迟控制。CDR电路490自动采样它接收到的信号的“眼(eye)”的中心。因此，延迟电路470能够补偿在(1)TX芯片信道对信道时滞，(2)些微的电路板时滞(即，在TX芯片和RX芯片之间的印刷电路板连接部中)，以及(3)RX芯片信道对信道时滞中的细微差异。若干技术可以用于通过延迟电路470(类似于上面示出的和/或上面描述的TX延迟电路70的实现的可能结构，虽然适应RX路径架构细节)产生精确的延迟增量。RX延迟电路70的这些可能实现包括(1)使用若干可编程延迟单元和多路复用器用于级联(例如，就像图3所示)，(2)利用带隙，以产生精确延迟，以及(3)通过改变在延迟单元链上的电源电压的延迟的模拟调节(例如，如图5中的)。

【0049】图9示出了来自图8的一个典型信道，其具有根据本发明的可能的附加可控制延迟电路。在图9所示的说明性实施例中，这个附加延迟电路处于CDR电路490下游，并操作于恢复的串行数据信号500。如图9所示，信号500被施加于一连串延迟单元510a-510k，其可能是或者可能类似电压控制振荡器(VCO)延迟单元。类似的这种VCO延迟单元典型包括在VCO电路中，其中VCO电路是CDR电路490的一部分。在CDR电路490中，VCO被电荷泵电路控制，以便VCO与进入的串行数据信号的频率相匹配。例如，这里所提及的频率匹配因此可以是频率相等，或者所进入的串行数据频率和VCO频率之间可能有某个预定比率(典型的一个类似2∶1或4∶1的整数比率)。

【0050】在图9所示的实施例中，上述电荷泵电路的输出信号或者类似这个信号所产生的信号，是所描述的VCTRL信号。这个信号被用于控制每一个延迟单元510的操作的速度(与CDR电路490中的电荷泵输出信号控制在电路490中VCO中的VCO延迟单元操作速度的控制方式类似)。每一个延迟单元510的输出信号被施加于多路复用器电路520的相应一个输入。电路520被它的(一个或多个)选择控制(SEL CTRL)输入信号控制，以选择它的主输入信号(来自延迟单元510)中的任何一个作为它的输出信号530。这一输出信号被施加到电平移动器电路540(类似于其他的、之前描述的电平移动器电路)。电平移动器电路540的输出信号550被施加到解串器电路560，其可以把若干连续的串行位组装成并行字节或字570，应用于之前提过的那种(些)类型的进一步处理的器件的PCS电路。

【0051】图9所示类型的实施例使得人们具有能够建立准确、多单位间隔、数据速率灵敏的(即，能够随进入数据速率的变化自动适应或改变)接收机信道延迟调整的能力。这一数据速率灵敏性是利用所述CDR VCO电荷泵输出信号等(VCTRL)控制延迟单元510的操作速度的结果。应该明白，这一控制电压在这种系统中是容易可得的，并且它是在每一个信道(例如，图8中的412a-412n)中独立产生的。因此，这种类型的实施例使得人们能够在PMA或PCS中建立一个可控制的、长的但是非常准确的延迟电路，由此避免当这种延迟并不需要时的等待的代价。

【0052】作为在如图9所示的CDR电路490的下游放置元件510、520、以及540的结构的一个可能替代性方法，这种类型的结构可以改为放置在CDR电路的前面(与图9中的元件470类似)。在任何一种情况下(在CDR电路490的前面或后面)，可以结合精确的或粗略的调节以提供一个非常通用的系统。尽管任意一个配置都是可能的，图9所示的配置是当前优选的，因为人们相信这将可以获得更好的位误差率(BER)性能。人们这么认为是因为，最好把长延迟链510的抖动影响放置成远离所述CDR数据获取通道(即在CDR电路490的后面)，这样这个抖动将不会影响CDR相位检测器中的位识别过程。同样注意到电平移动器电路540被放置在延迟单元510后面，以转换所述信号回至CMOS电源电平，并因此使得这种实现真正独立于数据率。

【0053】图10示例说明了在一个封装的可编程逻辑器件(PLD)600的环境中使用根据本发明的发射机和/或接收机电路。PLD芯片610装在封装600内。封装管脚112和420是用来与器件600的外部相连的。PLD芯片610包括发射机信道12a-12n和/或接收机信道412a-412n。在图10中，这些信道中的每一个都被认为包括之前附图中详细描述的PMA电路和诸如用于加密/解密、编码/解码、速率匹配、信道绑定等的PCS电路，其中至少一部分先前已经在说明书中提到过了。PLD芯片610还包括PLD核心电路620，诸如可编程逻辑电路、存储器电路、处理器电路等等。核心电路620能够通过导线DO输出数据。它能够通过导线DI接收数据。它能够通过导线C输出控制不同信道的不同方面的信号。例如，这些控制信号C可以包括，用于控制在本说明书中前面示出并描述的各种延迟电路所引起的延迟量的信号。

【0054】图11示例说明了这点：用于控制在本说明书中之前描述的所述延迟元件的信号，可以是可编程的(例如，来自图10中的PLD芯片610的一个或多个可编程存储器或配置单元710)或者来自一个更动态的信号源720(例如，PLD核心逻辑620(图10)等)。如果希望具有可选择任一控制类型的选项，则可以提供多路复用器730，用于从静态或相对静态源710中或者从潜在更动态的源720中选择所述延迟元件控制信号。多路复用器730所做的选择被可编程存储器或配置元件740控制。

【0055】应该理解的是，前述内容仅仅是示例说明了本发明的原理，本领域技术人员在不偏离本发明的范围和精神的情况下可进行各种修改。例如，所使用的信道12a-12n(图1)和/或412a-412n(图8)的数目可以是任意所需要的数目。同样地，所使用的延迟单元210a-210k(图3)、212(图4)、310a-310j(图5)、以及510a-510k(图9)的数目也可一时任意所需要的数目。

Claims

1.发射机电路，其包括：

多个电路通道，每一个通道都发射各自的串行数据信号，并且每一个都包括可控制延迟电路，以给关联电路通道中的信号一个可控制的延迟量，用于补偿在所述多个电路通道中的信号之间的时滞。

2.根据权利要求1所述的电路，其中，每一个所述电路通道进一步包括处于所述延迟电路上游的串行化器电路。

3.根据权利要求1所述的电路，其中，每一个所述电路通道进一步包括前置驱动器电路。

4.根据权利要求1所述的电路，其中，每一个所述电路通道进一步包括处于所述延迟电路下游的发射机驱动器电路。

5.根据权利要求3所述的电路，其中，所述前置驱动器电路处于所述延迟电路的上游。

6.根据权利要求3所述的电路，其中，所述前置驱动器电路处于所述延迟电路的下游。

7.根据权利要求1所述的电路，其中，每一个所述电路通道利用来自所述延迟电路上游的一个点的差动信令，并且其中在每一个通道中的所述延迟电路包括多个延迟子电路，每一个子电路操作于这个通道中的一个相应的差动信号支线上。

8.根据权利要求7所述的电路，其中，在电路通道中的每一个所述延迟子电路关于其延迟量是分别地可控制的。

9.根据权利要求1所述的电路，其中，每一个所述电路通道在该通道中使用所述信号的多个不同延迟版本，并且其中在每一个通道中的所述延迟电路包括多个可控制延迟子电路，每一个子电路操作于这个通道中信号版本中相应的一个。

10.根据权利要求9所述的电路，其中，在每一个电路通道中的每一个所述延迟子电路关于其延迟量是分别地可控制的。

11.根据权利要求1所述的电路，其中在每一个所述电路通道中的所述延迟电路包括：

串联连接的多个延迟单元电路；以及

可控制选择电路，其用于选择使用哪一个延迟单元输出信号作为延迟电路的输出信号。

12.根据权利要求11所述的电路，其中，所述延迟单元具有相对于彼此二元加权的延迟量。

13.根据权利要求1所述的电路，其中，在每一个所述电路通道中的所述延迟电路包括：

串联连接的多个延迟单元电路；以及

模拟控制电路，其用于控制施加于所述延迟单元电路的电源信号的电平，以控制它们的操作速度。

14.接收机电路，其包括：

多个电路通道，每一个通道都接收各自的串行数据信号，并且每一个都包括可控制延迟电路，以给所述关联电路通道中的信号一个可控制的延迟量，用于补偿在所述多个电路通道中的信号之间的时滞。

15.根据权利要求14所述的电路，其中，每一个所述电路通道进一步包括处于所述延迟电路下游的解串器电路。

16.根据权利要求14所述的电路，其中，每一个所述电路通道进一步包括处于所述延迟电路下游的CDR电路。

17.根据权利要求14所述的电路，其中，每一个所述电路通道进一步包括处于所述延迟电路上游的CDR电路。

18.根据权利要求16所述的电路，其中，每一个所述电路通道进一步包括处于所述CDR电路下游的进一步延迟电路。

19.根据权利要求14所述的电路，其中，每一个所述电路通道进一步包括包含VCO电路的CDR电路，且其中在每一个所述电路通道中的所述延迟电路被一个从这个电路通道中的所述VCO电路获得的信号至少部分地控制。

20.根据权利要求19所述的电路，其中，每一个所述电路通道中的所述延迟电路包括多个串联连接的延迟单元电路，其中从每一个所述电路通道中所述VCO电路获得的信号被用于影响这个电路通道中的所述延迟单元电路的操作速度。

21.根据权利要求19所述的电路，其中，在每一个所述电路通道中的所述VCO电路包括电荷泵电路，且其中从每一个所述电路通道中所述VCO电路获得的信号是这个VCO电路的电荷泵电路的输出信号。

22.根据权利要求20所述的电路，其中，在每一个所述电路通道中的所述延迟电路进一步包括：

选择电路，其能够可控制地选择在这个电路通道中的任意延迟单元电路的输出信号作为这个电路通道的被延迟的数据信号。

23.可控制地延迟正被包括VCO电路的CDR电路处理的数据信号的电路，其包括：

延迟电路，其相对于所述延迟电路延迟所述数据信号的延迟量至少部分响应于从所述VCO电路获得的信号。

24.根据权利要求23所述的电路，其中所述延迟电路从所述CDR电路接收所述数据信号。

25.根据权利要求23所述的电路，其中，所述延迟电路包括多个串联连接的延迟单元，其中从所述VCO电路获得的信号被用于影响所述延迟单元电路的操作速度。

26.根据权利要求23所述的电路，其中，所述VCO电路包括电荷泵电路，并且其中从所述VCO电路获得的所述信号是所述电荷泵电路的输出信号。

27.根据权利要求25所述的电路，进一步包括：

选择电路，其能够可控制地选择任意所述延迟单元电路的输出信号作为被延迟的数据信号。