TW202141329A - 多封裝系統及用於封裝在半導體封裝中的裸晶 - Google Patents

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Abstract

多封裝系統包括第一半導體封裝和第二半導體封裝。第一半導體封裝包括第一裸晶和第二裸晶。第二半導體封裝包括第三裸晶。第一裸晶的第一處理電路透過第一裸晶的第一可配置輸入/輸出（IO）介面電路和第二裸晶的第三可配置IO介面電路（其被配置為執行單端封裝內通信）與第二裸晶的第二處理電路通信。第一裸晶的第一處理電路透過第一裸晶的第二可配置IO介面電路和第三裸晶的第四可配置IO介面電路（其被配置為執行差分封裝間通信）與第三裸晶的第三處理電路通信。第一可配置IO介面電路和第二可配置IO介面電路具有相同的電路設計。

Description

多封裝系統及用於封裝在半導體封裝中的裸晶
本發明通常涉及集成電路設計，以及更具體地，涉及一種利用可配置輸入/輸出介面（interface）電路的多封裝系統及用於封裝在半導體封裝中的裸晶，該可配置輸入/輸出介面電路可被配置為用於單端（single-ended）封裝內（intra-package）通信和差分（differential）封裝間（inter-package）通信。
電子業正經歷半導體封裝技術的複興。越來越多的封裝組裝方法已經得到發展，以使電子行業能夠最大化其產品功能。通過將多個裸片（dice）/裸晶（die）集成在單個封裝中，可以使印刷電路板變得更小，並且由這種集成帶來的較短互連能夠有助於改善電氣性能和功能。由於多個裸晶可以集成在同一封裝（package，或芯片，chip）中，並且系統可以在同一印刷電路板上安裝多個封裝（芯片），因此需要提供針對封裝內通信的創新型裸晶到裸晶（die-to-die）輸入/輸出（input/output，IO）介面設計，以及針對封裝間通信的創新型芯片到芯片（chip-to-chip）IO介面設計。
本發明的目的之一是提供一種多封裝系統及用於封裝在半導體封裝中的裸晶，其能夠利用可配置的輸入/輸出介面電路進行單端封裝內通信和差分封裝間通信。
根據本發明的第一方面，提供了一種示例性的多封裝系統。該示例性的多封裝系統包括第一半導體封裝和第二半導體封裝。第一半導體封裝包括第一裸晶和第二裸晶。第一裸晶包括第一處理電路、第一可配置輸入/輸出（IO）介面電路（或可描述為第一可配置的IO介面電路）以及第二可配置IO介面電路，該第一處理電路被佈置為執行指定功能。第二裸晶包括第二處理電路以及第三可配置IO介面電路，該第二處理電路被佈置為執行指定功能，該第三可配置IO介面電路經由封裝內走線耦接到第一可配置IO電路。第二半導體封裝包括第三裸晶。第三裸晶包括第三處理電路和第四可配置IO介面電路，該第三處理電路被佈置為執行指定功能，該第四可配置IO介面電路經由封裝間走線耦接到第二可配置IO介面電路。第一處理電路通過第一可配置IO介面電路和第三可配置IO介面電路與第二處理電路通信，其中，第一可配置IO介面電路和第三可配置IO介面電路被配置為執行單端封裝內通信。第一處理電路通過第二可配置IO介面電路和第四可配置IO介面電路與第三處理電路通信，其中，第二可配置IO介面電路和第四可配置IO介面電路被配置為執行差分封裝間通信。第一可配置IO介面電路和第二可配置IO介面電路具有相同的電路設計，例如，相同的TX電路設計和/或相同的RX電路設計。
根據本發明的第二方面，提供了一種用於封裝在半導體封裝中的示例性裸晶。該示例性裸晶包括處理電路和可配置輸入/輸出（IO）介面電路，該處理電路被佈置為執行指定功能。當可配置IO介面電路是通過封裝內走線耦接到同一半導體封裝中的另一個裸晶時，可配置IO介面電路被配置為為處理電路提供單端封裝內通信。當可配置IO介面電路是經由封裝間走線耦接到另一半導體封裝中的另一個裸晶時，可配置IO介面電路被配置為為處理電路提供差分封裝間通信。
對所屬技術領域的普通技術人員而言，在閱讀以各附圖和圖式示出的優選實施例的下述詳細描述之後，本發明的這些及其它目的無疑將變得顯而易見。
本說明書公開了所要求保護的主題的詳細實施例和實施方式。然而，應該理解的是，所公開的實施例和實施方式僅僅是對要求保護的主題的說明，其可以以各種形式體現。然而，本公開實施例可以以許多不同的形式實施，並且不應該被解釋為限於這裡闡述的示例性實施例和實施方式。而是，提供這些示例性實施例和實現方式，使得本公開實施例的描述是徹底和完整的，並且將向本領域技術人員充分傳達本公開實施例的範圍。在以下描述中，可以省略公知特徵和技術的細節以避免不必要地模糊所呈現的實施例和實現。在下面的描述和申請專利範圍中使用某些術語，它們指的是特定的組件。如本領域的技術人員將理解的，電子設備製造商可以用不同的名稱來指代組件。本說明書無意區分名稱不同但功能相同的組件。在以下描述和申請專利範圍中，術語“包括”和“包含”以開放式方式使用，因此應解釋為表示“包括但不限於...”。同樣，術語“耦接”旨在表示間接或直接的電連接。因此，如果一個器件耦接合到另一器件，則該連接可以是通過直接電連接，或者是通過經由其它器件和連接的間接電連接。
第1圖是根據本發明實施例示出的多封裝系統的示意圖。多封裝系統100包括多個半導體封裝（例如，102和104），該多個半導體封裝安裝在印刷電路板（printed circuit board，PCB）上。半導體封裝也可以稱為半導體芯片（semiconductor chip）。在下文中，術語“封裝”和“芯片”可以互換。半導體封裝102和104的每一個（由“PKG”標記）包括封裝在其中的多個裸晶。在本實施例中，四個裸晶106、108、110和112被封裝在同一半導體封裝102中，以及，四個裸晶114、116、118和120被封裝在同一半導體封裝104中。應當指出的是，安裝在一個PCB上的半導體封裝的數量以及封裝在一個半導體封裝中的裸晶的數量是可以調整的，這取決於實際的設計考量，本發明對此不做任何限制。另外，關於多封裝系統100，多個半導體封裝可以是同質（homogeneous）芯片（即，相同的芯片）或異質（heterogeneous）芯片（即，不同的芯片），其中，封裝在同一半導體封裝中的多個裸晶可以是同質裸晶（即，相同的裸晶）或異質裸晶（即，不同的裸晶）。例如，多封裝系統100可以被資料中心（data center）或人工智能（artificial intelligence，AI）應用所採用，並且可以具有多個同質芯片，其中，該多個同質芯片的每一個可以具有多個裸晶，每一個裸晶可以採用本發明提出的一個或多個可配置輸入/輸出介面電路（configurable input/output interface circuit(s)），該可配置輸入/輸出介面電路能夠用於單端（single-ended）封裝內（裸晶到裸晶）通信和/或差分（differential）封裝間（芯片到芯片）通信。
可以理解地，封裝內（裸晶到裸晶）通信是指同一封裝內的不同裸晶之間的通信，封裝間（芯片到芯片）通信是指不同封裝之間的通信，即分別位於不同封裝內的不同裸晶之間的通信。此外，單端封裝內（裸晶到裸晶）通信是指：同一封裝內的不同裸晶之間利用單端信號進行通信或交互。另外，差分封裝間（芯片到芯片）通信是指：不同封裝之間的裸晶利用差分信號進行通信或交互。如第1圖所示，半導體封裝中的一個裸晶通過（via）封裝內（intra-package）通信與同一半導體封裝中的另一個裸晶進行通信（封裝內通信）。例如，裸晶108和裸晶112之間的封裝內通信是透過被佈線（routed）在半導體封裝102內部的PKG走線（即，封裝內走線，intra-package traces）122來實現的。此外，半導體封裝中的一個裸晶通過封裝間（inter-package）通信與不同半導體封裝中的另一個裸晶進行通信（封裝間通信）。例如，裸晶108和裸晶114之間的封裝間通信是透過半導體封裝102和半導體封裝104之間的PCB走線（即，封裝間走線，inter-package traces）124來實現的。
用於封裝內通信的輸入/輸出（IO）規範可能包括一些要求。例如，要求吞吐效率為〜1Tbps/mm，能量效率為1pJ/bit–0.5pJ/bit，封裝走線長度（package trace length）為10mm-50mm，以及，誤碼率（bit error rate，BER）低於1E-15。此外，每一個IO端口的矽（silicon）面積應較小，以便進行高密集集成，且類比/複雜電路應最小化，以提供簡單/快速的移植過程。因此，單端電路（single-ended circuitry）被用來實現封裝內通信（即在同一封裝內的不同裸晶之間的通信，所以又可稱為裸晶到裸晶通信），以滿足上述要求。
然而，當單端電路被用來實現封裝間通信（即不同封裝或不同芯片之間的通信，或者說，在不同封裝或芯片內的裸晶之間的通信，所以又可稱為芯片到芯片通信）時，單端電路將經由走線（trace）和電源/地返迴路徑的耦合而遭受較大的串擾，複雜返回路徑的終止（termination）較差，同步開關雜訊（simultaneous switching noise，SSN）較大，以及發射機/發射端/發射（transmitter，TX）和接收機/接收端/接收（receiver，RX）之間的參考雜訊較大。第2圖是說明在封裝間通信中使用單端信令遇到的問題的示意圖。由於難以使TX和RX就參考電壓Vref達成一致的事實，所以參考雜訊大。由於返回電流必須分流並流過電源和地的網絡，因此返迴路徑很複雜，這會導致較差的終止和較大的串擾。由於依賴於資料的電流會在電源上產生雜訊，並且該雜訊通過電源耦合到其它信號，因此SSN很大。
與單端電路相反，差分電路具有更好的信號完整性（signal integrity，SI）/功率完整性（power integrity，PI）性能，因為其固有的共模抑制比（common-mode rejection ratio，CMRR）和定義明確的返迴路徑導致的串擾較小，明確定義的返迴路徑可帶來較好的終止效果，差分電路操作可產生更少的SSN，以及，沒有參考雜訊問題等等，因此。當考慮到單端電路中的串擾/反射/SSN/參考雜訊時，可以選擇差分電路來實現封裝間通信。
如果一個裸晶被設計為具有一個專用的（dedicated）單端IO介面和一個專用的差分IO介面，且它們都沿著一個裸晶邊緣（edge）設置，則當在該裸晶邊緣上不需要封裝內通信時，該專用的單端IO介面是冗餘的，以及，當在該裸晶邊緣上不需要封裝間通信時，該專用的差分IO介面是冗餘的。此外，專用的單端IO介面的實現和專用的差分IO介面的實現需要不同的矽智產（silicon intellectual property，SIP）塊/內核，即不同的電路設計。為了解決上述問題，本發明提出利用可配置輸入/輸出（IO）介面電路（例如，可配置的串行器/解串器（Serializer/Deserializer，SERDES）IO介面電路），其能夠被配置為用於封裝內通信的單端裸晶到裸晶IO介面電路或者被配置為用於封裝間通信的差分芯片到芯片IO介面電路。也就是說，本發明提出的可配置輸入輸出（IO）介面電路能夠被配置為針對封裝內通信則利用單端信號進行通信，而針對封裝間通信則利用差分信號進行通信。從而，發明實施例除能夠滿足封裝內通信和封裝間通信的性能要求外，還具有封裝面積更小以及移植性更佳等優點。
如第1圖所示，裸晶108的可配置IO介面電路（由“SERDES”標記）126和裸晶112的可配置IO介面電路（由“SERDES”標記）130均被配置為單端IO介面電路，以使能（enable）裸晶108的處理電路（標記為“CKT”）134與裸晶112的處理電路（標記為“CKT”）136之間的封裝內通信，其中，處理電路134用於執行裸晶108的指定功能（designated functions）或預設功能，以及，處理電路136用於執行裸晶112的指定功能或預設功能。可以理解地，不同裸晶內的處理電路所執行的指定功能可以相同或不同，本發明對此不做任何限制。可以理解地，以TX設計為例，單端IO介面電路是指被配置為輸出單端信號的介面電路，如第4圖所示，其輸出單端TX比特流TX_1和TX_2，而差分IO介面電路是指被配置為輸出差分信號的介面電路，如第7圖所示，其輸出由正比特流TX_CKP和負比特流TX_CKN組成的差分TX比特流，又如第8圖所示，其輸出由TX比特流TX_OUT1和TX_AUX1構成的差分TX比特流以及由TX比特流TX_OUT2和TX_AUX2構成的差分TX比特流。相應地，以RX設計為例，單端IO介面電路是指被配置為接收單端信號的介面電路，差分IO介面電路是指被配置為接收差分信號的介面電路。此外，裸晶108的可配置IO介面電路（標記為“SERDES”）128和裸晶114的可配置IO介面電路（標記為“SERDES”）132都被配置為差分IO介面電路，以使得能夠在裸晶108的處理電路（由“CKT”標記）134與裸晶114的處理電路（由“CKT”標記）138之間進行封裝間通信，其中，處理電路138用於執行裸晶114的指定功能。應當指出的是，同一裸晶中的所有可配置IO介面電路可具有相同的電路設計（例如，相同的SIP塊/內核），或者，同一封裝中的所有可配置IO介面電路可以具有相同的電路設計（例如，相同的SIP塊/內核），或者，同一多封裝系統中的所有可配置IO介面電路可以具有相同的電路設計（例如，相同的SIP塊/內核），具體地，本發明實施例不做限制。可配置IO介面電路採用的該相同電路設計可以分為TX設計和RX設計，以實現SERDES IO功能。
第3圖是根據本發明實施例示出的第一TX設計的示意圖，該第一TX設計是被可配置IO介面電路採用的電路設計的一部分。TX電路300包括TX時鐘產生器（TX clock generator）301和多個通道電路（例如，302_1和302_2）。為了簡潔起見，在第3圖中僅示出了兩個通道電路。實際上，可以根據實際的設計考量來調整通道電路的數量，具體地，本發明實施例不做限制。在TX電路300中實現的所有通道電路可以具有相同的電路設計。如第3圖所示，通道電路（由“CKT_CH1”標記）302_1包括多工器（multiplexer）（由“MUX”標記）304_1和驅動電路（由“DRV”標記）306_1（其可以包括，例如，前置驅動器和驅動器），以及，通道電路（由“CKT_CH2”標記）302_2包括多工器（由“MUX”標記）304_2和驅動電路（由“DRV”標記）306_2（其可以包括，例如，前置驅動器和驅動器）。TX時鐘產生器301被設計為採用時鐘產生技術（例如，鎖相環），以根據參考時鐘REFCK產生通道電路302_1和302_2的內部組件的正常操作所需的時鐘。關於通道電路302_1，多工器304_1被佈置為對並行（parallel）資料輸入TX_IN1＜M：1＞進行復用（multiplex）以產生串行（serial）資料輸出D_OUT1，以及，驅動電路306_1被佈置為根據串行資料輸出D_OUT1產生並輸出TX比特流TX_OUT1。關於通道電路302_2，多工器304_2被佈置為對並行資料輸入TX_IN2＜M：1＞進行復用以產生串行資料輸出D_OUT2，以及，驅動電路306_2被佈置為根據串行資料輸出D_OUT2產生並輸出TX比特流TX_OUT2。
當任意可配置IO介面電路採用上述相同的電路設計（其包括第3圖所示的TX設計）時，TX電路300被配置為作為（act as）用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分，或者，被配置為作為用於封裝間（芯片到芯片）通信的差分IO介面的一部分。
第4圖是示出將TX電路300配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的實施例的示意圖。當可配置IO介面電路126和130的每一個採用上述相同的電路設計（其包括第3圖所示的TX設計）時，可配置IO介面電路126和130的每一個具有被配置為用於單端封裝內（裸晶到裸晶）通信的TX電路300。以可配置IO介面電路126為例，第3圖所示的並行資料輸入TX_IN1＜M：1＞和TX_IN2＜M：1＞分別被設置為從處理電路134（特別地，處理電路134的數位物理層（physical layer，PHY）組件）獲得的單端非時鐘資料輸入TXDIN1＜M：1＞和TXDIN2＜M：1＞，以及，第3圖所示的TX比特流TX_OUT1和TX_OUT2分別被設置為單端TX比特流TX_1和TX_2，其中，通過裸晶108和112之間的PKG走線122的一部分，單端TX比特流TX_1和TX_2被從可配置IO介面電路126（其可以是類比PHY組件的一部分）發送到可配置IO介面電路130。
由於相關領域的技術人員能夠容易地理解將第4圖所示的相同TX結構應用至其它可配置IO介面電路的細節，該其它可配置IO介面電路被配置為執行單端封裝內（裸晶到裸晶）通信，因此，為簡潔起見，這裡省略了類似的描述。
第5圖是示出將TX電路300配置為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的實施例的示意圖。當可配置IO介面電路128和132的每一個採用上述相同的電路設計（其包括第3圖所示的TX設計）時，可配置IO介面電路128和132的每一個具有被配置為用於差分封裝間（芯片到芯片）通信的TX電路300。以可配置IO介面電路128為例，第3圖所示的並行資料輸入TX_IN1＜M：1＞和TX_IN2＜M：1＞被設置為從處理電路134（特別是處理電路134的數位PHY組件）獲得的差分非時鐘資料輸入（包括正（positive）資料輸入TXDP1＜M：1＞和負（negative）資料輸入TXDN1＜M：1＞），以及，第3圖所示的TX比特流TX_OUT1和TX_OUT2被設置為差分TX比特流（包括正比特流TXP_1和負比特流TXN_1），其中，正資料輸入TXDP1＜M：1＞和負資料輸入TXDN1＜M：1＞的每一個分別是並行資料輸入，以及，處理電路134可以包括反相器（inverter）INV，該反相器INV被佈置為生成正資料輸入TXDP1＜M：1＞的反相版本（inverse version）並作為負資料輸入TXDN1＜M：1＞，以及，經由裸晶108和裸晶114之間的PCB走線124的一部分，差分TX比特流（例如，TXP_1，TXN_1）被從可配置IO介面電路128（其可以是類比PHY組件的一部分）傳輸到可配置IO介面電路132。
由於相關領域的技術人員能夠容易地理解將第5圖所示的相同TX結構應用至其它可配置IO介面電路的細節，該其它可配置IO介面電路被配置為執行差分封裝間（裸晶到裸晶）通信，因此，為簡潔起見，這裡省略了類似的描述。
在一些實施例中，時鐘和資料恢復（clock and data recovery，CDR）電路可以被實現在RX電路中，從而，不需要將時鐘資料從TX電路傳輸到RX電路。關於採用第4圖所示的用於單端封裝內（裸晶到裸晶）通信的TX結構的任何可配置IO介面電路，不需要在封裝內走線上傳送單端時鐘資料輸入。關於採用第5圖所示的用於差分封裝間（芯片對芯片）通信的TX結構的任何可配置IO介面電路，不需要在封裝間走線上傳送差分時鐘資料輸入。
在一些實施例中，可以採用時鐘轉發（forwarding）方案，以從RX電路移除CDR電路，進而節省功率。因此，需要將時鐘資料從TX電路發送到RX電路。換句話說，如果可配置IO介面電路被配置為執行單端封裝內（裸晶到裸晶）通信，則該可配置IO介面電路應當發送專用的（dedicated）單端時鐘資料比特流（bitstream）（其具有指示時鐘信息的規則比特模式（regular bit pattern）），以及，如果可配置IO介面電路被配置為執行差分封裝間（芯片到芯片）通信，則該可配置IO介面電路應當發送專用的差分時鐘資料比特流（其具有指示時鐘信息的規則比特模式）。
第6圖是示出將TX電路300配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的另一實施例的示意圖。當可配置IO介面電路126和130的每一個採用上述相同的電路設計（其包括第3圖所示的TX設計）時，可配置IO介面電路126和130的每一個具有被配置為用於單端封裝內（裸晶到裸晶）通信的TX電路300。以可配置IO介面電路126為例，第3圖所示的並行資料輸入TX_IN1＜M：1＞和TX_IN2＜M：1＞分別被從處理電路134（特別是處理電路134的數位PHY組件）獲得的單端時鐘資料輸入TXDINCK＜M：1＞和單端非時鐘資料輸入TXDIN1＜M：1＞設置，以及，第3圖所示的TX比特流TX_OUT1和TX_OUT2分別被單端TX比特流TX_CK和TX_1設置，其中，單端TX比特流TX_CK具有指示時鐘信息的規則比特模式，以及，通過裸晶108和裸晶112之間的PKG走線122的一部分，單端TX比特流TX_CK和TX_1被從可配置IO介面電路126（其可以是類比PHY組件的一部分）發送到可配置IO介面電路130。
由於相關領域的技術人員能夠容易地理解將第6圖所示的相同TX結構應用至其它可配置IO介面電路的細節，該其它可配置IO介面電路被配置為執行單端封裝內（裸晶到裸晶）通信，因此，為簡潔起見，這裡省略了類似的描述。
第7圖是示出將TX電路300配置為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的另一實施例的示意圖。當可配置IO介面電路128和132的每一個採用上述相同的電路設計（其包括第3圖所示的TX設計）時，可配置IO介面電路128和132的每一個具有被配置為用於差分封裝間（芯片到芯片）通信的TX電路300。以可配置IO介面電路128為例，第3圖所示的並行資料輸入TX_IN1＜M：1＞和TX_IN2＜M：1＞被設置為從處理電路134（特別是處理電路134的數位PHY組件）獲得的差分時鐘資料輸入，該差分時鐘資料輸入包括正時鐘資料輸入TXDCKP＜M：1＞和負時鐘資料輸入TXDCKN＜M：1＞，以及，第3圖所示的TX比特流TX_OUT1和TX_OUT2被設置為由正比特流TX_CKP和負比特流TX_CKN組成的差分TX比特流，其中，正時鐘資料輸入TXDCKP＜M：1＞和負時鐘資料輸入TXDCKN＜M：1＞中的每一個是並行資料輸入，處理電路134可以包括反相器INV，該反相器INV被佈置為生成正時鐘資料輸入TXDCKP＜M：1＞的反相版本並作為負時鐘資料輸入TXDCKN＜M：1＞，以及，通過裸晶108和裸晶114之間的PCB走線124的一部分，具有指示時鐘信息的規則比特模式的差分TX比特流（TX_CKP，TX_CKN）被從可配置IO介面電路128（其可以是類比PHY組件的一部分）傳輸到可配置IO介面電路132。
由於相關領域的技術人員能夠容易地理解將第7圖所示的相同TX結構應用至其它可配置IO介面電路的細節，該其它可配置IO介面電路被配置為執行差分封裝間（芯片到芯片）通信，因此，為簡潔起見，這裡省略了類似的描述。
第8圖是根據本發明實施例示出的第二TX設計的示意圖，該第二TX設計是由可配置IO介面電路採用的電路設計的一部分。TX電路800包括多個通道電路（例如，802_1和802_2）和上述的TX時鐘產生器301。為簡潔起見，第8圖中僅示出了兩個通道電路。實際上，可以根據實際設計考量來調整通道電路的數量，具體地，本發明實施例不做限制。在TX電路800中實現的所有通道電路可以具有相同的電路設計。如第8圖所示，通道電路（由“CKT_CH1”標記）802_1包括上述的多工器（由“MUX”標記）304_1和驅動電路（由“DRV”標記）806_1（例如，其可以包括前置驅動器和驅動器），以及，通道電路（用“CKT_CH2”標記）802_2包括上述的多工器（用“MUX”標記）304_2和驅動電路（用“DRV”標記）806_2（例如，可以包括前置驅動器和驅動器）。驅動電路306_1和806_1之間的主要區別在於，驅動電路806_1被示為具有輔助（auxiliary）電路（由“AUX”標記）808_1。類似地，驅動電路306_2和806_2之間的主要區別在於，驅動電路806_2被示為具有輔助電路（由“AUX”標記）808_2。
TX時鐘產生器301被設計為採用時鐘產生技術（例如，鎖相環），以根據參考時鐘REFCK產生通道電路802_1和802_2的內部組件的正常操作所需的時鐘。關於通道電路802_1，多工器304_1被佈置為對並行資料輸入TX_IN1＜M：1＞進行復用以產生串行資料輸出D_OUT1，驅動電路806_1被佈置為根據串行資料輸出D_OUT1產生並輸出TX比特流TX_OUT1，以及，被實現在驅動電路806_1中的輔助電路808_1被設置為根據相同的串行資料輸出D_OUT1生成TX比特流TX_AUX1，其中，TX比特流TX_AUX1是TX比特流TX_OUT1的反相版本，從而，從驅動電路806_1輸出的TX比特流TX_OUT1和TX_AUX1能夠構成差分TX比特流。關於通道電路802_2，多工器304_2被佈置為對並行資料輸入TX_IN2＜M：1＞進行復用以產生串行資料輸出D_OUT2，驅動電路806_2被佈置為根據串行資料輸出D_OUT2產生並輸出TX比特流TX_OUT2，以及，被實現在驅動電路806_2中的輔助電路808_2被設置為根據相同的串行資料輸出D_OUT2生成TX比特流TX_AUX2，其中，TX比特流TX_AUX2是TX比特流TX_OUT2的反相版本，從而，從驅動電路806_2輸出的TX比特流TX_OUT2和TX_AUX2能夠構成差分TX比特流。
當任一可配置IO介面電路採用上述電路設計（其包括第8圖所示的TX設計）時，TX電路800被配置為作為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分，或者，被配置為作為用於封裝間（芯片到芯片）通信的差分IO介面的一部分。
第9圖是示出將TX電路800配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的實施例的示意圖。當可配置IO介面電路126和130的每一個採用該相同的電路設計（其包括第8圖所示的TX設計）時，可配置IO介面電路126和130的每一個具有被配置為用於單端封裝內（裸晶到裸晶）通信的TX電路800。以可配置IO介面電路126為例，第8圖所示的並行資料輸入TX_IN1＜M：1＞和TX_IN2＜M：1＞分別被設置為從處理電路134（特別是處理電路134的數位PHY組件）獲得的單端非時鐘資料輸入TXDIN1＜M：1＞和TXDIN2＜M：1＞，以及，第8圖所示的TX比特流TX_OUT1和TX_OUT2分別被設置為單端TX比特流TX_1和TX_2，其中，輔助電路808_1不輸出TX比特流TX_AUX1至裸晶108和112之間的任何PKG走線122，輔助電路808_2不輸出TX比特流TX_AUX2至裸晶108和112之間的任何PKG走線122，以及，經由裸晶108和112之間的PKG走線122的一部分，單端TX比特流TX_1和TX_2被從可配置IO介面電路126（其可以是類比PHY組件的一部分）傳輸到可配置IO介面電路130。在一些實施例中，在可配置IO介面電路126被配置為執行單端封裝內（裸晶到裸晶）通信的情況下，輔助電路808_1和808_2可以被配置為被禁用（或斷電）。因此，裸晶108不具有被分配給輔助電路808_1和808_2的輸出的引腳。
由於相關領域的技術人員能夠容易地理解應用第9圖所示的相同TX結構至其它可配置IO介面電路的細節，該其它可配置IO介面電路被配置為執行單端封裝內（裸晶到裸晶）通信，因此，為簡潔起見，在此省略類似的描述。
第10圖是示出將TX電路800配置為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的實施例的示意圖。當可配置IO介面電路128和132的每一個採用該相同的電路設計（其包括第8圖所示的TX設計）時，可配置IO介面電路128和132的每一個具有被配置為用於差分封裝間（芯片到芯片）通信的TX電路800。以可配置IO介面電路128為例，第8圖所示的並行資料輸入TX_IN1＜M：1＞和TX_IN2＜M：1＞分別被設置為從處理電路134（特別是處理電路134的數位PHY組件）獲得的單端非時鐘資料輸入TXDIN1＜M：1＞和TXDIN2＜M：1＞，第8圖所示的TX比特流TX_OUT1和TX_AUX1被設置為由正比特流TXP_1和負比特流TXN_1組成的差分TX比特流，以及，第8圖所示的TX比特流TX_OUT2和TX_AUX2被設置為由正比特流TXP_2和負比特流TXN_2組成的差分TX比特流，其中，驅動電路806_1通過利用輔助電路808_1來啟用單端到差分轉換功能（single-ended-to-differential conversion function），以產生並輸出差分TX比特流（TXP_1，TXN_1）至PCB走線124的一部分，以及，驅動電路806_2通過利用輔助電路808_2來啟用單端至差分轉換功能，以產生並輸出差分TX比特流（TXP_2，TXN_2）至PCB走線124的一部分，從而，差分比特流（TXP_1，TXN_1）和（TXP_2，TXN_2）的每一個被從可配置IO介面電路128（其可以是類比PHY組件的一部分）發送到可配置IO介面電路132。
由於相關領域的技術人員能夠容易地理解應用第10圖所示的相同TX結構至其它可配置IO介面電路的細節，其中，該其它可配置IO介面電路被配置為執行差分封裝間（芯片到芯片）通信，因此，為簡潔起見，在此省略類似的描述。
如上所述，CDR電路可以被實現在RX電路中，從而，不需要將時鐘資料從TX電路傳輸到RX電路。關於採用第9圖所示的用於單端封裝內（裸晶到裸晶）通信的TX結構的任何可配置IO介面電路，不需要在PKG走線上傳輸單端時鐘資料輸入。關於採用第10圖所示的用於差分封裝間（芯片對芯片）通信的TX結構的任何可配置IO介面電路，不需要在PCB走線上傳輸差分時鐘資料輸入。
如上所述，可以採用時鐘轉發方案，以從RX電路中移除CDR電路，進而節省功耗。因此，需要將時鐘資料從TX電路發送到RX電路。換句話說，如果可配置IO介面電路被配置為執行單端封裝內（裸晶到裸晶）通信，則可配置IO介面電路應傳輸專用的單端時鐘資料比特流（其具有指示時鐘信息的規則比特模式），以及，如果可配置IO介面電路被配置為執行差分封裝間（芯片到芯片）通信，則可配置IO介面電路應傳輸專用的差分時鐘資料比特流（其具有指示時鐘信息的規則比特模式）。
第11圖是示出將TX電路800配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的另一實施例的示意圖。當可配置IO介面電路126和130的每一個採用該相同的電路設計（其包括第8圖所示的TX設計）時，可配置IO介面電路126和130的每一個具有被配置為用於單端封裝內（裸晶到裸晶）通信的TX電路800。以可配置IO介面電路126為例，第8圖所示的並行資料輸入TX_IN1＜M：1＞和TX_IN2＜M：1＞分別被設置為從處理電路134（特別是處理電路的數位PHY組件）獲得的單端時鐘資料輸入TXDINCK＜M：1＞和單端非時鐘資料輸入TXDIN1＜M：1＞，第8圖所示的TX比特流TX_OUT1被設置為單端TX比特流TX_CK，其中，該單端TX比特流TX_CK具有指示時鐘信息的規則比特模式，以及，第8圖中所示的TX比特流TX_OUT2被設置為單端TX比特流TX_1。其中，輔助電路808_1不輸出TX比特流TX_AUX1至裸晶108和112之間的任何PKG走線122，輔助電路808_2不輸出TX比特流TX_AUX2至裸晶108和112之間的任何PKG走線122，以及，經由裸晶108和112之間的PKG走線122的一部分，單端TX比特流TX_CK和TX_1被從可配置IO介面電路126（其可以是類比PHY組件的一部分）傳輸到可配置IO介面電路130。在一些實施例中，在可配置IO介面電路126被配置為執行單端封裝內（裸晶到裸晶）通信的情況下，輔助電路808_1和808_2可以被禁用（或斷電）。因此，裸晶108可以不具有被分配給輔助電路808_1和808_2的輸出的引腳。
由於相關領域的技術人員能夠容易地理解應用第11圖所示的相同TX結構至其它可配置IO介面電路的細節，該其它可配置IO介面電路被配置為執行單端封裝內（裸晶到裸晶）通信，因此，為簡潔起見，這裡省略了類似的描述。
第12圖是說明將TX電路800配置為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的另一實施例的示意圖。當可配置IO介面電路128和132的每一個採用該相同的電路設計（其包括第8圖所示的TX設計）時，可配置IO介面電路128和132的每一個具有被配置為用於差分封裝間（芯片到芯片）通信的TX電路800。以可配置IO介面電路128為例，第8圖所示的並行資料輸入TX_IN1＜M：1＞和TX_IN2＜M：1＞分別被設置為從處理電路134（特別是處理電路的數位PHY組件）獲得的單端時鐘資料輸入TXDINCK＜M：1＞和單端非時鐘資料輸入TXDIN1＜M：1＞，第8圖所示的TX比特流TX_OUT1和TX_AUX1被設置為由正比特流TX_CKP和負比特流TX_CKN組成的差分TX比特流，以及，第8圖所示的TX比特流TX_OUT2和TX_AUX2被設置為由正比特流TXP_1和負比特流TXN_1組成的差分TX比特流，其中，驅動電路806_1通過利用輔助電路808_1來實現單端至差分轉換功能，以生成並輸出差分TX比特流（TX_CKP，TX_CKN）至PCB走線124的一部分，以及，驅動電路806_2通過利用輔助電路808_2來實現單端至差分轉換功能，以生成並輸出差分TX比特流（TXP_1，TXN_1）至PCB走線124的一部分，從而，差分比特流（TX_CKP，TX_CKN）和（TXP_1，TXN_1）的每一個被從可配置IO介面電路128（其可以是類比PHY組件的一部分）發送至可配置IO介面電路132。
由於相關領域的技術人員能夠容易地理解應用第12圖所示的相同TX結構至其它被配置為執行差分封裝間（芯片到芯片）通信的可配置IO介面電路的細節，因此，為簡潔起見，這裡省略了類似的描述。
第13圖是根據本發明實施例示出的第一RX設計的示意圖，該第一RX設計是由可配置IO介面電路採用的電路設計的一部分。RX電路1300包括RX時鐘產生器1301和多個通道電路（例如，1302_1和1302_2）。為了簡潔起見，在第13圖中僅示出了兩個通道電路。實際上，可以根據實際設計考量來調整通道電路的數量，具體地，本發明實施例不做限制。在RX電路1300中實現的所有通道電路可以具有相同的電路設計。如第13圖所示，通道電路（標記為“CKT_CH1”）1302_1包括RX前端（front-end）電路（標記為“RXFE”）1304和後處理電路（post-processing circuit）1306。RX時鐘產生器1301被設計為採用時鐘生成技術（例如，鎖相環），以根據參考時鐘REFCK產生通道電路1302_1和1302_2的內部組件的正常操作所需的時鐘。RX前端電路1304包括比較器或比較器電路（comparator circuit，標記為“CMP”）1308，比較器電路1308具有第一輸入節點N1，第二輸入節點N2和輸出節點N3，其中，RX前端電路1304產生的串行資料輸入D_IN1是在輸出節點N3處從比較器輸出得到的，換句話說，比較器電路1308的輸出（即輸出節點N3處的資料）被作為RX前端電路1304產生的串行資料輸入D_IN1。後處理電路1306被佈置為根據串行資料輸入D_IN1產生並輸出並行資料輸入RX_IN1＜M：1＞。後處理電路1306可以包括一個或多個後處理模塊，例如，資料攫取器（slicer）1310，判決反饋均衡器（decision feedback equalizer，DFE）1312，解多工器（demultiplexer，DEMUX）1314，和/或，時鐘和資料恢復電路（標記為“CDR”）1316。由於通道電路1302_1和1302_2具有相同的電路設計，因此，類似地，通道電路1302_2產生並輸出並行資料輸入RX_IN2＜M：1＞。可以理解地，資料攫取器1310用於根據時鐘信號將輸入的資料信號攫取下來。
當任何可配置IO介面電路採用該電路設計（其包括第13圖所示的RX設計）時，RX電路1300被配置為作為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分，或者，被配置為作為用於封裝間（芯片到芯片）通信的差分IO介面的一部分。
第14圖是示出將RX電路1300配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的實施例的示意圖。當可配置IO介面電路126和130的每一個採用該相同的電路設計（其包括第13圖所示的RX設計）時，可配置IO介面電路126和130的每一個具有被配置為用於單端封裝內（裸晶到裸晶）通信的RX電路1300。以可配置IO介面電路126為例，通道電路1302_1接收一個單端RX比特流RX_1（其是通過PKG走線122的一部分傳送的），以及，通道電路1302_2接收另一單端RX比特流RX_2（其是通過PKG走線122的一部分傳送的），從而，響應於單端RX比特流RX_1（其不是具有規則比特模式的專用時鐘資料比特流）通道電路1302_1產生並輸出並行資料輸入RX_IN1＜M：1＞，以及，響應於單端RX比特流RX_2（其不是具有規則比特模式的專用時鐘資料比特流），通道電路1302_2產生並輸出並行資料輸入RX_IN2＜M：1＞。
在該實施例中，被實現在可配置IO介面電路126中的每一個通道電路的後處理電路1306包括CDR電路1316。因此，可配置IO介面電路126不接收專用的單端時鐘資料比特流。以通道電路1302_1為例，比較器1308的第一輸入節點N1被配置為接收單端RX比特流RX_1，比較器1308的第二輸入節點N2被配置為接收參考電壓VREF，即裸晶108的內部電壓（即，內部或固有產生的電壓，例如，在一些實施例中，由輔助電路/輔助處理電路產生參考電壓VREF）。可配置IO介面電路126（其可以是類比PHY組件的一部分）獲得的並行資料輸入RX_IN1＜M：1＞和RX_IN2＜M：1＞被提供給處理電路134（特別是處理電路134的數位PHY組件），以進行進一步處理。
由於相關領域的技術人員能夠容易地理解應用第14圖所示的相同RX結構至被配置為執行單端封裝內（裸晶到裸晶）通信的其它可配置IO介面電路的細節，因此，為簡潔起見，這裡省略了類似的描述。
第15圖是示出將RX電路1300配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的另一實施方式的示意圖。當可配置IO介面電路126和130的每一個採用該相同的電路設計（其包括第13圖所示的RX設計）時，可配置IO介面電路126和130的每一個具有被配置為用於單端封裝內（裸晶到裸晶）通信的RX電路1300。以可配置IO介面電路126為例，通道電路1302_1接收一個單端RX比特流RX_1（其是通過PKG走線122的一部分傳送的），而通道電路1302_2接收另一單端RX比特流RX_2（其是通過PKG走線122的一部分傳送的），從而，響應於單端RX比特流RX_1（其不是具有規則比特模式的專用時鐘資料比特流），通道電路1302_1產生並輸出並行資料輸入RX_IN1＜M：1＞，以及，響應於單端RX比特流RX_2（其不是具有規則比特模式的專用時鐘資料比特流），通道電路1302_2產生並輸出並行資料輸入RX_IN2＜M：1＞。
在本實施例中，被實現在可配置IO介面電路126中的每一個通道電路的後處理電路1306包括CDR電路1316。因此，可配置IO介面電路126不接收單端時鐘資料比特流。以通道電路1302_1為例，比較器1308的第一輸入節點N1被配置為接收單端RX比特流RX_1，比較器1308的第二輸入節點N2被配置為接收參考電壓VREF，其是被提供給裸晶108的外部電壓（即，在外部產生的電壓）。由可配置IO介面電路126（其可以是類比PHY組件的一部分）獲得的並行資料輸入RX_IN1＜M：1＞和RX_IN2＜M：1＞被提供給處理電路134（特別是處理電路134的數位PHY組件），以進行進一步處理。
由於相關領域的技術人員能夠容易地理解應用第15圖所示的相同RX結構至被配置為用於執行單端封裝內（裸晶到裸晶）通信的其它可配置IO介面電路的細節，因此，為簡潔起見，在此省略類似的描述。
第16圖是示出將RX電路1300配置為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的實施例的示意圖。當可配置IO介面電路128和132的每一個採用該相同的電路設計（其包括第13圖所示的RX設計）時，可配置IO介面電路128和132的每一個具有被配置為用於差分封裝間（芯片到芯片）通信的RX電路1300。以可配置IO介面電路128為例，通道電路1302_1接收由正比特流RXP_1和負比特流RXN_1組成的差分RX比特流（其是經由PCB走線124的一部分傳送的），以及，通道電路1302_2接收由正比特流RXP_2和負比特流RXN_2組成的另一差分RX比特流（其是通過PCB走線124的一部分傳送的），從而，響應於差分RX比特流（RXP_1，RXN_1），通道電路1302_1產生並輸出並行資料輸入RX_IN1＜M：1＞，以及，響應於差分RX比特流（RXP_2，RXN_2），通道電路1302_2產生並輸出並行資料輸入RX_IN2＜M：1＞，其中，差分RX比特流（RXP_1，RXN_1）和（RXP_2，RXN_2）都不是具有規則比特模式的專用時鐘資料比特流。
在該實施例中，被實現在可配置IO介面電路128中的每一個通道電路的後處理電路1306包括CDR電路1316。因此，可配置IO介面電路128不接收差分時鐘資料比特流。以通道電路1302_1為例，比較器1308的第一輸入節點N1被配置為接收正RX比特流RXP_1，以及，比較器1308的第二輸入節點N2被配置為接收負RX比特流RXN_1。由可配置IO介面電路128（其可以是類比PHY組件的一部分）獲得的並行資料輸入RX_IN1＜M：1＞和RX_IN2＜M：1＞被提供給處理電路134（特別是處理電路134的數位PHY組件），以進行進一步處理。
由於相關領域的技術人員能夠容易地理解第16圖所示的相同RX結構應用至被配置為執行差分封裝間（芯片到芯片）通信的其它可配置IO介面電路的細節，因此，為簡潔起見，在此省略類似的描述。
如第14圖至第16圖所示，被配置為用於單端封裝內（裸晶到裸晶）通信的RX前端電路1304和被配置為用於差分封裝間（芯片到芯片）通信的RX前端電路1304可以具有相同的有源（active）電路組件。然而，這僅出於說明的目的，並不意味著對本發明的限制。可替代地，被配置為用於單端封裝內（裸晶到裸晶）通信的RX前端電路1304和被配置為用於差分封裝間（芯片到芯片）通信的RX前端電路1304可以不具有相同的有源電路組件。
第17圖是根據本發明實施例示出的第二RX設計的示意圖，該第二RX設計是由可配置IO介面電路採用的電路設計的一部分。RX電路1700包括多個通道電路（例如，1702_1和1702_2）和前面提及的RX時鐘產生器1301。為簡潔起見，第17圖中僅示出了兩個通道電路。實際上，可以根據實際設計考量來調整通道電路的數量，具體地，本發明對此不做限制。被實現在RX電路1700中的所有通道電路可以具有相同的電路設計。通道電路1302_1和1702_1之間的主要區別在於，所示的RX前端電路1704具有輔助電路（標記為“AUX”）1706。輔助電路1706被配置為應用（apply）輔助處理（auxiliary processing），以協助產生串行資料輸入D_IN1。例如，在第一示例中，輔助電路1706可以是為了實現單端模式（即輸入為單端信號）的某些目的而設置的，諸如為了產生輸入端的參考電壓，在該示例中，當可配置IO介面電路操作在差分模式（即輸入為差分信號）時，輔助電路1706是關閉的或被禁用，而當操作在單端模式時，輔助電路1706是開啟的或被使能。在第二示例中，輔助電路1706可以是為了差分模式的需要而設置的，例如，用於在差分模式中補償通道特性，諸如減少前後碼之間的相互干擾等，在該示例中，輔助電路1706可以被配置為對比較器的輸出做進一步處理，以及，當可配置IO介面電路操作在單端模式時，輔助電路1706是關閉的或被禁用，而當操作在差分模式時，輔助電路1706是開啟的或被使能。在本發明實施例中，當RX電路1700所處的可配置IO介面電路被配置為執行單端封裝內（裸晶到裸晶）通信和差分封裝間（芯片到芯片）通信的其中一者時，輔助電路1706被禁用或被關閉，以及，當RX電路1700所處的IO介面電路被配置為執行單端封裝內（裸晶到裸晶）通信和差分封裝間（芯片到芯片）通信的另一者時，輔助電路1706被啟用。例如，當比較器1308處於單端RX操作下時，應用輔助電路1706。對於另一示例，當比較器1308處於差分RX操作下時，應用輔助電路1706。
第18圖是示出將RX電路1700配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的實施例的示意圖。當可配置IO介面電路126和130的每一個採用該相同的電路設計（其包括第17圖所示的RX設計）時，可配置IO介面電路126和130的每一個都將RX電路1700配置為用於單端封裝內（裸晶到裸晶）的通信。作為示例而非限制，在一實施例中，在比較器1308接收到差分RX比特流時，輔助電路1706可以被佈置為將輔助處理應用於位於比較器1308的輸出節點N3處的比較器輸出，以協助產生通道特性更好的D_IN1。由於第18圖中所示的RX電路1700被配置為用於單端封裝內（裸晶到裸晶）通信，因此，RX前端電路1704的輔助電路1706被禁用（或斷電）。作為示例而非限制，第14圖中示出的被配置為用於單端封裝內（裸晶到裸晶）通信的RX前端電路1304以及第18圖中所示的被配置為用於單端封裝內（裸晶到裸晶）通信的RX前端電路1704可以具有相同的有源電路組件以及相同的資料處理功能。
第19圖是示出將RX電路1700配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的另一實施方式的示意圖。當可配置IO介面電路126和130的每一個採用該相同的電路設計（其包括第17圖所示的RX設計）時，可配置IO介面電路126和130的每一個都將RX電路1700配置為用於單端封裝內（裸晶到裸晶）的通信。作為示例而非限制，在比較器1308接收差分RX比特流時，輔助電路1706可以被佈置為將輔助處理應用於在比較器1308的輸出節點N3處的比較器輸出，以補償通道特性。由於第19圖中所示的RX電路1700用於單端封裝內（裸晶到裸晶）通信，因此，RX前端電路1704的輔助電路1706被禁用（或斷電）。作為示例而非限制，第15圖所示的被配置為用於單端封裝內（裸晶到裸晶）通信的RX前端電路1304和第19圖所示的被配置為用於單端封裝內（裸晶到裸晶）通信的RX前端電路1704可以具有相同的有源電路組件以及相同的資料處理功能。
第20圖是示出將RX電路1700配置為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的實施例的示意圖。當可配置IO介面電路128和132的每一個採用該相同的電路設計（其包括第17圖所示的RX設計）時，可配置IO介面電路128和132的每一個具有被配置為用於差分封裝間（芯片到芯片）通信的RX電路1700。作為示例而非限制，在比較器1308接收到差分RX比特流時，輔助電路1706可以被佈置為將輔助處理應用於在比較器1308的輸出節點N3處的比較器輸出。由於第20圖中所示的RX電路1700被配置為用於差分封裝間（芯片到芯片）通信，RX前端電路1704的輔助電路1706被使能。應當注意，如第18圖和第19圖所示的被配置為用於單端封裝內（裸晶到裸晶）通信的RX前端電路1704以及第20圖所示的被配置為用於差分封裝間（芯片到芯片）通信的RX前端電路1704可以具有不同的有源電路組件佈置以及不同的資料處理功能。作為示例而非限制，除了由輔助電路1706提供的輔助處理功能之外，第20圖所示的被配置成用於差分封裝間（芯片到芯片）通信的RX前端電路1704以及第16圖所示的被配置為用於差分封裝間（芯片到芯片）通信的RX前端電路1304可以具有相同的資料處理功能。
關於第13圖中所示的RX設計1300，實現了時鐘和資料恢復電路1316，從而，不需要將時鐘資料從TX電路發送到RX電路。因此，利用第14圖至第15圖和第18圖至第19圖中任何一個所示的RX設計的可配置IO介面電路無需接收單端時鐘資料比特流，以及，利用第16圖和第20圖中任何一個所示的RX設計的可配置IO介面電路無需接收差分時鐘資料比特流。在一些實施例中，TX電路可以採用時鐘轉發方案，以及，CDR電路可以從RX電路中移除以節省功率。因此，在SERDES IO介面中實現無CDR的RX電路的情況下，需要通過封裝內部的走線將專用的單端時鐘資料比特流（其具有指示時鐘信息的規則比特模式）從TX電路傳輸到RX電路，以及，通過封裝之間的走線將專用的差分時鐘資料比特流（其具有指示時鐘信息的規則比特模式）從TX電路傳輸到RX電路。
第21圖是根據本發明實施例示出的第三RX設計的示意圖，該第三RX設計是由可配置IO介面電路採用的電路設計的一部分。RX電路2100包括時鐘資料通道電路2102_0和多個非時鐘資料通道電路（例如，2102_1和2102_2）。為了簡潔起見，第21圖中僅示出了兩個非時鐘資料通道電路。實際上，可以根據實際設計考量來調整非時鐘資料通道電路的數量。被實現在RX電路2100中的所有非時鐘資料通道電路可以具有相同的電路設計。如第21圖所示，時鐘資料通道電路（標記為“CKT_CH0”）2102_0包括RX前端電路（標記為“RXFE”）2108和RX時鐘產生器2110，以及，非時鐘資料通道電路（標記為“CKT_CH1”）2102_1包括後處理電路2106和前面提及的RX前端電路（標記為“RXFE”）1304（或1704）。需要說明的是，如果本發明的非時鐘資料通道電路2102_1使用RX前端電路1304，則不存在輔助電路1706，而如果本發明的非時鐘資料通道電路2102_1使用RX前端電路1704，則可以根據可配置IO介面電路的配置來選擇性地啟用或禁用輔助電路1706。
關於時鐘資料通道電路2102_0，RX前端電路2108包括比較器或比較器電路（由“CMP”標記）2112，該比較器電路具有第一輸入節點N1'，第二輸入節點N2'和輸出節點N3'，其中，串行資料輸入D_CK是從RX前端電路2108生成的時鐘資料輸入，並且是從輸出節點N3'處的比較器輸出中得出的。時鐘資料通道電路2102_0的RX時鐘產生器2110被佈置為根據串行資料輸入D_CK產生非時鐘資料通道電路2102_1和2102_2的內部組件的正常操作所需的RX資料時鐘RXCK_2RXDATA。
關於非時鐘資料通道電路2102_1，RX前端電路1304/1704被佈置為生成串行資料輸入D_IN1，以及，後處理電路2106被佈置為根據串行資料輸入D_IN1產生並輸出並行資料輸入RX_IN1＜M：1＞。後處理電路2106可以包括一個或多個後處理模塊，例如，資料攫取器1310，判決反饋均衡器（DFE）1312和/或解多工器（DEMUX）1314。應注意，時鐘和資料恢復電路沒有被實現在後處理電路2106中。由於非時鐘資料通道電路2102_1和2102_2具有相同的電路設計，因此，類似地，從非時鐘資料通道電路2102_2輸出並行資料輸入RX_IN2＜M：1＞。
當任何可配置IO介面電路採用該電路設計（其包括第21圖所示的RX設計）時，RX電路2100可以被配置為用作單端封裝內（裸晶到裸晶）通信的單端IO介面的一部分或者被配置為用作封裝間（芯片到芯片）通信的差分IO介面的一部分。
第22圖是示出將RX電路2100配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的實施例的示意圖。當可配置IO介面電路126和130的每一個採用相同的電路設計（其包括第21圖所示的RX設計）時，可配置IO介面電路126和130的每一個的RX電路2100被配置為用於單端封裝內（裸晶到裸晶）的通信。以可配置IO介面電路126為例，每一個非時鐘資料通道電路的後處理電路2106沒有CDR電路，可配置IO介面電路126（特別是時鐘資料通道電路2102_0）接收通過PKG走線122的一部分傳送過來的單端時鐘資料比特流。更具體地，比較器2112的第一輸入節點N1'被配置為接收單端RX比特流RX_CK（即單端時鐘資料比特流），以及，比較器2112的第二輸入節點N2'被配置為接收參考電壓VREF，該參考電壓VREF是裸晶108的內部電壓（即，內部或固有產生的電壓）。RX前端電路2108從輸出節點N3'處的比較器輸出獲得串行資料輸入D_CK，以及，RX時鐘產生器2110根據串行資料輸入D_CK產生RX資料時鐘RXCK_2RXDATA，並將RX資料時鐘RXCK_2RXDATA提供給非時鐘資料通道電路2102_1和2102_2的每一個。在可配置IO介面電路126（其可以是類比PHY組件的一部分）獲得的並行資料輸入RX_IN1＜M：1＞和RX_IN2＜M：1＞被提供給處理電路134（特別是處理電路134的數位PHY組件），以進行進一步處理。
由於相關領域的技術人員能夠容易地理解應用第22圖所示的相同RX結構至被配置為執行單端封裝內（裸晶到裸晶）通信的其它可配置IO介面電路的細節，因此，為簡潔起見，在此省略類似的描述。
第23圖是示出將RX電路2100配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的另一實施方式的示意圖。當可配置IO介面電路126和130的每一個採用上述相同的電路設計（其包括第21圖所示的RX設計）時，可配置IO介面電路126和130的每一個的RX電路2100被配置為用於單端封裝內（裸晶到裸晶）的通信。以可配置IO介面電路126為例，每一個非時鐘資料通道電路的後處理電路2106沒有CDR電路，可配置IO介面電路126（特別是時鐘資料通道電路2102_0）接收通過PKG走線122的一部分傳送過來的單端時鐘資料比特流。更具體地，比較器2112的第一輸入節點N1'被配置為接收單端RX比特流RX_CK（即該單端時鐘資料比特流），以及，比較器2112的第二輸入節點N2'被配置為接收參考電壓VREF，該參考電壓VREF是提供給裸晶108的外部電壓（即，在外部產生的電壓）。RX前端電路2108從輸出節點N3'處的比較器輸出獲得串行資料輸入D_CK，以及，RX時鐘產生器2110根據串行資料輸入D_CK產生RX資料時鐘RXCK_2RXDATA，並將RX資料時鐘RXCK_2RXDATA提供給非時鐘資料通道電路2102_1和2102_2的每一個。由可配置IO介面電路126（其可以是類比PHY組件的一部分）獲得的並行資料輸入RX_IN1＜M：1＞和RX_IN2＜M：1＞被提供給處理電路134（特別是處理電路134的數位PHY組件），以進行進一步處理。
由於相關領域的技術人員能夠容易地理解應用第23圖所示的相同RX結構至被配置為執行單端封裝內（裸晶到裸晶）通信的其它可配置IO介面電路的細節，因此，為簡潔起見，在此省略類似的描述。
第24圖是示出將RX電路2100配置為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的實施例的示意圖。當可配置IO介面電路128和132的每一個採用該相同的電路設計（其包括第21圖所示的RX設計）時，可配置IO介面電路128和132的每一個具有被配置為用於差分封裝間（芯片到芯片）通信的RX電路2100。以可配置IO介面電路128為例，每一個非時鐘資料通道電路的後處理電路2106不具有CDR電路，以及，可配置IO介面電路128（特別是時鐘資料通道電路2102_0）接收通過PCB走線124的一部分傳輸過來的差分時鐘資料比特流。時鐘資料通道電路2102_0被配置為接收差分RX比特流（即差分時鐘資料比特流），其中，差分RX比特流由正RX比特流RX_CKP和負RX比特流RX_CKN組成。更具體地說，比較器2112的第一輸入節點N1’被配置為接收正RX比特流RX_CKP，比較器2112的第二輸入節點N2’被配置為接收負RX比特流RX_CKN。RX前端電路2108從輸出節點N3'處的比較器輸出獲得串行資料輸入D_CK，以及，RX時鐘產生器2110根據串行資料輸入D_CK產生RX資料時鐘RXCK_2RXDATA，並將RX資料時鐘RXCK_2RXDATA提供給非時鐘資料通道電路2102_1和2102_2的每一個。由可配置IO介面電路126（其可以是類比PHY組件的一部分）獲得的並行資料輸入RX_IN1＜M：1＞和RX_IN2＜M：1＞被提供給處理電路134（特別是處理電路134的數位PHY組件），以進行進一步處理。
由於相關領域的技術人員能夠容易地理解應用第24圖所示的相同RX結構至被配置為執行差分封裝間（芯片到芯片）通信的其它可配置IO介面電路的細節，因此，為簡潔起見，這裡省略了類似的描述。
此外，對於本文所使用之任何複數和/或單數形式之詞語，本領域熟練技術人員可根據語境和/或應用場景是否合適而將複數轉換至單數和/或將單數轉換至複數。為清晰起見，此處即對文中單數/複數之間的各種置換作出明確規定。
儘管出於指導目的已經結合某些特定實施例描述了本發明，但是本發明不限於此。因此，在不脫離申請專利範圍所闡述的本發明的範圍的情況下，可以對所描述的實施例進行各種修改，改編以及各種特徵的組合。
100:多封裝系統 102,104:半導體封裝 106,108,110,112,114,116,118,120:裸晶 134,136,138:處理電路 126,128,130,132:可配置IO介面電路 300:TX電路 301:TX時鐘產生器 302_1,302_2,802_1,802_2,1302_1,1302_2:通道電路 1702_1,1702_2,2102_1,2102_2:通道電路 304_1,304_2:多工器 306_1,306_2,806_1,806_2:驅動電路 808_1,808_2,1706:輔助電路 1300,1700,2100:RX電路 1301,2110:RX時鐘產生器 1304,1704,2108:RX前端電路 1308,2112:比較器電路 1306,2106:後處理電路 1310:資料攫取器 1312:判決反饋均衡器（DFE） 1314:解多工器（DEMUX） 1316:時鐘和資料恢復電路 2102_0:時鐘資料通道電路
包括的附圖用以提供對本公開實施例的進一步理解，以及，附圖被併入並構成本公開實施例的一部分。附圖示出了本公開實施例的實施方式，並且與說明書一起用於解釋本公開實施例的原理。可以理解的是，附圖不一定按比例繪製，因為可以示出一些部件與實際實施中的尺寸不成比例以清楚地說明本公開實施例的概念。 第1圖是根據本發明實施例示出的多封裝系統的示意圖。 第2圖是示出在封裝間通信中使用的單端信令遇到的問題的示意圖。 第3圖是根據本發明實施例示出的第一TX設計的示意圖，該第一TX設計是由可配置IO介面電路採用的電路設計的一部分。 第4圖是示出將第3圖所示的TX電路配置為作為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的實施例的示意圖。 第5圖是示出將第3圖所示的TX電路配置為作為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的實施例的示意圖。 第6圖是示出將第3圖所示的TX電路配置為作為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的另一實施例的示意圖。 第7圖是示出將第3圖所示的TX電路配置為作為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的另一實施例的示意圖。 第8圖是根據本發明實施例示出的第二TX設計的示意圖，該第二TX設計是由可配置IO介面電路採用的電路設計的一部分。 第9圖是示出將第8圖所示的TX電路配置為作為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的實施例的示意圖。 第10圖是示出將第8圖所示的TX電路配置為作為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的實施例的示意圖。 第11圖是示出將第8圖所示的TX電路配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的另一實施方式的示意圖。 第12圖是示出將第8圖所示的TX電路配置為作為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的另一實施例的示意圖。 第13圖是根據本發明實施例示出的第一RX設計的示意圖，該第一RX設計是由可配置IO介面電路採用的電路設計的一部分。 第14圖是示出將第13圖所示的RX電路配置為作為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的實施例的示意圖。 第15圖是示出將第13圖所示的RX電路配置為作為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的另一實施例的示意圖。 第16圖是示出將第13圖所示的RX電路配置為作為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的實施例的示意圖。 第17圖是根據本發明實施例示出的第二RX設計的示意圖，該第二RX設計是由可配置IO介面電路採用的電路設計的一部分。 第18圖是說明將第17圖所示的RX電路配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的實施例的示意圖。 第19圖是說明將第17圖所示的RX電路配置為用作封裝內（裸晶到裸晶）通信的單端IO介面的一部分的另一實施例的示意圖。 第20圖是說明將第19圖中所示的RX電路配置為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的實施例的示意圖。 第21圖是根據本發明實施例示出的第三RX設計的示意圖，該第三RX設計是由可配置IO介面電路採用的電路設計的一部分。 第22圖是說明將第21圖所示的RX電路配置為作為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的實施例的示意圖。 第23圖是說明將第21圖所示的RX電路配置為用於封裝內（裸晶到裸晶）通信的單端IO介面的一部分的另一實施例的示意圖。 第24圖是說明將第21圖中所示的RX電路配置為用於封裝間（芯片到芯片）通信的差分IO介面的一部分的實施例的示意圖。
100:多封裝系統
102,104:半導體封裝
106,108,110,112,114,116,118,120:裸晶
134,136,138:處理電路
126,128,130,132:可配置IO介面電路

Claims (16)

  1. 一種多封裝系統，其中，該多封裝系統包括第一半導體封裝和第二半導體封裝，該第一半導體封裝至少包括第一裸晶和第二裸晶，該第二半導體封裝至少包括第三裸晶； 其中，該第一裸晶包括： 第一處理電路，用於執行指定功能； 第一可配置輸入/輸出（IO）介面電路；以及， 第二可配置IO介面電路； 其中，該第二裸晶包括： 第二處理電路，用於執行指定功能；以及， 第三可配置IO介面電路，其通過封裝內走線耦接到該第一可配置IO電路； 其中，該第三裸晶包括： 第三處理電路，用於執行指定功能；以及， 第四可配置IO介面電路，其通過封裝間走線耦接到該第二可配置IO介面電路； 其中，該第一處理電路通過該第一可配置IO介面電路和該第三可配置IO介面電路與該第二處理電路進行通信，該第一可配置IO介面電路和該第三可配置IO介面電路被配置為執行單端封裝內通信；該第一處理電路通過該第二可配置IO介面電路和該第四可配置IO介面電路與該第三處理電路進行通信，該第二可配置IO介面電路和該第四可配置IO介面電路被配置為執行差分封裝間通信；以及，該第一可配置IO介面電路和該第二可配置IO介面電路具有相同的電路設計。
  2. 如請求項1之多封裝系統，其中，該相同的電路設計包括第一通道電路和第二通道電路，其中，該第一通道電路包括： 第一多工器，用於復用從該第一處理電路獲得的第一並行資料輸入，以產生第一串行資料輸出；以及， 第一驅動電路，用於根據該第一串行資料輸出來產生第一發射機（TX）比特流； 該第二通道電路包括： 第二多工器，用於復用從該第一處理電路獲得的第二並行資料輸入，以產生第二串行資料輸出；以及， 第二驅動電路，用於根據該第二串行資料輸出來產生第二TX比特流； 其中，關於該第一可配置IO介面電路，從該第一處理電路獲得的該第一並行資料輸入和該第二並行資料輸入分別為單端資料輸入；以及， 其中，關於該第二可配置IO介面電路，從該第一處理電路獲得的該第一並行資料輸入和該第二並行資料輸入構成差分資料輸入。
  3. 如請求項1之多封裝系統，其中，該相同的電路設計包括： 多工器，用於復用從該第一處理電路獲得的並行資料輸入，以產生串行資料輸出，其中，該並行資料輸入是單端資料輸入；以及， 第一驅動電路，用於根據該串行資料輸出來生成第一發射機（TX）比特流，其中，該第一驅動電路包括輔助處理電路，該輔助處理電路用於根據該串行資料輸出來生成第二TX比特流，其中，該第二TX比特流是該第一TX比特流的反相版本； 其中，關於該第一可配置IO介面電路，該第二TX比特流不被輸出至任何的封裝內走線或者該第一驅動電路是關閉的；以及， 其中，關於該第二可配置IO介面電路，構成差分TX比特流的該第一TX比特流和該第二TX比特流被輸出至封裝間走線的至少一部分或者該第一驅動電路是被啟用的。
  4. 如請求項2或3之多封裝系統，其中，關於該第一可配置IO介面電路，不傳送單端時鐘資料輸入。
  5. 如請求項2或3之多封裝系統，其中，關於該第二可配置IO介面電路，不傳送差分時鐘資料輸入。
  6. 如請求項2或3之多封裝系統，其中，關於該第一可配置IO介面電路，該並行資料輸入是單端時鐘資料輸入。
  7. 如請求項2或3之多封裝系統，其中，關於該第二可配置IO介面電路，該並行資料輸入是差分時鐘資料輸入。
  8. 如請求項2或3之多封裝系統，其中，該相同的電路設計包括接收機（RX）前端電路，該RX前端電路包括： 比較器，其具有第一輸入節點，第二輸入節點和輸出節點，其中，該RX前端電路產生的串行資料輸入是從該輸出節點處的比較器輸出中得出的； 其中，關於該第一可配置IO介面電路，該比較器的第一輸入節點被配置為接收單端RX比特流，以及，該比較器的第二輸入節點被配置為接收參考電壓； 其中，關於該第二可配置IO介面電路，該比較器的第一輸入節點被配置為接收第一RX比特流，以及，該比較器的第二輸入節點被配置為接收第二RX比特流，其中，該第一RX比特流和該第二RX比特流構成差分RX比特流。
  9. 如請求項8之多封裝系統，其中，該參考電壓是該第一裸晶的內部電壓。
  10. 如請求項8之多封裝系統，其中，該參考電壓是被提供給該第一裸晶的外部電壓。
  11. 如請求項8之多封裝系統，其中，該RX前端電路還包括： 輔助處理電路，該輔助處理電路被佈置為應用輔助處理，以協助產生該串行資料輸入，該第一可配置IO介面電路和該第二可配置IO介面電路中的一個被配置為啟用該輔助處理電路，以及，該第一可配置IO介面電路和該第二可配置IO介面電路中的另一個被配置為禁用該輔助處理電路。
  12. 如請求項8之多封裝系統，其中，該相同的電路設計還包括： 後處理電路，用於根據該串行資料輸入來產生並輸出並行資料輸入，其中，該後處理電路包括時鐘和資料恢復（CDR）電路，以及，關於該第一可配置IO介面電路，不接收單端時鐘資料流。
  13. 如請求項8之多封裝系統，其中，該相同的電路設計還包括： 後處理電路，用於根據該串行資料輸入來產生並輸出並行資料輸入，其中，該後處理電路包括時鐘和資料恢復（CDR）電路，以及，關於該第二可配置IO介面電路，不接收差分時鐘資料流。
  14. 如請求項8之多封裝系統，其中，關於該第一可配置IO介面電路，該單端RX比特流是單端時鐘資料流；以及，該相同的RX電路設計還包括： 時鐘產生電路，用於根據從該RX前端電路產生的該串行資料輸入來產生RX時鐘。
  15. 如請求項8之多封裝系統，其中，關於該第二可配置IO介面電路，該差分RX比特流是差分時鐘資料流；以及，該相同的電路設計還包括： 時鐘產生電路，用於根據從該RX前端電路產生的該串行資料輸入來產生RX時鐘。
  16. 一種用於封裝在半導體封裝中的裸晶，包括： 處理電路，用於執行指定功能；以及， 可配置輸入/輸出（IO）介面電路，其中，當該可配置IO介面電路是通過封裝內走線耦接到該半導體封裝中的另一個裸晶時，該可配置IO介面電路被配置為給該處理電路提供單端封裝內通信；以及，當該可配置IO介面電路是通過封裝間走線耦接到另一個半導體封裝中的另一個裸晶時，該可配置IO介面電路被配置為給該處理電路提供差分封裝間通信。
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