JP2000049594A - 分周回路及び直並列変換回路並びに通信用ｌｓｉ - Google Patents

Abstract

(57)【要約】 【課題】 回路動作の高速化を図ることにある。 【解決手段】 第１フリップフロップ（１２）、その出
力端子からの出力信号を論理反転してデータ入力端子に
伝達するためのインバータ（１３）、第２フリップフロ
ップ（１６）、第１フリップフロップの出力データを第
２フリップフロップのデータ入力端子に伝達するための
論理回路（１４，１５）とを設け、第１フリップフロッ
プの出力端子から第１分周出力信号を取り出すことで、
第１フリップフロップの出力信号に基づいて第１分周出
力信号を形成するためのフリップフロップや、このフリ
ップフロップに上記第１フリップフロップの出力信号を
伝達するためのインバータを不要として、回路動作の高
速化、消費電流の低減化、及びレイアウト面積の低減化
を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号伝達技術に関
し、例えばファイバチャネル用送受信ＬＳＩに適用して
有効な技術に関する。

【０００２】

【従来の技術】マイクロ波帯における周波数逓降（分
周）は、フリップフロップを用いて行うことができる。
薄膜回路による微小パターン設計により最高トグル周波
数４ＧＨｚの高速フリップフロップができており、２Ｇ
Ｈｚへの分周が可能となっている。

【０００３】尚、分周回路について記載された文献の例
としては、昭和５８年８月２０日に株式会社オーム社か
ら発行された「電子通信ハンドブック（第７８７頁）」
がある。

【０００４】

【発明が解決しようとする課題】分周回路として、入力
されたクロックを２分周してそれを相補レベルで出力す
るようにした回路がある。この回路は、図３に示される
ように構成される。

【０００５】クロック信号φＣＫはバッファ３１を介し
てフリップフロップ３２のクロック入力端子（ＣＫ）に
伝達される。このフリップフロップ３２の出力端子
（Ｑ）はノードＮＢ１とされ、このノードＮＢ１の信号
は、インバータ３３を介してデータ入力端子（Ｄ）に伝
達され、また、インバータ３４，３５を介してフリップ
フロップ３６のデータ入力端子（Ｄ）に伝達される。上
記インバータ３３の出力端子は、ノードＮＢ２とされ、
このノードＮＢ２の信号はインバータ４４，４５を介し
てフリップフロップ４１のデータ入力端子（Ｄ）に伝達
される。

【０００６】上記フリップフロップ４１，３６のクロッ
ク入力端子（ＣＫ）には、上記バッファ３１を介してク
ロック信号φＣＫが伝達される。フリップフロップ４１
の出力端子（Ｑ）からの出力信号はバッファ３７を介し
て後段回路へ伝達される。この信号は第１分周クロック
信号ＢＣＫ１とされる。フリップフロップ３６の出力端
子（Ｑ）からの出力信号はバッファ３８を介して後段回
路へ伝達される。この信号は第２分周クロック信号ＢＣ
Ｋ２とされる。

【０００７】このような回路構成について本願発明者が
検討したところ、フリップフロップ３２からフリップフ
ロップ４１に至る信号伝達経路にインバータが３個存在
するために、回路動作の高速化が阻害され、また、上記
のようにインバータが３個存在するために消費電流の低
減化が阻害され、半導体チップにおいてはチップレイア
ウト面積の縮小化が阻害されるのが見いだされた。

【０００８】本発明の目的は、回路動作の高速化を図る
ことにある。

【０００９】本発明の別の目的は、消費電流の低減化を
図ることにある。

【００１０】本発明の別の目的は、レイアウト面積の低
減化を図ることにある。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１２】すなわち、クロック入力端子に入力された
クロック信号に同期して、データ入力端子に入力された
データを出力端子から出力する第１フリップフロップ
（１２）を設け、この第１フリップフロップの出力端子
からの出力信号を論理反転して第１フリップフロップの
データ入力端子に伝達するためのインバータ（１３）を
設け、クロック入力端子に入力されたクロック信号に同
期して、データ入力端子に入力されたデータを出力端子
から出力する第２フリップフロップ（１６）を設け、上
記第１フリップフロップの出力端子からの出力データを
上記第２フリップフロップのデータ入力端子に伝達する
ための論理回路（１４，１５）を設ける。そして、上記
第１フリップフロップの出力端子から第１分周出力信号
を取り出し、上記第２フリップフロップの出力端子から
上記第１分周出力信号に対して上記クロック信号の半周
期分遅れた第２分周出力信号を取り出す。

【００１３】上記した手段によれば、上記第１フリップ
フロップの出力端子から第１分周出力信号を取り出すよ
うにしており、上記第１フリップフロップの出力信号に
基づいて第１分周出力信号を形成するためのフリップフ
ロップや、このフリップフロップに上記第１フリップフ
ロップの出力信号を伝達するためのインバータが不要と
される。このようにフリップフロップやインバータの数
を４１に相当するものを省略し、また、インバータ４
４，４５に相当するものを省略することで、回路動作の
高速化、消費電流の低減化、及びレイアウト面積の低減
化を達成する。

【００１４】また、そのような分周回路（１００）と、
クロック信号に同期してシリアルデータを取り込む第３
フリップフロップ（５３）と、上記分周回路からの上記
第１分周出力信号に同期して上記第１フリップフロップ
からの出力信号を取り込むための第４フリップフロップ
（５４）と、上記分周回路からの上記第２分周出力信号
に同期して上記第３フリップフロップからの出力信号を
取り込むための第５フリップフロップ（５５）とを含ん
で直並列変換回路（５０）を構成することができる。

【００１５】さらに送信系と受信系とを含んで通信用Ｌ
ＳＩが構成されるとき、上記受信系に含まれる変換手段
として、上記直並列変換回路を適用することができる。

【００１６】

【発明の実施の形態】図１には本発明にかかる分周回路
の構成例が示される。

【００１７】図１に示されるように、この分周回路１０
は、バッファ１１，１７，１８、フリップフロップ１
２，１６、及びインバータ１３，１４，１５を含む。

【００１８】クロック信号φＣＫはバッファ１１を介し
てフリップフロップ１２のクロック入力端子（ＣＫ）に
伝達される。このフリップフロップ１２の出力端子
（Ｑ）はノードＮＡ１とされ、このノードＮＡ１の信号
は、インバータ１３を介してデータ入力端子（Ｄ）に伝
達され、また、バッファ１７を介することにより分周ク
ロック信号ＢＣＫ１としてこの分周回路の後段回路（図
示せず）に伝達される。上記インバータ１３の出力ノー
ドは、ＮＡ２とされる。

【００１９】さらに、上記ノードＮＡ１の信号は、イン
バータ１４，１５を介してフリップフロップ１６のデー
タ入力端子（Ｄ）に伝達される。フリップフロップ１６
のクロック入力端子（ＣＫ）には上記バッファ１１を介
してクロック信号φＣＫが伝達される。フリップフロッ
プ１６の出力端子（Ｄ）からの出力信号は、バッファ１
８を介することにより分周クロック信号ＢＣＫ２として
この分周回路の後段回路（図示せず）に伝達される。

【００２０】図２には図１に示される分周回路１０の動
作タイミングが示される。

【００２１】分周クロック信号ＢＣＫ１、及び分周クロ
ック信号ＢＣＫ２は、それぞれ入力されたクロック信号
φＣＫを２分周したものである。ここで、ノードＮＡ１
の信号がインバータ１４，１５を介してフリップフロッ
プ１６に伝達されるため、分周クロック信号ＢＣＫ２は
分周クロック信号ＢＣＫ１に比べて位相が１クロック分
遅れている。

【００２２】ここで、図１に示される分周回路１０を図
３に示される回路と比較してみる。

【００２３】図４には図３に示される分周回路１０の動
作タイミングが示される。

【００２４】分周クロック信号ＢＣＫ１、及び分周クロ
ック信号ＢＣＫ２は、それぞれ入力されたクロック信号
φＣＫを２分周したものである。ここで、ノードＮＡ１
の信号がインバータ１４，１５を介してフリップフロッ
プ１６に伝達されるため、分周クロック信号ＢＣＫ２は
分周クロック信号ＢＣＫ１に比べて位相が１クロック分
遅れている。

【００２５】図３に示される構成では、フリップフロッ
プ３２の出力信号がインバータ３３，４４，４５を介し
てフリップフロップ４１に伝達され、フリップフロップ
３２の出力信号がインバータ３４，３５を介してフリッ
プフロップ３６に伝達される。つまり、フリップフロッ
プ３２の出力端子からフリップフロップ４１のデータ入
力端子（Ｄ）までの間にインバータが３個（１３，１
４，１５）介在されるのに対して、フリップフロップ３
２の出力端子からフリップフロップ３６のデータ入力端
子（Ｄ）までの間に介在されるインバータは２個であ
る。換言すれば、インバータ３３を経由するか否かによ
って、互いに位相が１８０度異なるクロック信号ＢＣＫ
１，ＢＣＫ２を形成している。

【００２６】これに対して、図１に示される構成では、
フリップフロップ１２の出力信号が、バッファ１７を介
して出力され、また、このフリップフロップ１２の出力
信号がインバータ１４，１５を介してフリップフロップ
１６に伝達されるようになっており、第２分周クロック
信号ＢＣＫ２は第１分周クロック信号ＢＣＫ１に比べて
位相が１クロック分遅れている。そして、図３における
フリップフロップ４１やインバータ４４，４５に相当す
るものは、図１に示される回路には存在しない。

【００２７】上記した例によれば、以下の作用効果を得
ることができる。

【００２８】図３に示される分周回路３０においてはフ
リップフロップ４１が存在し、また、フリップフロップ
３２のデータ出力端子（Ｑ）からフリップフロップ４１
のデータ入力端子（Ｄ）までの間の信号伝達経路におい
て、インバータ３３，４４，４５が介在されるのに対し
て、図１に示される分周回路１０では、図３におけるフ
リップフロップ４１に相当するものが省略されており、
また、インバータ４４，４５に相当するものが省略され
ている。このようにフリップフロップ４１に相当するも
のが省略され、また、インバータ４４，４５に相当する
ものが省略されており、信号伝達経路上の素子数が減少
されるため、回路動作の高速化を図ることができる。ま
た、構成素子数が少なくなる分、消費電流の低減、及び
レイアウト面積の低減化を図ることができる。

【００２９】図５には、本発明にかかる直並列変換回路
５０の構成例が示される。

【００３０】図５に示される直並列変換回路は、フリッ
プフロップ５３，５４，５５、バッファ５１，５２、イ
ンバータ５６〜５９、及び分周回路１００とを含む。

【００３１】分周回路１００は、基本的には、図１に示
される分周回路１０と同一構成とされる。すなわち、図
１に示されるように、この分周回路１０は、フリップフ
ロップ１２０，１６０、及びインバータ１３０，１４
０，１５０を含む。

【００３２】クロック信号φＣＫはバッファ５２を介し
てフリップフロップ１２０のクロック入力端子（ＣＫ）
に伝達される。このフリップフロップ１２０の出力端子
（Ｑ）はノードＮＡ１０とされ、このノードＮＡ１０の
信号は、インバータ１３０を介してデータ入力端子
（Ｄ）に伝達され、また、インバータ５６，５７を介す
ることによりフリップフロップ５４のクロック入力端子
（ＣＫ）に伝達される。上記インバータ１３０の出力ノ
ードは、ＮＡ２０とされる。

【００３３】さらに、上記ノードＮＡ１０の信号は、イ
ンバータ１４０，１５０を介してフリップフロップ１６
０のデータ入力端子（Ｄ）に伝達される。フリップフロ
ップ１６０のクロック入力端子（ＣＫ）には上記バッフ
ァ５２を介してクロック信号φＣＫが伝達される。フリ
ップフロップ１６０の出力端子（Ｄ）からの出力信号
は、インバータ５８，５９を介することによりフリップ
フロップ５５のクロック入力端子（ＣＫ）に伝達され
る。

【００３４】シリアルデータがフリップフロップ５３の
データ入力端子（Ｄ）に入力され、そしてこのフリップ
フロップ５３の出力信号がフリップフロップ５４，５５
のデータ入力端子に伝達される。

【００３５】上記の構成において、入力されたクロック
信号φＣＫが分周回路１００で２分周されることで、奇
数クロックＯＤＣＫと偶数クロックＥＶＣＫが得られ
る。奇数クロックＯＤＣＫは、インバータ５６，５７を
介してフリップフロップ５４のクロック入力端子（Ｃ
Ｋ）に伝達され、また、偶数クロックＥＶＣＫは、イン
バータ５８，５９を介してフリップフロップ５５のクロ
ック入力端子（ＣＫ）に伝達される。

【００３６】このように分周回路１００が設けられ、こ
の分周回路１００には図１に示されるのと基本的に等し
い構成のものが適用されているので、回路動作の高速
化、消費電流の低減化、及びレイアウト面積の低減化な
ど、図１に示される分周回路１００と同様の作用効果を
得ることができる。

【００３７】図６には本発明にかかる通信用ＬＳＩの一
例であるファイバチャネル用送受信ＬＳＩの構成例が示
される。

【００３８】図６に示されるファイバチャネル用送受信
ＬＳＩ６２は、特に制限されないが、シリアルデータ転
送レート５３１．２５Ｍｂ／Ｓ及び１．０６２５Ｇｂ／
Ｓに適合したファイバチャネルの物理レイヤ機能をマク
ロ化したもので、受信系ＲＸと送信系ＴＸとを含んで成
る。

【００３９】受信系ＲＸは、シリアル／パラレル（Ｓ／
Ｐ）変換回路６２１、制御回路６２５、受信側ＰＬＬ
（フェイズ・ロックド・ループ）６２４、セレクタ（Ｓ
ＥＬ）６２６、受信アンプ６２７、及びバッファ６２
９，６３０を含んで成る。

【００４０】受信アンプ６２７を介して受信シリアルデ
ータが取り込まれ、それがセレクタ６２６を介して受信
側ＰＬＬ６２４に入力される。受信側ＰＬＬ６２４で
は、１ビットのシリアルデータに同期したクロック信号
ＳＣＫを生成する。このクロック信号ＳＣＫはシリアル
／パラレル回路６２１に入力される。

【００４１】シリアル／パラレル回路６２１は、クロッ
ク信号ＳＣＫに基づいて、１ビットのシリアルデータを
１０ビットのパラレルデータＲ〔０：９〕に変換する機
能を有する。１ビットのシリアルデータを１０ビットの
パラレルデータに変換するタイミング（バイトアライ
ン）は、セレクタ６２６の出力データＳＤＴをモニタし
てＣＯＭＭＡ（スペシャルキャラクタ；１１０００００
１０１，００１１１１１０１０）が検出されたときとさ
れる。また、ＣＯＭＭＡが検出されたときには、変換し
たパラレルデータＲ〔０：９〕と同一タイミングでＣＯ
ＭＭＡ検出信号ＣＯＭＤＥＴを上位レイヤユーザ論理６
１に出力する。また、２相クロックＲＢＣ〔０：１〕や
受信バイトクロックＭＯＮＢＣＬＫが上位レイヤユーザ
論理６１に出力される。

【００４２】尚、シリアル／パラレル回路６２１につい
ては後に詳述する。

【００４３】受信側ＰＬＬ６２４の動作制御は制御回路
６２５によって行われる。例えば上位レイヤユーザ論理
６１からバッファ６３０を介して入力されるリセット信
号ＬＣＫＲＥＦがアサートされた場合、あるいは送信信
号又は受信信号にリセットを指示する所定のコードが含
まれていた場合などに受信側ＰＬＬ６２４をリセットす
る。また、上位レイヤユーザ論理６１からループバック
モード選択信号ＥＷＲＡＰを取り込むためのバッファ６
２９が設けられ、入力されたループバックモード選択信
号ＥＷＲＡＰによってセレクタ６２６の選択状態が制御
されるようになっている。

【００４４】送信系ＴＸは、バッファ６３２、フリップ
フロップ６３１、送信側ＰＬＬ６２２、パラレル／シリ
アル（Ｐ／Ｓ）回路６２３、及び送信アンプ６２８など
を含んで成る。

【００４５】バッファ６３２を介してシステムクロック
信号が取り込まれ、このシステムクロック信号に同期し
て、フリップフロップ６３１により送信パラレルデータ
ＴＸＤ〔０：９〕の取り込みが行われる。送信側ＰＬＬ
６２２では、上記システムクロック信号が１０逓倍され
て送信クロックＴＸＣが形成される。パラレル／シリア
ル回路６２３は、上記送信クロックＴＸＣに基づいて、
１０ビットのパラレルデータを１ビットの送信シリアル
データに変換する。この送信シリアルデータは、後段の
送信アンプ６２８を介して外部出力される。

【００４６】図７には上記シリアル／パラレル回路６２
１の構成例が示される。

【００４７】図７に示されるシリアル／パラレル回路６
２１は、直並列変換回路５００を含む。この直並列変換
回路５００は、基本的には図５に示されるのと同一構成
とされる。

【００４８】すなわち、この直並列変換回路５００は、
フリップフロップ１５３，１５４，１５５、バッファ１
５１，１５２、インバータ１５６〜１５９、及び分周回
路１００とを含んで成る。

【００４９】分周回路１００は、フリップフロップ１２
０，１６０、及びインバータ１３０，１４０，１５０が
結合されることにより、図５に示されるのと同一構成と
されるため、ここではそれの詳細な説明を省略する。

【００５０】クロック信号ＳＣＫはバッファ１５２を介
して、図５に示されるフリップフロップ１２０のクロッ
ク入力端子（ＣＫ）に伝達される。このフリップフロッ
プ１２０の出力端子（Ｑ）はノードＮＡ１０とされ、こ
のノードＮＡ１０の信号は、インバータ１３０を介して
データ入力端子（Ｄ）に伝達され、また、インバータ１
５６，１５７を介することによりフリップフロップ５４
のクロック入力端子（ＣＫ）に伝達される。上記インバ
ータ１３０の出力ノードは、ＮＡ２０とされる。

【００５１】さらに、上記ノードＮＡ１０の信号は、イ
ンバータ１４０，１５０を介してフリップフロップ１６
０のデータ入力端子（Ｄ）に伝達される。フリップフロ
ップ１６０のクロック入力端子（ＣＫ）には上記バッフ
ァ５２を介してクロック信号φＣＫが伝達される。フリ
ップフロップ１６０の出力端子（Ｄ）からの出力信号
は、インバータ１５８，１５９を介することによりフリ
ップフロップ１５５のクロック入力端子（ＣＫ）に伝達
される。

【００５２】シリアルデータがフリップフロップ５３の
データ入力端子（Ｄ）に入力され、そしてこのフリップ
フロップ５３の出力信号がフリップフロップ５４，５５
のデータ入力端子に伝達される。

【００５３】上記の構成において、入力されたクロック
信号φＣＫが分周回路１００で２分周されることで、奇
数クロックＯＤＣＫと偶数クロックＥＶＣＫが得られ
る。奇数クロックＯＤＣＫは、インバータ１５６，１５
７を介してフリップフロップ１５４のクロック入力端子
（ＣＫ）に伝達され、また、偶数クロックＥＶＣＫは、
インバータ１５８，１５９を介してフリップフロップ１
５５のクロック入力端子（ＣＫ）に伝達される。

【００５４】受信シリアルデータを保持するため、シフ
トレジスタ５８，６０が設けられる。フリップフロップ
１５４の出力信号が、後段のインバータ７７，７８を介
してシフトレジスタ５８に伝達され、また、フリップフ
ロップ１５５の出力信号がシフトレジスタ６０に伝達さ
れる。これにより、偶数クロックＥＶＣＫのタイミング
で取り込まれたデータがインバータ７７，７８を介して
シフトレジスタ５８に伝達され、奇数クロックＯＤＣＫ
のタイミングで取り込まれたデータがシフトレジスタ６
０に伝達される。シフトレジスタ５８，６０とも偶数ク
ロックＥＶＣＫのタイミングでデータを同相転送する。

【００５５】受信パラレルデータのバイトアラインを行
うため、バイトデータの先頭ビットが上記シフトレジス
タ５８，６０のどちらに含まれるかを選択する必要があ
り、図７に示される構成では、ＣＯＭＭＡを検出するこ
とによってこの選択を行うようにしている。ＣＯＭＭＡ
検出回路（Ｘ）５９は、シフトレジスタ５８の保持デー
タとＣＯＭＭＡパターンとを比較する。ＣＯＭＭＡ検出
回路（Ｙ）６０は、シフトレジスタ６０の保持データと
ＣＯＭＭＡパターンとを比較する。この比較において、
シフトレジスタ５８又はシフトレジスタ６０にＣＯＭＭ
Ａの先頭ビットが含まれていれば、偶数クロックＥＶＣ
Ｋのタイミングでセレクタ７４に伝達される。また、出
力回路７５では、ＣＯＭＭＡ検出を示す信号ＣＯＭＤＥ
Ｔが偶数クロックＥＶＣＫのタイミングでアサートされ
る。

【００５６】セレクタ７４は、上記シフトレジスタ５
８，６０の出力データを受信パラレルデータとして選択
する。選択された受信パラレルデータは後段の出力回路
７５により、偶数クロックＥＶＣＫのタイミングで上位
レイヤユーザ論理６１に出力される。

【００５７】クロック５分周器７２は、バイトアライン
用クロック（バイトクロック）信号を偶数クロックＥＶ
ＣＫのタイミングで生成する。ＣＯＭＭＡ検出信号を偶
数クロックＥＶＣＫのタイミングで受信し、次に、ＣＯ
ＭＭＡ検出信号を受信するまでは、そのクロック相タイ
ミングで５分周を継続し、バイトクロック信号ＭＯＮＢ
ＣＬＫの出力を続ける。バイトクロック信号ＭＯＮＢＣ
ＬＫは受信側ＰＬＬ６２４の逓倍用分周器として併用さ
れる。

【００５８】受信クロック出力部７３は、上記５分周器
７２からのバイトクロック信号を２分周させ、５３．１
２５ＭＨｚの２相クロックＲＢＣ〔０：１〕を偶数クロ
ックＥＶＣＫのタイミングで出力する。受信パラレルデ
ータ〔Ｒ０：Ｒ９〕及びＣＯＭＤＥＴは２相クロック信
号ＲＢＣ〔０：１〕と同期される。

【００５９】このようにシリアル／パラレル回路６２１
においては、分周回路１００が設けられ、この分周回路
１００には図１に示されるのと基本的に等しい構成のも
のが適用されているので、図１や図５に示される分周回
路と同様に、回路動作の高速化、消費電流の低減化、及
びレイアウト面積の低減化を図るの作用効果を得ること
ができるので、そのような分周回路を含むファイバチャ
ネル用送受信ＬＳＩ６２における回路動作の高速化、消
費電流の低減化、及びレイアウト面積の低減化を図るこ
とができる。

【００６０】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。

【００６１】例えば、図５に示されるインバータ１４
０，１５０を１個のバッファに置き換えることができ
る。また、インバータ５６，５７やインバータ５８，５
９も同様にそれぞれ１個のインバータに置き換えること
ができる。

【００６２】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるファイ
バチャネル用送受信ＬＳＩに適用した場合について説明
したが、本発明はそれに限定されるものではなく、分周
回路として、あるいは直並列変換回路として各種半導体
集積回路に広く適用することができる。

【００６３】本発明は、少なくともフリップフロップを
含むことを条件に適用することができる。

【００６４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００６５】すなわち、第１フリップフロップの出力端
子から第１分周出力信号を取り出すことで、第１フリッ
プフロップの出力信号に基づいて第１分周出力信号を形
成するためのフリップフロップや、このフリップフロッ
プに上記第１フリップフロップの出力信号を伝達するた
めのインバータを不要とすることができるので、その
分、回路動作の高速化、消費電流の低減化、及びレイア
ウト面積の低減化を図ることができる。

【図面の簡単な説明】

【図１】本発明にかかる分周回路の構成例回路図であ
る。

【図２】図１に示される分周回路の動作タイミング図で
ある。

【図３】図１に示される分周回路の比較対照とされる回
路の構成例回路図である。

【図４】図３に示される分周回路の動作タイミング図で
ある。

【図５】本発明にかかる直並列変換回路の構成例回路図
である。

【図６】本発明にかかる通信用ＬＳＩであるファイバチ
ャネル用送受信ＬＳＩの構成例ブロック図である。

【図７】上記ファイバチャネル用送受信ＬＳＩに含まれ
るシリアル／パラレル回路の構成例ブロック図である。 １０，１００ 分周回路 １１，１７，１８，５１，５２，１５１，１５２ バッ
ファ １２，１６，５４，５５，１２０，１５３，１５４，１
５５，１６０， フリップフロップ ５０ 直並列変換回路 ５６，５７，５８，５９，１３０，１４０，１５０ イ
ンバータ ６１ 上位レイヤユーザ論理 ６２ ファイバチャネル用送受信ＬＳＩ ６２１ シリアル／パラレル回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力されたクロック信号を分周する分周
   回路において、 クロック入力端子とデータ入力端子と出力端子とを有
   し、クロック入力端子に入力されたクロック信号に同期
   して、上記データ入力端子に入力されたデータを上記出
   力端子から出力する第１フリップフロップと、 上記第１フリップフロップの出力端子からの出力信号を
   論理反転して上記第１フリップフロップのデータ入力端
   子に伝達するためのインバータと、 クロック入力端子とデータ入力端子と出力端子とを有
   し、クロック入力端子に入力されたクロック信号に同期
   して、上記データ入力端子に入力されたデータを上記出
   力端子から出力する第２フリップフロップと、 上記第１フリップフロップの出力端子からの出力データ
   を上記第２フリップフロップのデータ入力端子に伝達す
   るための論理回路と、 を含み、上記第１フリップフロップの出力端子から第１
   分周出力信号を取り出し、上記第２フリップフロップの
   出力端子から上記第１分周出力信号に対して上記クロッ
   ク信号の半周期分遅れた第２分周出力信号を取り出すこ
   とを特徴とする分周回路。
2. 【請求項２】 シリアルデータをパラレルデータに変換
   するための直並列変換回路において、 請求項１記載の分周回路と、 クロック信号に同期してシリアルデータを取り込む第３
   フリップフロップと、 上記分周回路からの上記第１分周出力信号に同期して上
   記第１フリップフロップからの出力信号を取り込むため
   の第４フリップフロップと、 上記分周回路からの上記第２分周出力信号に同期して上
   記第３フリップフロップからの出力信号を取り込むため
   の第５フリップフロップとを含むことを特徴とする直並
   列変換回路。
3. 【請求項３】 データを送信するための送信系と、デー
   タを受信するための受信系とを含む通信用ＬＳＩにおい
   て、 上記受信系は、受信されたシリアルデータをパラレルデ
   ータに変換するための変換手段を含み、上記変換手段
   は、請求項２記載の直並列変換回路を含んで成ることを
   特徴とする通信用ＬＳＩ。