CN1929032A - 取样保持电路模块以及对输入信号进行取样并保持的方法 - Google Patents
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Abstract
一取样保持电路模块，包括一取样保持电路、一取样保持控制器、一传输晶体管(pass transistor)以及一高压产生器，取样保持电路包括一电容以及一取样开关，该电容有第一电极耦接至一第一固定电压以及一第二电极耦接至取样保持电路模块的一输出节点，该取样开关包括一输入端、一控制端与耦接至该电容的第二电极的一输出端，取样保持控制器耦接于该取样开关的控制端与一第二固定电位之间，传输晶体管有一取样输入端、一控制端与耦接至取样开关的输入端的一输出端，高压产生器耦接于传输晶体管的控制端与该第二固定电压之间。
Description
技术领域
本发明有关于一种取样保持电路，特别是有关于一种取样保持电路模块，它使用一传输晶体管作为一箝位开关(clamping switch)。
背景技术
在电子领域中，取样保持电路通常被使用来作为与实体世界桥接的接口，它改变后续系统(如：一模拟数字转换器)所要接收的模拟信号，此电路的目的是当该转换器或其它后续系统正执行某种运算时，可将模拟值短暂地维持稳定。
在大部分的电路中，电容常被用来储存模拟电压，且一电子开关或电子闸门可用来将该电容与模拟输入信号交替地连接与断开，而此开关操作的频率也就是系统的取样率。
可想象当该电路不存在时会发生什么事，便知道该电路的重要性，举例而言，在某种模拟数字转换器中，其输入常与一内部产生的数字模拟转换器比较，该电路会尝试一连串的值，一旦两电压某种程度地相同时便停止转换，假若输入值在比较过程中是可以改变的，则转换的结果便会失真，且可能跟真实的输入值完全无关。
发明内容
为解决现有技术的缺陷，本发明的目的在于提供一种取样保持电路模块以及对输入信号进行取样并保持的方法。
为实现本发明的目的，本发明的技术方案为：
一取样保持电路模块，包括一取样保持电路、一取样保持控制器、一传输晶体管(pass transistor)以及一高压产生器，取样保持电路包括一电容以及一取样开关，该电容有第一电极耦接至一第一固定电压以及一第二电极耦接至取样保持电路模块的一输出节点，该取样开关包括一输入端、一控制端与耦接至该电容的第二电极的一输出端，取样保持控制器耦接于该取样开关的控制端与一第二固定电位之间，并控制该取样开关，传输晶体管有一取样输入端、一控制端与耦接至取样开关的输入端的一输出端，高压产生器耦接于传输晶体管的控制端与该第二固定电压之间，并提供一超过该所述第二固定电压的电压给该传输晶体管。
所述取样保持电路的取样开关为一P型金属氧化物半导体晶体管。
所述取样保持电路的取样开关为一N型金属氧化物半导体晶体管。
所述取样保持电路的取样开关为一互补式开关。
所述传输晶体管为一P型金属氧化物半导体晶体管。
所述传输晶体管为一N型金属氧化物半导体晶体管。
所述高压产生器包括：一靴带电路，耦接至所述第二固定电压，接收一时脉信号，并将所述第二固定电压升压为一升压的信号；一低通滤波器，耦接于所述靴带电路与所述传输晶体管的控制端之间，接收所述升压信号；一压控电流源，耦接于所述靴带电路与所述第一固定电压之间，且有一电压控制端；一放大器，有一非反相端、一反相端以及一输出端，所述反相端接收一参考电压，且所述输出端耦接至所述电压控制端；以及一电压分压器，耦接至所述输出节点与所述放大器的非反相端。
所述低通滤波器包括：一电阻，包括一耦接至所述靴带电路的内部节点的第一端以及一耦接至所述输出节点的第二端；以及一电容，耦接于所述电阻的第二端与所述第一固定电压之间。
所述电阻为一金属氧化物半导体晶体管。
所述电压分压器包括两电阻串接于所述传输晶体管的控制端与所述第一固定电压之间。
所述压控电流源为一金属氧化物半导体晶体管。
所述靴带电路包括：一金属氧化物半导体晶体管对，有耦接至所述第二固定电压的漏极以及交互耦接至其源极的栅极；一电容对，有第一端分别耦接至金属氧化物半导体晶体管对的源极；一第一反相器，有一输入端与一输出端分别耦接至电容对的第二端；以及一第二反相器，有一接收所述时脉信号的输入端以及一耦接至所述第一反相器的输入端的输出端；其中，金属氧化物半导体晶体管对的源极之一耦接至所述低通滤波器，且所述第一反相器的输出端耦接至所述压控电流源。
所述第一与第二固定电压分别为接地电压与一电源供应电压。
一种取样保持电路模块，包括：一取样保持电路，包括：一电容，耦接至所述取样保持电路模块的一输出节点；以及一取样开关，耦接至所述输出节点；一取样保持控制器，耦接至所述取样开关的控制端；一传输晶体管，耦接至所述取样开关的一输入端；以及一高压产生器，耦接至所述传输晶体管的一控制端。
所述取样保持电路的取样开关为一P型金属氧化物半导体晶体管。
所述取样保持电路的取样开关为一N型金属氧化物半导体晶体管。
所述取样保持电路的取样开关为一互补式开关。
所述传输晶体管为一P型金属氧化物半导体晶体管。
所述传输晶体管为一N型金属氧化物半导体晶体管。
所述高压产生器包括：一靴带电路，接收一时脉信号，并产生一升压的信号；一低通滤波器，耦接于所述靴带电路与所述传输晶体管的控制端之间，接收所述升压信号；一压控电流源，耦接至所述靴带电路，且有一电压控制端；一放大器，有一非反相端、一反相端以及一输出端，该反相端接收一参考电压，且所述输出端耦接至所述电压控制端；以及一电压分压器，耦接至所述输出节点与所述放大器的非反相端。
所述低通滤波器包括：一电阻，包括一耦接至所述靴带电路的第一端以及一耦接至所述传输晶体管的控制端的第二端；以及一电容，耦接于所述电阻的第二端与所述第一固定电压之间。
所述电阻为一金属氧化物半导体晶体管。
所述电压分压器包括两电阻串接于所述传输晶体管的控制端与所述第一固定电压之间。
所述压控电流源为一金属氧化物半导体晶体管。
所述靴带电路包括：一金属氧化物半导体晶体管对，有耦接至所述第二固定电压的漏极以及交互耦接至其源极的栅极；一电容对，有第一端分别耦接至金属氧化物半导体晶体管对的源极；一第一反相器，有一输入端与一输出端分别耦接至电容对的第二端；以及一第二反相器，有一接收所述时脉信号的输入端以及一耦接至所述第一反相器的输入端的输出端；其中，金属氧化物半导体晶体管对的源极之一耦接至所述低通滤波器，且所述第一反相器的输出端耦接至所述压控电流源。
一种对输入信号进行取样并保持的方法，包括：将所述输入信号的最大值箝制于一既定电压；对所述信号进行取样；以及保持住取样后的输入信号。
该方法更包括产生一超过所述既定电压的一高电压。
本发明的取样保持电路能够保持住信号的电压准位，从而避免了传统取样保持电路使模拟信号值不稳定的缺陷。
附图说明
图1所示为一取样保持电路的电路示意图；
图2为图1中的取样开关示意图；
图3所示为图2中输入端INA的输入信号波形图；
图4所示为图2中P型金属氧化物半导体晶体管TP的截面图；
图5A所示为依据本发明一实施例的取样保持电路模块的示意图；
图5B所示为图5A中传输晶体管输出端的电压波形图；
图6所示为图5A中高压产生器520的一实施例的示意图；
图7所示为图5A中高压产生器520的另一实施例的示意图；
图8所示为图5A中高压产生器520的另一实施例的示意图。
主要组件符号说明：
SW～取样开关； C～电容；
OUTA～输出端； INA～输入端；
TP～P型金属氧化物半导体晶体管；INV～反相器；
TN～N型金属氧化物半导体晶体管；
500～取样保持电路模块； S/H～取样保持电路；
510～取样保持控制器； Tr～传输晶体管；
520～高压产生器； 501～第一电极；
503～第二电极； 505～输出端；
507～输入端； 509～控制端；
511～取样输入端； 513～输出端；
515～控制端； 520～高压产生器；
610～靴带电路； 620～低通滤波器；
630～压控电流源； 640～放大器；
650～电压分压器； Nh～输出节点；
CLK～时脉信号； GND～第一固定电压；
637～电压控制端； 641～非反相端；
643～反相端； 645～输出端；
M1、M2、M3、M4～金属氧化物半导体晶体管；
621～第一端； 623～第二端；
N1、N2、N4、N6～内部节点；
C1、C2、C3～电容； VDD～第二固定电压；
R1、R2～电阻； 631～源极；
633～栅极； 635～漏极；
I1～第一反相器； I2～第二反相器；
611、611’～漏极； 613、613’～栅极；
615、615’～源极； 661、661’～第一端；
663、663’～第二端； 665～输入端；
665’～输出端； 667～输入端；
669～输出端。
具体实施方式
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下：
图1所示为一取样保持电路的电路示意图，该取样保持电路包括一取样开关SW与一电容C，该电容C耦接于该取样保持电路的一输出端OUTA与一接地端之间，该取样开关SW耦接于该取样保持电路的一输入端INA与输出端OUTA之间，当取样开关导通时，输入端的输入信号便传送到输出端OUTA，当取样开关断路时，输入信号的瞬间值便冻存于该电容C的两端。
图2为图1中的取样开关的示意图，该取样开关为一互补式开关(complementaryswitch)，它可有全幅的输出摆幅(rail-to-rail swing)，该互补式开关包括一P型金属氧化物半导体晶体管TP与一N型金属氧化物半导体晶体管TN，P型金属氧化物半导体晶体管TP与N型金属氧化物半导体晶体管TN的源极相连，漏极亦同，N型金属氧化物半导体晶体管TN的栅极直接受一取样保持脉冲控制，而P型金属氧化物半导体晶体管TP的栅极则透过一反相器INV受该取样保持脉冲控制。
图3所示为图2中输入端INA的输入信号波形图，该波形图中有三个电压准位A、B与C，分别为最高、中间与最低准位，对某些应用而言，图3中的电压准位B可能超过集成电路的电源供应电压VDD，而导致取样保持电路的异常动作，图4所示为图2中P型金属氧化物半导体晶体管TP的截面图，假若电压准位A或B超出集成电路的电源供应电压VDD的量达到二极管的导通电压，亦即P型金属氧化物半导体晶体管TP的源极(或漏极)电压超出芯片的电源供应电压VDD的量达到二极管的导通电压，其源极(或漏极)对N型井区(N-well)的p-n接面便会顺偏，于是，其源极(或漏极)的电压就会固定在VDD+Vd(其中，Vd是二极管的导通电压)，且该信号准位将无法被取样保持电路所保持住。
图5A所示为依据本发明一实施例的取样保持电路模块的示意图，该取样保持电路模块500包括一取样保持电路S/H、一取样保持控制器510、一传输晶体管(pass transistor)Tr以及一高压产生器520，取样保持电路包括一电容C以及一取样开关SW，该电容C有第一电极501与第二电极503，第一电极501耦接至一第一固定电压，第二电极503耦接至取样保持电路模块500的一输出节点OUTA，该取样开关SW包括一输入端507、一控制端509与耦接至该电容C的第二电极503的一输出端505，取样保持控制器510耦接于该取样开关SW的控制端509与一第二固定电位VDD之间，传输晶体管Tr有一取样输入端511、一控制端515与耦接至取样开关SW的输入端507的一输出端513，高压产生器520耦接于传输晶体管Tr的控制端515与该第二固定电压VDD之间。
传输晶体管Tr被加诸于取样保持电路S/H的前端，且一高压Vh～(VDD+Vt)被施加于传输晶体管Tr的控制端515(Vt为传输晶体管Tr的临界电压)，如图5B所示，传输晶体管Tr的输出端513的电压INAX的最大值被箝制于VDD，且取样保持电路对电压INAX进行取样与保持，由于电压INAX的电压准位总是低于集成电路的电源供应电压VDD，取样保持电路S/H便可正常地工作。
图6所示为图5A中高压产生器520的一实施例的示意图，高压产生器520包括一靴带电路(bootstrap circuit)610、一低通滤波器620、一压控电流源630、一放大器640以及一电压分压器650，高压产生器520提供一超过VDD的高电压Vh给一输出节点Nh，该输出节点Nh与该传输晶体管的控制端相连，靴带电路610耦接于该第二固定电压VDD与该压控电流源630之间，靴带电路610接收一时脉信号CLK，并将该第二固定电位VDD升压为内部节点N2上的升压信号，低通滤波器620耦接于靴带电路610与该输出节点Nh之间，低通滤波器620接收该升压信号并将其波形平坦化，因此会在该输出节点Nh产生一稳定的高电压Vh，压控电流源630耦接于靴带电路610与该第一固定电压GND之间，此外，压控电流源630有一电压控制端(voltage controlled terminal)637，放大器640有一非反相端641、一反相端643以及一输出端645，该反相端643接收一参考电压VREF，且该输出端645耦接至该电压控制端637，电压分压器650耦接至输出节点Nh与放大器640的非反相端641，高电压Vh被该电压分压器650所取样，取样电压会被传送至放大器640的非反相端641，该取样电压与参考电压VREF的压差被放大器放大，而控制压控电流源630的电流，压控电流源630的电流值决定了内部节点N6的电压，内部节点N6的电压则进一步决定了升压信号的电压，于是，高电压Vh便透过反馈的回路进行微调。
图6中，低通滤波器620包括一电阻与一电容C3，更明确地说，该电阻为一金属氧化物半导体晶体管M3，该金属氧化物半导体晶体管M3有一第一端621耦接至靴带电路610的内部节点N2以及一第二端623耦接至输出节点Nh，电容C3耦接于金属氧化物半导体晶体管M3的第二端623与第一固定电压GND之间，电压分压器650包括两电阻R1与R2，其串接于输出节点Nh与该第一固定电压GND之间，此外，压控电流源630为一金属氧化物半导体晶体管M4，金属氧化物半导体晶体管M4有一耦接至电压控制端637的栅极633、一耦接至该第一固定电压GND的源极631以及耦接至靴带电路610的内部节点N6的漏极635。
此外，靴带电路610包括一金属氧化物半导体晶体管对M1与M2、一电容对C1与C2、一第一反相器I1以及一第二反相器I2，金属氧化物半导体晶体管对M1与M2有耦接至第二固定电压的漏极611与611’以及交互耦接至其源极对615与615’的栅极613与613’，电容对C1与C2有第一端661与661’分别耦接至金属氧化物半导体晶体管对M1与M2的源极615与615’，第一反相器I1有输入端665与输出端665’分别耦接至电容对C1与C2的第二端663与663’，第二反相器I2有接收该时脉信号CLK的输入端667以及耦接至第一反相器I1的输入端665的输出端669，金属氧化物半导体晶体管对M1与M2的源极615’耦接至低通滤波器620，第一反相器I1的输出端665’耦接至金属氧化物半导体晶体管M4的漏极635。
在图6中，金属氧化物半导体晶体管M3、电容C3、电阻R1与R2、放大器640、以及金属氧化物半导体晶体管M4形成一负反馈回路，由于放大器640的非反相端641与反相端643之间是虚拟短路的(virtual short)，高电压Vh会锁在VREF×(R1+R2)/R1，而放大器640的非反相端641的取样电压Vh×R1/(R1+R2)与参考电压VREF会被比较，且其压差会被放大并控制金属氧化物半导体晶体管M4的栅极，金属氧化物半导体晶体管M4与第一反相器I1决定了靴带电路的升压电压，举例而言，当Vh×R1/(R1+R2)高于参考电压VREF，金属氧化物半导体晶体管M4的栅极电压会上升，而内部节点N6的高准位电压会下降，由于内部节点N2的信号大致为一方波，其准位介于VDD与VDD+Vhi之间(Vhi为内部节点N6的高准位电压)，因此高电压Vh会下降，如此，高电压Vh之准位会锁在VREF×(R1+R2)/R1。
图7所示为图5A中高压产生器520的另一实施例的示意图，图7中的高电压产生器系揭露于“High-Voltage Regulatioin and Process Considerationsfor High-Density 5V-Only E2PROM’s”，IEEE Journal of Solid-StateCircuits，Vol.SC-18，No.5，October 1983，细节可以参照其揭露内容，在图7中，高电压产生器提供一超过VDD的高电压给其输出节点Nh。
图8所示为图5A中高压产生器520的另一实施例的示意图，图8中的高电压产生器揭露于“Wordline Voltage Generating System for Low-Power Low-Voltage Flash Memories”，IEEE Journal of Solid-State Circuits，Vol.36，No.1，January 2001，细节可以参照其揭露内容，在图8中，高电压产生器提供一超过VDD的高电压给其输出节点Nh。
以上具体实施方式仅用于说明本发明，而非用于限定本发明。
Claims (27)
1.一种取样保持电路模块，其特征在于，包括：
一取样保持电路，包括：
一电容，有一第一电极耦接至一第一固定电压以及一第二电极耦接至所述取样保持电路模块的一输出节点；以及
一取样开关，一输入端、一控制端与耦接至所述电容的第二电极的一输出端；
一取样保持控制器，耦接于所述取样开关的控制端与一第二固定电位之间，并控制所述取样开关；
一传输晶体管，包括一取样输入端、一控制端与耦接至所述取样开关的输入端的一输出端；以及
一高压产生器，耦接于所述传输晶体管的控制端与所述第二固定电压之间，并提供一超过所述第二固定电压的电压给所述传输晶体管。
2.根据权利要求1所述的取样保持电路模块，其特征在于，所述取样保持电路的取样开关为一P型金属氧化物半导体晶体管。
3.根据权利要求1所述的取样保持电路模块，其特征在于，所述取样保持电路的取样开关为一N型金属氧化物半导体晶体管。
4.根据权利要求1所述的取样保持电路模块，其特征在于，所述取样保持电路的取样开关为一互补式开关。
5.根据权利要求1所述的取样保持电路模块，其特征在于，所述传输晶体管为一P型金属氧化物半导体晶体管。
6.根据权利要求1所述的取样保持电路模块，其特征在于，所述传输晶体管为一N型金属氧化物半导体晶体管。
7.根据权利要求1所述的取样保持电路模块，其特征在于，所述高压产生器包括：
一靴带电路，耦接至所述第二固定电压，接收一时脉信号，并将所述第二固定电压升压为一升压的信号；
一低通滤波器，耦接于所述靴带电路与所述传输晶体管的控制端之间，接收所述升压信号；
一压控电流源，耦接于所述靴带电路与所述第一固定电压之间，且有一电压控制端；
一放大器，有一非反相端、一反相端以及一输出端，所述反相端接收一参考电压，且所述输出端耦接至所述电压控制端；以及
一电压分压器，耦接至所述输出节点与所述放大器的非反相端。
8.根据权利要求7所述的取样保持电路模块，其特征在于，所述低通滤波器包括：
一电阻，包括一耦接至所述靴带电路的内部节点的第一端以及一耦接至所述输出节点的第二端；以及
一电容，耦接于所述电阻的第二端与所述第一固定电压之间。
9.根据权利要求8所述的取样保持电路模块，其特征在于，所述电阻为一金属氧化物半导体晶体管。
10.根据权利要求7所述的取样保持电路模块，其特征在于，所述电压分压器包括两电阻串接于所述传输晶体管的控制端与所述第一固定电压之间。
11.根据权利要求7所述的取样保持电路模块，其特征在于，所述压控电流源为一金属氧化物半导体晶体管。
12.根据权利要求7所述的取样保持电路模块，其特征在于，所述靴带电路包括：
一金属氧化物半导体晶体管对，有耦接至所述第二固定电压的漏极以及交互耦接至其源极的栅极；
一电容对，有第一端分别耦接至金属氧化物半导体晶体管对的源极；
一第一反相器，有一输入端与一输出端分别耦接至电容对的第二端；以及
一第二反相器，有一接收所述时脉信号的输入端以及一耦接至所述第一反相器的输入端的输出端；
其中，金属氧化物半导体晶体管对的源极之一耦接至所述低通滤波器，且所述第一反相器的输出端耦接至所述压控电流源。
13.根据权利要求1所述的取样保持电路模块，其特征在于，所述第一与第二固定电压分别为接地电压与一电源供应电压。
14.一种取样保持电路模块，其特征在于，包括：
一取样保持电路，包括：
一电容，耦接至所述取样保持电路模块的一输出节点；以及
一取样开关，耦接至所述输出节点；
一取样保持控制器，耦接至所述取样开关的控制端；
一传输晶体管，耦接至所述取样开关的一输入端；以及
一高压产生器，耦接至所述传输晶体管的一控制端。
15.根据权利要求14所述的取样保持电路模块，其特征在于，所述取样保持电路的取样开关为一P型金属氧化物半导体晶体管。
16.根据权利要求14所述的取样保持电路模块，其特征在于，所述取样保持电路的取样开关为一N型金属氧化物半导体晶体管。
17.根据权利要求14所述的取样保持电路模块，其特征在于，所述取样保持电路的取样开关为一互补式开关。
18.根据权利要求14所述的取样保持电路模块，其特征在于，所述传输晶体管为一P型金属氧化物半导体晶体管。
19.根据权利要求14所述的取样保持电路模块，其特征在于，所述传输晶体管为一N型金属氧化物半导体晶体管。
20.根据权利要求14所述的取样保持电路模块，其特征在于，所述高压产生器包括：
一靴带电路，接收一时脉信号，并产生一升压的信号；
一低通滤波器，耦接于所述靴带电路与所述传输晶体管的控制端之间，接收所述升压信号；
一压控电流源，耦接至所述靴带电路，且有一电压控制端；
一放大器，有一非反相端、一反相端以及一输出端，该反相端接收一参考电压，且所述输出端耦接至所述电压控制端；以及
一电压分压器，耦接至所述输出节点与所述放大器的非反相端。
21.根据权利要求20所述的取样保持电路模块，其特征在于，所述低通滤波器包括：
一电阻，包括一耦接至所述靴带电路的第一端以及一耦接至所述传输晶体管的控制端的第二端；以及
一电容，耦接于所述电阻的第二端与所述第一固定电压之间。
22.根据权利要求21所述的取样保持电路模块，其特征在于，所述电阻为一金属氧化物半导体晶体管。
23.根据权利要求20所述的取样保持电路模块，其特征在于，所述电压分压器包括两电阻串接于所述传输晶体管的控制端与所述第一固定电压之间。
24.根据权利要求20所述的取样保持电路模块，其特征在于，所述压控电流源为一金属氧化物半导体晶体管。
25.根据权利要求20所述的取样保持电路模块，其特征在于，所述靴带电路包括：
一金属氧化物半导体晶体管对，有耦接至所述第二固定电压的漏极以及交互耦接至其源极的栅极；
一电容对，有第一端分别耦接至金属氧化物半导体晶体管对的源极；
一第一反相器，有一输入端与一输出端分别耦接至电容对的第二端；以及
一第二反相器，有一接收所述时脉信号的输入端以及一耦接至所述第一反相器的输入端的输出端；
其中，金属氧化物半导体晶体管对的源极之一耦接至所述低通滤波器，且所述第一反相器的输出端耦接至所述压控电流源。
26.一种对输入信号进行取样并保持的方法，其特征在于，包括：
将所述输入信号的最大值箝制于一既定电压；
对所述信号进行取样；以及
保持住取样后的输入信号。
27.根据权利要求26所述的对输入信号进行取样并保持的方法，其特征在于，还包括产生一超过所述既定电压的一高电压。
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