JPS5913417A - 周波数逓倍回路およびこれを用いたくし形フイルタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、所定の倍率の逓倍を実行する周波数逓倍回路
とこれを用いたくし形フィルタに関し、本発明の目的は
、逓倍出力信号が、入力信号の繰返し周波数で周波数変
調をうけることのない周波数逓倍回路を得ることである
。

本発明の他の目的は、電荷転送素子のクロックとして周
波数の変動のない安定したパルス列を得ることである。

本発明のさらに他の目的は、集積化に適した高性能周波
数逓倍回路を得ることである。

本発明のさらに他の目的は、遅延時間の安定な電荷転送
素子を得ることである。

本発明のさらに他の目的は、山と谷の周波数が安定した
°′クシ形フィルタ″を得ることである。

従来、ＣＯＤ等の電荷転送素子を駆動するクロックを得
る方法としてＰＬＬ方式が用いられてきた。たとえば、
映像信号遅延用ＣＯＤにおいては、そのクロックの周波
数として、ビート妨害を生じない周波数である。クロマ
副搬送波の整数倍の繰返し周波数が用いられている。こ
の周波数を得る方法として、クロマ副搬送波の整数倍の
周波数近傍で発振する電圧制御発振器（ＶＣＯ）の出力
を所定の分周比率（上記整数比）をもっ分周器で分周し
、その分周出力と、クロマ副搬送波との位相比較を行な
い、その出力で上記ｖＣｏを制御する、いわゆるＰＬＬ
方式が用いられてそる。この従来方式においては、位相
比較出力とＶＣＯの制御入力との間にローパスフィルタ
が挿入されるところとなるが、このローパスフィルタで
減衰しきれずにもれてくるクロマ副搬送波成分によって
ｖｃｏの制御電圧が変動し、その結果として、ｖｃｏの
出力、すなわち、ＣＯＤのり０ツクの周波数が上記クロ
マ副搬送波によってＦＭ変調されるという不都合が生じ
る。ＣＯＤのクロックの周波数に変動が生じた場合、遅
延時間が変動するのみならず、原信号と遅延信号とが周
波数および位相において異なることになる。このことは
、位相情報で色情報を伝えるテレビジョン信号の遅延素
子にとってはきわめて都合の悪いものである。

本発明は上記の不都合が生じることがなく、シかも集積
回路化に適した周波数逓倍回路とこれを用いたくし形フ
ィルタを実現するものであって、制御時間に対して等し
い遅延時間を有するｎ−１個（ｎは逓倍数）の電圧制御
回路群と、同電圧制御回路の遅延時間が、入力信号の繰
返し周期の％ｎの値に等しくなる制御回路とを具備する
周波数逓倍回路、ならびにこの周波数逓倍回路で発生さ
せたクロックで駆動される電荷転送形遅延素子を遅延素
子として用いたくし形フィルタに特徴を有するものであ
る。

以下に図面を参照して本発明の詳細な説明する。

第１図は、本発明にかかる周波数逓倍回路の一実施例、
第２図は、第１図で示す回路の各部の波形を示す図であ
る。

第１図において、１は、逓倍すべき信号φＩＮが入力さ
れる入力端子であり、この端子に入力された信号φＩＮ
は電圧制御遅延回路２で遅延されて、遅延出力φＤとな
り、次の回路ブロックである排他的オア回路３の一方の
入力となる。φＩＮとφＤの関係は、第２図に示すとお
りであり、また、排他的オア回路３の出力φＨは第２図
に示すようにφＩＮの２倍の繰返し周波数となる。２相
パルス発生回路４は排他的オア回路の出力φＨを入力と
し、ハイレヘルで互いにクロスすることのない２相パル
スφ１′、φ２′を発生する。この様子を第２図にあわ
せて示す〇 φ１　ドライバ６とφ２　ドライバ６はいずれもＣＯＤ
のゲート等の主として容量性負荷を駆動するだめのイン
ピーダンス変換バッファであり、それぞれの出力φ１．
φ２は２相パルス発生回路４の出力φ１′、φ２′と変
わらない。２つのクロックφ１とφ２は、デユーティ比
の比較回路７で互のデユーティ比が比較され、そのずれ
に対応した出力が比較回路子の出力端子８に発生する。

この出力が容量９で平滑され、制御ＤＣ電圧と〔て、電
圧制御遅延回路２に加わり、その遅延時間が制御され、
φ１とφ２のデユーティが等しくなる様に遅延時間を合
わせる動作が実行される。第１図のフィードバック構成
により、２相クロツクφ１とφ２とはデユーティ比が互
に等しくＣＯＤの駆動に適した、入力φＩＮの２倍の繰
返し周波数をもつクロック波形となる。

以下、第１図の各ブロックの具体的な回路例を用いてさ
らに詳しく説明する。

第３図は第１図の回路ブロックにおける電圧制御遅延９
回路２の具体的な回路例、第４図は排他的オア回路３の
具体的な回路例、第６図は２相パルス発生回路４の具体
的な回路例、第６図は同一の回路構成とされるφ　ドラ
イバ５とφ２　ドライバ６の具体的な回路例、そして、
第７図はデユーティ比の比較回路７の具体回路例を示す
。

次に第３図〜第７図について、その動作例を説明する。

第３図で示す電圧制御遅延回路は、ＭＯＳトランジスタ
Ｑ１とＱ２より成る入力バッファとＭＯＳトランジスタ
Ｑ１１とＱ１２より成る出力バッファとの間に、ＭＯＳ
トランジスタＱ３〜Ｑ１ｏと容量Ｃ１〜Ｃ４とで形成さ
れる４段構成の遅延段を配置した構成となっている。遅
延時間はＱ３，０．、Ｑ７．Ｑ９ＤＣ電圧により制御さ
れる。この電圧制御遅延回路のＱ３．Ｑ４とＣ１より成
る第１段目の遅延段について説明する。Ｑ４がＯ’Ｎか
らＯＦＦに変わった後、Ｃ１はＱ３を通った充電電流で
充電されローレベルから徐々にハイレベルに達する。そ
の所要時間はＱ３のオン抵抗できまり、Ｑ３　のオン抵
抗はＱ３　のゲート電圧すなわち、出力端子８の電圧が
高いほど小さく、一方、出力端子８の電圧が低いほど大
きい。Ｑ４がＯＦＦからＯＮに変わった後はＣ１の電荷
は、Ｑ４のＯＮ抵抗を介して放電される。Ｑ５．Ｑ６．
Ｃ２より成る第２の遅延段、Ｑ７゜０８、Ｃ３より成る
第３の遅延段、ならびにＱ９゜Ｑｌ。、Ｃ４より成る第
４の遅延段についてもその動作は第１段目の遅延段と同
様であり、本例のように偶数段の遅延段を用いることに
より、入力波の立上り部と立下り部とをほぼ等°シ＜遅
延させることができる。以上の説明で明らかなように、
出力端子８の制御ＤＣ電圧の値を適切に設定することに
より第２図に示したφＩＮの入力に対し遅延した出力φ
Ｄを得ることができる。

次に第４図の排他的オア回路について説明する。

電圧制御遅延回路の出力φＤがハイレベル、入力φＩＮ
がローレベルのときはＭＯＳ）ランジスタＱ２１はＯＦ
Ｆ、Ｑ２２はＯＮとなり回路点１１はローレベルとなる
。しだがってこれを反転した出カφＨハハイレヘルトナ
ル。逆にφＤがローレベル゛φＩＮがハイレベルのとき
はＱ２１がＯＮ、Ｑ２２がＯＦＦとなり、回路点１１は
やはりローレベルとなる。

したがって出力φＨはハイレベルとなる。ところで、φ
ＤとφＩＮが共にハイレベルまだはφＤとφＩＮが共に
ローレベルのときは、いずれもＱ２１と０２２がＯＦＦ
となり回路点１１はハイレベル、しだがって出力φＨは
ローレベルとなる。以上の動作にもとづいて第２図に示
したφＩＮとφＤに対し同図に示したφＨの波形が得ら
れる。なお、図中０２３は負荷用のＭＯＳ）ランジスタ
である。

次に、第５図の２相パルス発生回路について説明する。

この２相パルス゛発生回路は、インバータ２１、ＮＡＮ
Ｄゲー）２２．２３ならびにインバータ２４゜２５で構
成されている。

第４図で説明した排他的オア回路の出力φＨが入力とし
て加わると、φＨは２人力ＮＡＮＤゲート２２と２３で
構成されるランチ回路にそのまま入力されるとともに、
インバータ２１によって反転されφＨとして入力される
。ここで、ＮＡＮＤゲート２２について考えると、２つ
の入力が共にハイレベルになることによって出力がロー
レベルになるのであるから、φＨがローレベルからノ・
イレベルに変わっただけでは直ぐにはＮＡＮＤゲート２
２の出力はノ・イレベルとはならない。φＨがハイレベ
ルになるとインバータ２１の出力がローレベルとなり、
ＮＡＮＤゲート２３の人力の１つカローレベルとなる。

ＮＡＮＤゲート２３は少くとも１つの入力がローレベル
となることによって出力がハイレベルになるからＮＡＮ
Ｄゲート２３の出力はφＨがハイレベルとな゛ることに
よってハイレベルとなり、これがＮＡＮＤゲート２２の
もう一方の入力となる。かくしてＮＡＮＤゲート２２０
２つの入力が共にハイレベルとなり、ＮＡＮＤゲート２
２の出力がローレベルになる。いいかえればＮＡＮＤゲ
ート２２の出力と２３の出力とは、トランジェントの期
間において、共にハイレベルとなる短い期間はあっても
、共にローレベルとなる期間はないことになる。これま
ではφＨがローレベルからハイレベルになる場合を考え
たが、これとは逆にφＨがハイレベルからローレベルに
なる場合についても同様である。ＮＡＮＤゲート２２と
２３の出力は、それぞれインバータ２４　、２６で反転
され、出力φ１′、φ２′となっている。しだがってφ
１′とφ２′とはローレベルでクロスする２相クロツク
となる。このようにクロスポイントがローレベルである
２相パルスはＣＣＤを駆動するのに適している。

すなわち、ＣＯＤにおいては、特に入出力部においてク
ロスポイントの高いパルスを用いると信号電荷の逆走な
どの好ましくない現象をおこし、特性の劣化につながる
からである。

次に、第６図のクロックφ１．φ２のドライバについて
説明する。この回路はφ１とφ２の両方のドライブ回路
に使われており、φ１ドライバ６について説明するがφ
２についても全く同様である。

入力φ′はインバータ３１で反転され扁′　となす る。φ１′ハエンハンスメン）型ＭＯ９）ランジスタＱ
３１のゲートに入力され、φ１′は同じくエンノ１ンス
メント型ＭＯ８）ランジスタＱ３２のゲートに入力され
ている。Ｑ３１と０３２はプッシュプル動作をし、出力
φ１　はハイレベル側、ローレベル側ともに低インピー
ダンス駆動となっている。φ２′から低インピーダンス
クロックφ２を作る回路φ２ドライバ６についても全く
同様である。

次にデユーティ比の比較回路７について説明する。この
回路は抵抗Ｒ１と容量Ｃ１１より成る積分回路、抵抗Ｒ
２と容量Ｃ１２より成る積分回路、演算増幅器４１およ
び抵抗Ｒ３により構成されている。

Ｒ３は第１図で示しだ外付けの容量９とで積分回路を構
成している。クロックパルスφ１　およびφ２はそれぞ
れＲ２とＣ１２およびＲ１とＣ１１で積分平滑され、平
均ＤＣ電圧として演算増巾器４１に入力される。

プラス入力側すなわちφ１　の平均値の方が太きければ
演算増巾器４１の出力は高い電圧となり、マイナス入力
側すなわちφ２の平均値の方が大きければ演算増幅器４
１の出力は低い電圧となる。まだ２つの入力の平均値が
等しければ演算増幅器４１の出力は、はぼ電源の半分の
値となる。このような関係で出力される演算増幅器４１
の出力は再度抵抗Ｒ３と容量９で構成される積分回路に
より平滑され、残留していた小さなリップルの除去が行
なわれる。演算増幅器４１の利得が充分大きい場合は、
２つの入力のわずかの差で出力が高電圧または低電圧の
限界まで振りきれることになる。

以上詳しく説明した各ブロックを組合せだ第１図の回路
にもどり、第２図の波形図を用いて説明を続ける。今、
仮りに電圧制御遅延回路２での遅延が少ないと仮定する
。このとき、第２図の波形図からも明らかなようにφ１
′のハイレベルの部分の幅が狭く、φ２のハイレベルの
部分の幅が広くなる。このときはφ　の平滑値の方がφ
２の平滑値より小さくなるため、端子８の電圧が下がり
電圧制御遅延回路２の遅延時間を長くする方向の制御が
なされる。逆に電圧制御遅延回路２での遅延時間が長す
ぎると仮定すると、上述とは逆の動作により端子８の電
圧が上がり、遅延時間を長くする方向の制御がなされる
。かくしてφ１　のデユーティ比とφ２のデユーティ比
が一致する様にフィードバックがかかっている。本実施
例の構成では端子８にもれてくる交流成分はφ１．φ２
成分によるものであって、周波数成分としては入力φＩ
Ｎの２倍の繰返し周波数を基本としたその倍数のもので
ある。従って、電圧制御遅延回路の遅延時間がφＩＮの
繰返しで変調をうけるといった現象はおこらない。した
がって本実施例の構成によれば入力信号成分を含まない
２逓倍信号を得ることができる。

本発明の他の実施例を第８図に、その各部の波形図を第
９図にそれぞれ示す。

第８図の実施例は３逓倍回路の例であり大部分の回路ブ
ロックは第１図の場合と同様である。すなわち、第１図
と同じ番号を付した１　、４，５゜６．７，８，９は第
１図のそれらと全く同じである。また電圧制御遅延回路
２′、２“は、いずれも第１図の電圧制御遅延回路２の
構成と同じである。

第１図と異なるブロックである論理回路ブロック６１の
具体構成例を第１０図に示す。すなわち、論理回路ブロ
ック６１は入力φＩＮ　、電圧制御遅延回路２′の出力
φＤ１．電圧制御遅延回路２″の出力φＤ２を入力とし
、３逓倍出力φＣとともに、電圧制御遅延回路２／　、
　２／／の遅延時間が長くなるとノ・イレペルのデユー
ティ比が大きくなる２逓倍出力φＡ。

逆に遅延時間が長くなるとハイレベルのデユーティ比が
小さくなる２逓倍出力φＢ　とを出力として出すもので
あり、それらの関係は第９図に示す通りである。

ところで、第１０図で示す論理回路ブロックの入出力関
係、すなわち、入力φＩＮ＝φＤ１−φＤ１と出力φＡ
、φＢ、φＣの関係は以下に示す通りである。

−（φＩＮ’φＤ１°φＤ２）°（φＩＮ”φＤ１°φ
Ｄ２）φＢ−φＩＮ＠φＤ１°φＤ２＋φＩＮ”φＤ１
°φＤ２φＣ−φＩＮ＠φＤ２＋φＩＮ＠φＤ↑１φＤ
１°φＤ２次に第８図の実施例の動作を説明する。

入力φＩＮは遅延時間のそろった２つの電圧制御遅延回
路２′、２“によって遅延され、２つの信号φＤ１１φ
Ｄ２が発生する。そしてφＩＮＩφＤ１．φＤ２により
、３逓倍信号φＣが発生し、２相クロックφ１．φ２が
形成される。−力覚圧制御遅延回路２′、２！′の遅延
時間によってノ・イレベルのデユーティ比が変わる２つ
の信号φＡ、φＢの平滑直流電圧値を比較し、これらが
一致する様に制御ＤＣ電圧が電圧制御遅延回路２／　、
　２′／にフィードバックされる。かくして、３逓倍信
号φＣの各ノ・イレベルの期間が一致する釈である。以
上の説明で明らかなように、３逓倍の実施例においても
、端子８にもれてくる交流の周波数成分は入力φＩＮの
２倍の繰返し周波数を基本としたその倍数のものである
。

従って電圧制御遅延回路の遅延時間がφＩＮの繰返しで
変調をうけるといっだ現象はおこらない。

第１１図に２相クロックφ１．φ２　で駆動されるＣＯ
Ｄ遅延素子の構成例を示す。第１１図のφ１゜φ２はた
とえば、前述の第１図の回路捷だは第８図の回路の出力
である。第１１図におい王、φＳは入力信号■ＩＮに対
するサンプリングのだめのサンプリングパルスであり、
φＲは出力部のザンプルホールドのためのりサンプリン
グパルスでアリ、本構成例ではφＳ＝φＲ−φ２　でよ
い。次に第１１図の動作を説明する。

アナログ入力信号ＶＨＮｉｄｐ型半導体基板７ｏの中に
作り込まれたｎ旭散層７１に印加され、サンプルゲート
７２でサンプリングされＤＣバイアスｖＤｃ１の印加さ
れたゲート７３の直下に、アナログサンプル値に対応し
た電荷として蓄積される。

この電荷はφ１．φ２が交互に印加された転送段を順次
右側へ転送され、ｎ十形の７０−ティング拡散層７４に
転送され、フローティング拡散層７４の電位変化として
検出される。すなわち、フローティング拡散層子４の電
位はＭＯＳ）ランジスタＱ５３のソースホロワによりイ
ンピーダンス変換され、ＭＯＳ）ランジスタ０５５　＋
　０５６より成るサンプルホールド回路によってリサン
プリングされてＱ５６のソースより出力■ｏＵＴとして
取り出される。なお、トランジスタＱ６１はリセット用
ＭＯＳトランジスタ、Ｒ４とＱ５２１　Ｑ５４１　Ｑ５
□は定電流回路を構成する抵抗とＭＯＳ）ランジスタで
ある。

なお、ＭＯＳ）ランジスタＱ５Ｅ５のゲートにはりサン
プリングパルスφＲが印加されているが、φＲはφ２　
と同じ波形が用いられる。

−第１１図より明らかなように、ＣＯＤ遅延素子の入力
から出力までのアナログ信号の遅延時間はクロックφ１
とφ２の繰返し周波数に反比例する。

言いかえればクロックの繰返し周波数の変動は遅延時間
の変動となる。従って、第１図ないし第８図の回路で形
成されたクロックパルスφ１．φ２を用いて第１１図の
ＣＯＤを駆動することにより遅延時間に変動のないアナ
ログ信号の遅延が行なえる０ 第１２図は、以上説明した本発明の周波数逓倍回路で得
られるクロックで駆動されるＣＯＤの一応用例としての
くし形フィルタの構成を示す図である。このように構成
したくし形フィルタでは、第１３図で示すくし形特性の
山と谷の周波数は遅延素子の遅延時間で決まる。

このだめ、遅延素子の遅延時間に変動があるとくしの山
、および谷の周波数が変動する。しかしながら第１図な
いし第８図の回路で形成されたクロックを用いた第１１
図のＣＯＤを第１２図の遅延素子として用いるならば、
上記の山、谷の周波数の変動がないくし形フィルタが構
成できる。

また以上の実施例で示しだ回路ブロックはいずれも、き
わめて少数の部品を除いて集積化構成出来、若干の外付
部品を用いるだけで、小形高性能を容易に実現出来るも
のである。

以上、実施例を用いて説明したごとく、本発明によれば
、逓倍出力の繰返し周波数が入力信号の周期で変調をう
けることのない安定した周波数の逓倍出力をうることが
出来る。また実施例は２逓倍、３逓倍を示したが、この
倍率に限定されるものでないことは言うまでもない。

また本発明により集積化に適した周波数逓倍回路を得る
ことができる。

また、本発明°により、遅延時間の安定な電荷転送素子
が得られることが明らかとなった。さらに、本発明によ
り、山と谷の周波数の安定したくし形フィルタが得られ
ることも明らかである。

【図面の簡単な説明】

第１図は本発明の周波数逓倍回路の一実施例の構成図、
第２図は第１図の要部の波形図、第３図〜第７図は第１
図の各ブロックの具体的構成側図、第８図は本発明の周
波数逓倍口°路の他の実施例の構成図、第９図は第８図
の要部の波形図、第１０図は第８図の特定のブロックの
具体的構成側図、第１１図は、本発明に用いるＣＣＤ部
の構成側図、第１２図は本発明の周波数逓倍回路で得ら
れるクロックで駆動される電荷転送素子の一応用例とし
てのくし形フィルタの構成を示す図、第１３図はくし７
形特性を示す図である。 １・・・・・・入力端子、２　、２’、２”・・・・・
・電圧制御遅延回路、３・・・・・・排他的オア回路、
４・・・・・・２相パルス発生回路、５・・・・・・φ
１ドライバ、６・・・・・・φ２　ドライバ、７・・・
・・・デユーティ比の比較回路、８・・・・・・出力発
生点、９・・・・・・平滑コンデンサ、Ｑｌ、Ｑ２・・
・・・・入力バッファ用ＭＯＳトランジスタ、０３〜Ｑ
１ｏ・・・・・・遅延段形成用ＭＯ８）ランジスタ、Ｑ
ｌｌ、Ｃ１２・・・・・・出力バッファ用ＭＯ８）ラン
ジスタ、Ｃ１〜Ｃ４・・・・・・遅延段形成用容量、Ｑ
２１〜Ｑ２３　　・・・・・・排他的ＯＲ回路形成用Ｍ
Ｏ８）ランジスタ、１１・・・・・・回路点、２１，２
４．．２５．３１・・・・・・インバータ、２２．２３
・・・・・・ＮＡＮＤゲート、Ｃ３１，Ｃ３２・・・・
・・クロックドライバ形成用ＭＯ８）ランジスタ、４１
・・・・・・演算増幅器、Ｒ１，Ｒ２，Ｒ３・・・・・
・積分回路形成用抵抗、Ｃ１１，Ｃ１２・・・・・・積
分回路形成用容量、５１・・・・・・論理回路ブロック
、７０・・・・・ｐ形半導体領域、７２・・・・・・ア
ナログ入力印加用のｎ＋拡散層、７２・・・・・・サン
プルゲート、７３・・・・・・電荷蓄積ゲート、７４・
・・・・・Ｊフローティング拡散層、Ｃ５１・・・・・
・リセット用のＭＯＳ）ランジスタ、Ｃ５３・・・・・
・ソースフォロワ用ＭＯ３）ランジスタ、Ｃ５５１Ｃ５
６・・・・・・サンプルホールド回路形成用ＭＯ８）ラ
ンジスタ、Ｑ５□ｌ　Ｃ５４１Ｑ５□・・・・・・電流
源用ＭＯ８）ランジスタ、Ｒ４・・・・・・電流源用抵
抗。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第４
図 第６図

Claims (2)

【特許請求の範囲】
1. （１）制御電圧に対して等しい遅延時間を有する（ｎ−
   １）個（ｎは逓倍数）の電圧制御遅延回路発生する回路
   とを有することを特徴とする周波数逓倍回路。
2. （２）制御電圧に対して等しい遅延時間を有する（ｎ−
   １）個（ｎは逓倍数）の電圧制御遅延回路発生する回路
   とからなる周波数逓倍回路と、同回路で発生されるクロ
   ックで駆動される電荷転送形遅延素子とを具備し同電荷
   転送形遅延素子への入力信号と、これの遅延信号とを加
   算もしくは減算することを特徴とするくし形フィルタ。