JPS60122416A - 基板バイアス電圧発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、ＭＩＳＦＥＴ（絶縁ゲート型電界効果トラ
ンジスタ）で構成されたモノリシック集積回路における
基板バイアス電圧発生回路に関する。

一般に、ｎチャンネルＭＩＳＦＥＴをエンハンスモード
で動作させる場合、基板にバックバイアス電圧を印加す
る。この基板バイアス電圧（ＶＢＢ）をモノリシック集
積回路に内蔵する場合には第３図に示すような回路を用
いるものであった。この回路にあっては、コンデンサ（
Ｃ８）で極性を反転させたパルス電圧をＭＩＳダイオー
ドを介して得るため、パルス電圧を５ｖ程度とすると、
得られるバイアス電圧（ｖＢＢ）は、−２〜−３ｖ程度
となる。

ところで、ＭＩＳＦＥＴのソース、ドレインと基板間の
接合容量（Ｇ）は、第４図に示すように、バイアス電圧
（ＶＢＢ）の増加とともに減少するものである。

なお、基板バイアス電圧発生回路としては、特開昭５０
−２４０５４号に記載されているものが公知である。

この発明は、基板バイアスを一５ｖ以上にすることが寄
生容量を減少する上で有効となることに着目し、動作ス
ピードの向上及び消費電力の減少に有効なバイアス電圧
が得られる基板バイアス発生回路を提供ｊるためになさ
れた。

以下、実施例によりこの発明を具体的に説明する。

第１図は、この発明の一実施例を示す回路図である。

この回路は、ソースを接地し、ゲートとドレインを接続
したＭＩＳダイオード（Ｑ、）と、パルス信号（Ｖｐ、
）が一端に印加され、他端を上記ＭＩＳＦ　Ｅ　Ｔ　（
Ｑ＋　）のドレインに接続したコンデンサ（Ｃ，）とに
より構成された第１のパルス平滑回路と、この第１のパ
ルス平滑回路の出力点であるＭＩＳＦＥＴ（Ｑ＋）とコ
ンデンサ（Ｃ１）との接続点にソースを接続し、ゲート
とドレインを接続したＭＩＳダイオード（Ｃ２）と、パ
ルス信号（Ｖｐ２）が一端に印加され、他端を上記ＭＩ
ＳＦＥＴ（Ｑりのドレインに接続したコンデンサ＜Ｃｔ
）とにより構成された第２のパルス平滑回路と、この第
２のパルス平滑回路の出力点であるＭＩ　５ＦＥＴ　（
Ｃ２）とコンデンサ（Ｃ２）との接続点にソースを接続
し、ゲートとドレインを接続したＭＩＳダイオード（Ｑ
、）とにより構成され、このＭＩ　５ＦＥＴ　（Ｑｓ）
のドレインに出力バイアス電圧（■ＢＢ）を得るもので
ある。

なお、インバータ回路（ｉＮ、）は、上記パルス信号（
Ｖｐ、）を形成するものであり、ディプレッション型負
荷Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　（Ｃ４）と駆動ＭＩＳＦＥ
Ｔ　（Ｑｓ　＞とにより構成される。インバータ回路（
ＩＮ２）も同様の回路であり、上記インバータ回路（Ｉ
Ｎ＋）の出力を入力として、パルス信号（Ｖｐ□）を形
成するものである。したがって、パルス信号（■　）は
、第２図に示すように、パルス信号（ｖｐｌ）２ に対してインバータ回路（ＩＮ２）による遅延時間（ｔ
ｄ）だけ遅れた反転信号となる。

この回路の動作は、この第２図に示す動作波形図を参照
して行なう動作説明により理解されよう。

まず、パルス信号（Ｖ、、）がハイレベル（電源電圧レ
ベルｖＤＤ）のとき、ＭＩＳダイオード（Ｑｌ）がオン
して、コンデンサ（Ｃ１）に充電がなされる。

このときのコンデンサ（Ｃｔ　）の両端には、（■ＤＤ
−ｖｔｈＱ１）の電圧が印加されることとなり、これが
充電電圧となる。次に、パルス信号（ｖＤＤ）がローレ
ベル（ＯＶ）になると、コンデンサ（Ｃ４）の出力側電
圧は、負の電圧（■ＤＤ−ｖｔｈＱ１）になる。このと
きには、ＭＩＳＦＥＴ（Ｑ＋　）は逆バイアスされてオ
フしている。次に、パルス信号（ｖｐ□）がハイレベル
になると、ＭＩＳＦＥＴ（Ｑりがオンして、コンデンサ
（Ｃ７）に充電がなされる。このときのコンデンサ（Ｃ
２）とＭＩＳダイオード（Ｑ、）の直列回路の両端には
、ハイレベル（ｖＤＤ）と、コンデンサ（Ｃ２）テ保持
すレテイルー（■ＤＤ−ｖｔｈ、１）の電圧が印加され
ることとなるため、コンデンサ（Ｃ７）には、２（■Ｄ
Ｄ−■ｔｈ）の電圧が印加される。

したがって、パルス信号（Ｖｐ２）がローレベルになル
ト、出力［Ｅ　（Ｖ　！　）ｋｔ、−２（ｖＤＤ−■ｔ
ｈ）ニなる。この出力電圧（Ｖ、）をＭＩＳダイオード
（Ｃ２）により平滑して得られる直流電圧、すなわちバ
イアス電圧（■ＢＢ）ハ、−（２ｖＤＤ−３ｖｔｈ）ト
なる。

なお、この動作説明は、コンデンサ（Ｃｓ　−Ｃｔ）共
にすでに充電がなされている状態におけるものである。

すなわち、上記説明において、コンデンサ（Ｃ６）に充
電がなされていない状態においては、その充電動作がコ
ンデンサ（Ｃ１）の放電動作につながるからである。し
たがって、上述のような出力電圧が得られるまでは、電
源投入後一定期間を要するものである。

以上説明した実施例回路によれば、電源電圧（ｖＤＤ）
が５■としても、バイアス電圧（ｖ８Ｂ）ハ、−７〜−
６■程度が得られることとなり、ＭＩＳＦＥＴのソース
、ドレインと基板間の寄生容量が大幅に減少し、動作ス
ピードの向上及び消費電力の低減が図られる。また、モ
ノリシック集積回路にバイアス発生回路を内蔵するもの
であるため、特別な外部電源、外部端子を必要としない
。

この発明は、前記実施例に限定されず、さらにパルス平
滑回路を追加するものとしてもよい。また、一方向素子
は、ＭＩＳＦＥＴを用いたＭＩＳダイオードの他何んで
あってもよい。

各パルス平滑回路の入力パルスの位相は、初段の充電動
作に基づいて形成された電圧を次段の充電動作に利用す
るものであるので、順次に位相が遅れている位相関係で
あれば、何んであってもよいが、最も効率がよいのは、
前記実施例に示すように、パルスデューティが、１／２
の場合には、１／２周期づつ遅らせるのがよい。

なお、この発明の説明において、コンデンサ（Ｃ１）と
ＭＩＳダイオード（Ｑｌ）からなる回路をパルス平滑回
路と呼ぶのは、入カバルス端子からみた出力電圧（■１
）が平滑出力となることによるものであり、バイアス出
力電圧として用いるためには、終段回路にＭＩＳダイオ
ードを必要とすることとなる。

この発明は、必要であれば、ｐチャンネルＭＩＳＦＥＴ
により構成されるモノリシック集積回路に用いるものと
してもよい。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、第２図は
、その動作説明図、第３図は従来技術の一例を示す回路
図、第４図は基板電圧と寄生容量との関係を示ｊ％性図
である。 第　１　図 ｔｈ 第　２　図 第　３ 一一一一−イ 第　４ ＮＮ− １０３− ）　Ｖａｓ 図 ＩＩＥ

Claims (1)

【特許請求の範囲】
1. コンデンサの一方の端子に一方の極性のパルスを加え、
   上記パルスのレベルが小さくされたときに、上記コンデ
   ンサの他方の端子に現われる逆極性の電位を選択的に取
   り出すようにしてなる基板バイアス電圧発生回路であっ
   て、それぞれ異なる位相のパルスが印加される複数のコ
   ンデンサを利用することによって基板バイアス電圧を形
   成するようにしてなることを特徴とする基板バイアス電
   圧発生回路。