JPH06165482A - 電圧変換回路及びそれに用いる多相クロック発生回路 - Google Patents
電圧変換回路及びそれに用いる多相クロック発生回路Info
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- JPH06165482A JPH06165482A JP4234387A JP23438792A JPH06165482A JP H06165482 A JPH06165482 A JP H06165482A JP 4234387 A JP4234387 A JP 4234387A JP 23438792 A JP23438792 A JP 23438792A JP H06165482 A JPH06165482 A JP H06165482A
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356026—Bistable circuits using additional transistors in the input circuit with synchronous operation
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
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- H02M1/009—Converters characterised by their input or output configuration having two or more independently controlled outputs
Abstract
(57)【要約】
【目的】過負荷に対して出力電圧の変動が少ないチャー
ジポンプ型電源回路を得る。また、素子数が少なく、消
費電流が少ないチャージポンプ駆動用多相クロック発生
回路を得る。 【構成】複数個の転送容量１７，１８を第１のタイミン
グφ1 で電源電圧ＶDDに充電し、第２のタイミングφ2
で電源端子１１と正極出力端子１３の間に接続し、電源
電圧の２倍の正極出力電圧を発生させる。第３のタイミ
ングφ3 で接地端子１４と負極出力端子１６の間に接続
し、電源電圧の２倍の負極出力電圧を発生させる。正負
出力を独立に発生させるため、片方に過負荷が接続され
ても、一方の出力が影響を受けることは無い。
ジポンプ型電源回路を得る。また、素子数が少なく、消
費電流が少ないチャージポンプ駆動用多相クロック発生
回路を得る。 【構成】複数個の転送容量１７，１８を第１のタイミン
グφ1 で電源電圧ＶDDに充電し、第２のタイミングφ2
で電源端子１１と正極出力端子１３の間に接続し、電源
電圧の２倍の正極出力電圧を発生させる。第３のタイミ
ングφ3 で接地端子１４と負極出力端子１６の間に接続
し、電源電圧の２倍の負極出力電圧を発生させる。正負
出力を独立に発生させるため、片方に過負荷が接続され
ても、一方の出力が影響を受けることは無い。
Description
【０００１】
【産業上の利用分野】本発明は電圧変換回路及びそれに
用いる多相クロック発生回路に関し、特に単一供給電源
から大きさの異なる正または負の電圧を発生させるチャ
ージポンプ型の電圧変換回路及びチャージポンプ駆動用
の多相クロック発生回路に関する。
用いる多相クロック発生回路に関し、特に単一供給電源
から大きさの異なる正または負の電圧を発生させるチャ
ージポンプ型の電圧変換回路及びチャージポンプ駆動用
の多相クロック発生回路に関する。
【０００２】
【従来の技術】従来の電圧変換回路及びそれに用いる多
相クロック発生回路について、それぞれ図面を参照して
説明する。なお、電圧変換回路は昇圧回路と降圧回路と
に分類してそれぞれ説明する。
相クロック発生回路について、それぞれ図面を参照して
説明する。なお、電圧変換回路は昇圧回路と降圧回路と
に分類してそれぞれ説明する。
【０００３】１．電圧変換回路 （１）昇圧回路 従来から、昇圧回路は単一の供給電源から、供給電源電
圧より大きな、正または負の出力電圧を得るために用い
られており、例えばＲＳ−２３２Ｃドライバ／レシーバ
用ＩＣの電源回路部等に用いられている。従来の昇圧回
路については、米国特許第４，７７７，５７７号、第
４，８９７，７７４号、第４，９９９，７６１号，第
４，８０７，１０４号、第４，８１２，９６１号の各公
報に記載されている。これらの従来の昇圧回路はいずれ
も２相クロックで動作し、スイッチとキャパシタとから
なるスイッチトキャパシタ回路方式による構成になって
いる。
圧より大きな、正または負の出力電圧を得るために用い
られており、例えばＲＳ−２３２Ｃドライバ／レシーバ
用ＩＣの電源回路部等に用いられている。従来の昇圧回
路については、米国特許第４，７７７，５７７号、第
４，８９７，７７４号、第４，９９９，７６１号，第
４，８０７，１０４号、第４，８１２，９６１号の各公
報に記載されている。これらの従来の昇圧回路はいずれ
も２相クロックで動作し、スイッチとキャパシタとから
なるスイッチトキャパシタ回路方式による構成になって
いる。
【０００４】以下、図面を参照しながら、この従来の昇
圧回路について説明する。
圧回路について説明する。
【０００５】図１３及び１４はそれぞれ従来の昇圧回路
の回路図、及び従来の昇圧回路の動作を示す模式図であ
り、図１４（ａ），（ｂ）はそれぞれタイミングφ1 ，
φ2においてスイッチが作動した後の各回路素子の接続
状態を示している。
の回路図、及び従来の昇圧回路の動作を示す模式図であ
り、図１４（ａ），（ｂ）はそれぞれタイミングφ1 ，
φ2においてスイッチが作動した後の各回路素子の接続
状態を示している。
【０００６】図１３に示す従来の昇圧回路は、昇圧部２
１７と反転部２１８とから構成される。
１７と反転部２１８とから構成される。
【０００７】昇圧部２１７においては、負極端が接地端
子２０９に接続された供給電源２００の正極端２０１が
充電用スイッチ２０３の一端及び昇圧用スイッチ２０６
の一端に接続され、充電用スイッチ２０３の他端は転送
容量２０２の一端及び昇圧用スイッチ２０５の一端に、
昇圧用スイッチ２０６の他端は転送容量２０２の他端及
び充電用スイッチ２０４の一端にそれぞれ接続され、昇
圧用スイッチ２０５の他端は正極蓄積容量２０７の一端
及び正極出力端子２０８に、充電用スイッチ２０４の他
端は正極蓄積容量２０７の他端及び接地端子２０９にそ
れぞれ接続されている。
子２０９に接続された供給電源２００の正極端２０１が
充電用スイッチ２０３の一端及び昇圧用スイッチ２０６
の一端に接続され、充電用スイッチ２０３の他端は転送
容量２０２の一端及び昇圧用スイッチ２０５の一端に、
昇圧用スイッチ２０６の他端は転送容量２０２の他端及
び充電用スイッチ２０４の一端にそれぞれ接続され、昇
圧用スイッチ２０５の他端は正極蓄積容量２０７の一端
及び正極出力端子２０８に、充電用スイッチ２０４の他
端は正極蓄積容量２０７の他端及び接地端子２０９にそ
れぞれ接続されている。
【０００８】反転部２１８においては、一端が正極出力
端子２０８に接続された充電用スイッチ２１１の他端が
反転用容量２１０の一端、及び他端が接地端子２０９に
接続された反転用スイッチ２１３の一端に接続され、反
転用容量２１０の他端が、他端が接地端子２０９に接続
された充電用スイッチ２１２の一端及び反転用スイッチ
２１４の一端に接続され、反転用スイッチ２１４の他端
が、他端が接地端子２０９に接続された負極蓄積容量２
１５の一端及び負極出力端子２１６に接続されている。
端子２０８に接続された充電用スイッチ２１１の他端が
反転用容量２１０の一端、及び他端が接地端子２０９に
接続された反転用スイッチ２１３の一端に接続され、反
転用容量２１０の他端が、他端が接地端子２０９に接続
された充電用スイッチ２１２の一端及び反転用スイッチ
２１４の一端に接続され、反転用スイッチ２１４の他端
が、他端が接地端子２０９に接続された負極蓄積容量２
１５の一端及び負極出力端子２１６に接続されている。
【０００９】次に動作について説明する。
【００１０】まず、昇圧部２１７では、昇圧用スイッチ
２０５，２０６がオフとなっている状態で、タイミング
φ1 において、充電用スイッチ２０３，２０４がオンと
なり、図１４（ａ）に示すように転送容量２０２は供給
電源２００の出力電圧ＶDDに充電される。そして充電用
スイッチ２０３，２０４がオフとなった後タイミングφ
2 において、昇圧用スイッチ２０５，２０６がオンとな
って、図１４（ｂ）に示すように転送容量２０２は供給
電源２００と直列に接続され、これにより、正極蓄積容
量２０７が電圧２ＶDDに充電されるとともに正極出力端
子２０８は電圧２ＶDDを出力する。
２０５，２０６がオフとなっている状態で、タイミング
φ1 において、充電用スイッチ２０３，２０４がオンと
なり、図１４（ａ）に示すように転送容量２０２は供給
電源２００の出力電圧ＶDDに充電される。そして充電用
スイッチ２０３，２０４がオフとなった後タイミングφ
2 において、昇圧用スイッチ２０５，２０６がオンとな
って、図１４（ｂ）に示すように転送容量２０２は供給
電源２００と直列に接続され、これにより、正極蓄積容
量２０７が電圧２ＶDDに充電されるとともに正極出力端
子２０８は電圧２ＶDDを出力する。
【００１１】一方、反転部２１８では、反転用スイッチ
２１３，２１４がオフとなった後、タイミングφ1 にお
いて、充電用スイッチ２１１，２１２がオンとなり、図
１４（ａ）に示すように反転用容量２１０は正極出力端
子２０８と接地端子２０９との間に接続されて電圧２Ｖ
DDに充電される。そして充電用スイッチ２１１，２１２
がオフとなった後タイミングφ2 において、反転用スイ
ッチ２１３，２１４がオンとなって、図１４（ｂ）に示
すように反転用容量２１０により負極蓄積容量２１５が
電圧−２ＶDDに充電されるとともに負極出力端子２１６
は電圧−２ＶDDを出力する。
２１３，２１４がオフとなった後、タイミングφ1 にお
いて、充電用スイッチ２１１，２１２がオンとなり、図
１４（ａ）に示すように反転用容量２１０は正極出力端
子２０８と接地端子２０９との間に接続されて電圧２Ｖ
DDに充電される。そして充電用スイッチ２１１，２１２
がオフとなった後タイミングφ2 において、反転用スイ
ッチ２１３，２１４がオンとなって、図１４（ｂ）に示
すように反転用容量２１０により負極蓄積容量２１５が
電圧−２ＶDDに充電されるとともに負極出力端子２１６
は電圧−２ＶDDを出力する。
【００１２】また、図１３には供給電源電圧の２倍の大
きさの正及び負の電圧を得るための従来の昇圧回路を示
したが、例えば図１３において、転送容量２０２と並列
に多数の他の転送容量を接続し、タイミングφ1 におい
てそれぞれ電圧ＶDDに充電し、タイミングφ2 において
供給電源２００及び転送容量２０２と直列に接続するこ
とにより、正極出力端子２０８に電圧を供給する手段を
設ければ、従来の昇圧回路において、供給電源電圧の整
数倍の大きさの正及び負の電圧を発生させることができ
る。なお、米国特許第４，８０７，１０４号公報には、
供給電源電圧の６倍の出力電圧を生じる、スイッチトキ
ャパシタ回路方式による昇圧回路が記載されている。
きさの正及び負の電圧を得るための従来の昇圧回路を示
したが、例えば図１３において、転送容量２０２と並列
に多数の他の転送容量を接続し、タイミングφ1 におい
てそれぞれ電圧ＶDDに充電し、タイミングφ2 において
供給電源２００及び転送容量２０２と直列に接続するこ
とにより、正極出力端子２０８に電圧を供給する手段を
設ければ、従来の昇圧回路において、供給電源電圧の整
数倍の大きさの正及び負の電圧を発生させることができ
る。なお、米国特許第４，８０７，１０４号公報には、
供給電源電圧の６倍の出力電圧を生じる、スイッチトキ
ャパシタ回路方式による昇圧回路が記載されている。
【００１３】（２）降圧回路 従来から、降圧回路は単一の供給電源から、大きさが供
給電源電圧より小さな出力電圧を取り出すために用いら
れている。このような降圧回路をプリント基板上に形成
する場合は、通常三端子レギュレータや、コイルを用い
たスイッチングレギュレータが使用されるが、三端子レ
ギュレータはバイポーラプロセスで製造され、また出力
段のトランジスタでの損失が大きいという特徴を持ち、
スイッチングレギュレータは、三端子レギュレータに較
べれば損失は少いが、コイルを使用しており装置が大型
化してしまうという問題があった。
給電源電圧より小さな出力電圧を取り出すために用いら
れている。このような降圧回路をプリント基板上に形成
する場合は、通常三端子レギュレータや、コイルを用い
たスイッチングレギュレータが使用されるが、三端子レ
ギュレータはバイポーラプロセスで製造され、また出力
段のトランジスタでの損失が大きいという特徴を持ち、
スイッチングレギュレータは、三端子レギュレータに較
べれば損失は少いが、コイルを使用しており装置が大型
化してしまうという問題があった。
【００１４】そこで、ＣＭＯＳ集積回路上に降圧回路を
形成する場合は、従来、ＣＭＯＳ集積回路とその製造工
程上の整合性が良く、かつ損失も少いという特徴を持
つ、スイッチトキャパシタ型降圧回路が用いられてい
た。従来のスイッチトキャパシタ型降圧回路は、例えば
「電気通信学会論文誌 ’８３／８ Ｖｏｌ． Ｊ６６
−Ｃ Ｎｏ． ８ Ｐ．Ｐ．５７６−５８３」に記載さ
れている。
形成する場合は、従来、ＣＭＯＳ集積回路とその製造工
程上の整合性が良く、かつ損失も少いという特徴を持
つ、スイッチトキャパシタ型降圧回路が用いられてい
た。従来のスイッチトキャパシタ型降圧回路は、例えば
「電気通信学会論文誌 ’８３／８ Ｖｏｌ． Ｊ６６
−Ｃ Ｎｏ． ８ Ｐ．Ｐ．５７６−５８３」に記載さ
れている。
【００１５】以下、この従来の降圧回路について図面を
参照しながら説明する。
参照しながら説明する。
【００１６】図１５、及び１６はそれぞれ従来の降圧回
路の回路図、及び従来の降圧回路の動作を示す模式図で
あり、図１６（ａ），（ｂ）はそれぞれタイミング
φ1 ，φ2 においてスイッチが作動した後の各回路素子
の接続状態を示している。
路の回路図、及び従来の降圧回路の動作を示す模式図で
あり、図１６（ａ），（ｂ）はそれぞれタイミング
φ1 ，φ2 においてスイッチが作動した後の各回路素子
の接続状態を示している。
【００１７】図１５に示す従来の降圧回路においては、
負極端が接地端子２２９に接続された供給電源２２０の
正極端２２１が充電用スイッチ２２４の一端に接続さ
れ、充電用スイッチ２２４の他端は転送容量２２２の一
端及び降圧用スイッチ２２７の一端に接続され、転送容
量２２２の他端は、他端が接地端子２２９に接続された
降圧用スイッチ２２６の一端及び充電用スイッチ２２５
の一端に、降圧用スイッチ２２７の他端は、充電用スイ
ッチ２２５の他端、及び他端が接地点２２９に接続され
た蓄積容量２２３の一端、さらに出力端子２２８に、そ
れぞれ接続されている。
負極端が接地端子２２９に接続された供給電源２２０の
正極端２２１が充電用スイッチ２２４の一端に接続さ
れ、充電用スイッチ２２４の他端は転送容量２２２の一
端及び降圧用スイッチ２２７の一端に接続され、転送容
量２２２の他端は、他端が接地端子２２９に接続された
降圧用スイッチ２２６の一端及び充電用スイッチ２２５
の一端に、降圧用スイッチ２２７の他端は、充電用スイ
ッチ２２５の他端、及び他端が接地点２２９に接続され
た蓄積容量２２３の一端、さらに出力端子２２８に、そ
れぞれ接続されている。
【００１８】次に動作について説明する。
【００１９】降圧用スイッチ２２６，２２７がオフとな
った後タイミングφ1 において、充電用スイッチ２２
４，２２５がオンとなり、図１６（ａ）に示すように、
転送容量２２２及び蓄積容量２２３は、それぞれ電圧Ｖ
DD／２に充電されるとともに、出力端子２２８は電圧Ｖ
DD／２を出力とする。ただし、転送容量２２２及び蓄積
容量２２３の容量値は互いに等しいものとしてある。
った後タイミングφ1 において、充電用スイッチ２２
４，２２５がオンとなり、図１６（ａ）に示すように、
転送容量２２２及び蓄積容量２２３は、それぞれ電圧Ｖ
DD／２に充電されるとともに、出力端子２２８は電圧Ｖ
DD／２を出力とする。ただし、転送容量２２２及び蓄積
容量２２３の容量値は互いに等しいものとしてある。
【００２０】このとき、出力端子２２８に接続される負
荷によって、転送容量２２２及び蓄積容量２２３のそれ
ぞれの蓄積電荷量はわずかに変動し得るが、充電用スイ
ッチ２２４，２２５がオフとなった後タイミングφ2 に
おいて、降圧用スイッチ２２６，２２７がオンとなっ
て、図１４（ｂ）に示すように転送容量２２２と蓄積容
量２２３とは、出力端子２２８と接地端子２２９との間
に並列接続されるので、電荷が等しく配分されて、出力
端子２２８の出力は電圧ＶDD／２に保たれる。
荷によって、転送容量２２２及び蓄積容量２２３のそれ
ぞれの蓄積電荷量はわずかに変動し得るが、充電用スイ
ッチ２２４，２２５がオフとなった後タイミングφ2 に
おいて、降圧用スイッチ２２６，２２７がオンとなっ
て、図１４（ｂ）に示すように転送容量２２２と蓄積容
量２２３とは、出力端子２２８と接地端子２２９との間
に並列接続されるので、電荷が等しく配分されて、出力
端子２２８の出力は電圧ＶDD／２に保たれる。
【００２１】２．多相クロック発生回路 従来から、多相クロック発生回路は、スイッチトキャパ
シタ型の昇圧回路、降圧回路等の、スイッチ素子を含む
回路とともに用いられ、スイッチ素子にタイミングクロ
ック信号を供給してオフ状態とオン状態との切り換えを
行う機能を持っている。この場合において、互いに異な
る位相で開閉を行うスイッチが切換時に同時にオンにな
ってしまうことがないように、異なる位相ごとに重なり
のない独立したタイミングクロック信号を用いなければ
ならない。例えば、図１３に示す従来の昇圧回路におい
ては、タイミングφ1 においてオフからオンへ切り換わ
る充電用スイッチ２０３，２０４，２１１，２１２に供
給されるタイミングクロック信号と、タイミングφ2 に
おいてオフからオンへ切り換わる昇圧用スイッチ２０
５，２０６及び反転用スイッチ２１３，２１４に供給さ
れるタイミングクロック信号とは、互いに重なりのない
独立したタイミングクロック信号でなければならず、そ
のため図１３に示す従来の昇圧回路は、スイッチ素子の
切り換えのために２相クロック発生回路を必要とする。
一般に、３相以上の異なる位相でスイッチ素子を制御す
る必要がある場合も多く、従来から３相以上の多相クロ
ック発生回路も用いられている。
シタ型の昇圧回路、降圧回路等の、スイッチ素子を含む
回路とともに用いられ、スイッチ素子にタイミングクロ
ック信号を供給してオフ状態とオン状態との切り換えを
行う機能を持っている。この場合において、互いに異な
る位相で開閉を行うスイッチが切換時に同時にオンにな
ってしまうことがないように、異なる位相ごとに重なり
のない独立したタイミングクロック信号を用いなければ
ならない。例えば、図１３に示す従来の昇圧回路におい
ては、タイミングφ1 においてオフからオンへ切り換わ
る充電用スイッチ２０３，２０４，２１１，２１２に供
給されるタイミングクロック信号と、タイミングφ2 に
おいてオフからオンへ切り換わる昇圧用スイッチ２０
５，２０６及び反転用スイッチ２１３，２１４に供給さ
れるタイミングクロック信号とは、互いに重なりのない
独立したタイミングクロック信号でなければならず、そ
のため図１３に示す従来の昇圧回路は、スイッチ素子の
切り換えのために２相クロック発生回路を必要とする。
一般に、３相以上の異なる位相でスイッチ素子を制御す
る必要がある場合も多く、従来から３相以上の多相クロ
ック発生回路も用いられている。
【００２２】図１７及び１８は、それぞれ従来の３相ク
ロック発生回路の回路図、及び従来の３相クロック発生
回路の動作を示すタイミングチャートである。
ロック発生回路の回路図、及び従来の３相クロック発生
回路の動作を示すタイミングチャートである。
【００２３】図１７に示す従来の３相クロック発生回路
は、２相クロック発生回路２３０及び２３１から構成さ
れる。
は、２相クロック発生回路２３０及び２３１から構成さ
れる。
【００２４】２相クロック発生回路２３０においては、
Ｄ型フリップフロップ回路２４１のクロック入力端Ｃ1
が、２入力ＡＮＤ回路２３９の一方の入力端、２入力Ａ
ＮＤ回路２４０の一方の入力端、及びクロック入力端子
２４３に接続され、出力端Ｑ1 が２入力ＡＮＤ回路２３
９の他方の入力端に接続され、反転出力端Ｑ1 バーが、
データ信号入力端Ｄ1 及び２入力ＡＮＤ回路２４０の他
方の入力端に接続されている。そして、２入力ＡＮＤ回
路２３９の出力端は出力端子２３５に接続されている。
Ｄ型フリップフロップ回路２４１のクロック入力端Ｃ1
が、２入力ＡＮＤ回路２３９の一方の入力端、２入力Ａ
ＮＤ回路２４０の一方の入力端、及びクロック入力端子
２４３に接続され、出力端Ｑ1 が２入力ＡＮＤ回路２３
９の他方の入力端に接続され、反転出力端Ｑ1 バーが、
データ信号入力端Ｄ1 及び２入力ＡＮＤ回路２４０の他
方の入力端に接続されている。そして、２入力ＡＮＤ回
路２３９の出力端は出力端子２３５に接続されている。
【００２５】２相クロック発生回路２３１においては、
Ｄ型フリップフロップ回路２４２のクロック入力端Ｃ2
が、２入力ＡＮＤ回路２３３の一方の入力端、２入力Ａ
ＮＤ回路２３４の一方の入力端、及び２相クロック発生
回路２３０内の２入力ＡＮＤ回路２４０の出力端に接続
されている。また、Ｄ型フリップフロップ回路２４２の
出力端Ｑ2 が２入力ＡＮＤ回路２３３の他方の入力端に
接続され、反転出力端Ｑ2 バーがデータ信号入力端Ｄ2
及び２入力ＡＮＤ回路２３４の他方の入力端に接続され
ている。そして、２入力ＡＮＤ回路２３３の出力端は、
出力端子２３６に接続され、２入力ＡＮＤ回路２３４の
出力端は、出力端子２３７に接続されている。
Ｄ型フリップフロップ回路２４２のクロック入力端Ｃ2
が、２入力ＡＮＤ回路２３３の一方の入力端、２入力Ａ
ＮＤ回路２３４の一方の入力端、及び２相クロック発生
回路２３０内の２入力ＡＮＤ回路２４０の出力端に接続
されている。また、Ｄ型フリップフロップ回路２４２の
出力端Ｑ2 が２入力ＡＮＤ回路２３３の他方の入力端に
接続され、反転出力端Ｑ2 バーがデータ信号入力端Ｄ2
及び２入力ＡＮＤ回路２３４の他方の入力端に接続され
ている。そして、２入力ＡＮＤ回路２３３の出力端は、
出力端子２３６に接続され、２入力ＡＮＤ回路２３４の
出力端は、出力端子２３７に接続されている。
【００２６】なお、Ｄ型フリップフロップ回路２４１は
反転出力端Ｑ1 バーとデータ信号入力端Ｄ1 とが接続さ
れることによって、２分の１分周回路２３８を形成し、
またＤ型フリップフロップ回路２４２は反転出力端Ｑ2
バーとデータ信号入力端Ｄ2とが接続されることによっ
て、２分の１分周回路２３２を形成している。
反転出力端Ｑ1 バーとデータ信号入力端Ｄ1 とが接続さ
れることによって、２分の１分周回路２３８を形成し、
またＤ型フリップフロップ回路２４２は反転出力端Ｑ2
バーとデータ信号入力端Ｄ2とが接続されることによっ
て、２分の１分周回路２３２を形成している。
【００２７】次に動作について説明する。
【００２８】図１８は、図１７に示す従来の３相クロッ
ク発生回路において、クロック入力端子２４３に入力さ
れる入力クロック信号ＣＬＫと、２入力ＡＮＤ回路２３
９，２４０の出力信号Ｃ１，Ｃ２と、出力端子２３５，
２３６，２３７の出力信号φ1 ，φ2 ，φ3 、及びＤ型
フリップフロップ回路２４２の出力端Ｑ2 、反転出力端
Ｑ2 バーの出力信号Ｑ2 ，Ｑ2 バーのそれぞれの時間変
化を示すタイミングチャートである。
ク発生回路において、クロック入力端子２４３に入力さ
れる入力クロック信号ＣＬＫと、２入力ＡＮＤ回路２３
９，２４０の出力信号Ｃ１，Ｃ２と、出力端子２３５，
２３６，２３７の出力信号φ1 ，φ2 ，φ3 、及びＤ型
フリップフロップ回路２４２の出力端Ｑ2 、反転出力端
Ｑ2 バーの出力信号Ｑ2 ，Ｑ2 バーのそれぞれの時間変
化を示すタイミングチャートである。
【００２９】入力クロック信号ＣＬＫは２分の１分周回
路２３８により分周され、出力端Ｑ1 及び反転出力端Ｑ
1 バーからは互いに逆位相で入力クロック信号ＣＬＫの
パルスが入力される毎に反転する出力信号Ｑ1 ，Ｑ1 バ
ーがそれぞれ出力される。これらの出力信号Ｑ1 ，Ｑ1
バーをそれぞれ２入力ＡＮＤ回路２３９，２４０に入力
して、入力クロック信号ＣＬＫとの論理積をとることに
より、図１８に示す出力信号Ｃ１，Ｃ２が得られる。
路２３８により分周され、出力端Ｑ1 及び反転出力端Ｑ
1 バーからは互いに逆位相で入力クロック信号ＣＬＫの
パルスが入力される毎に反転する出力信号Ｑ1 ，Ｑ1 バ
ーがそれぞれ出力される。これらの出力信号Ｑ1 ，Ｑ1
バーをそれぞれ２入力ＡＮＤ回路２３９，２４０に入力
して、入力クロック信号ＣＬＫとの論理積をとることに
より、図１８に示す出力信号Ｃ１，Ｃ２が得られる。
【００３０】出力信号Ｃ１は出力端子２３５へ送られて
出力信号φ1 となり、出力信号Ｃ２は、２分の１分周回
路２３２により分周され、図１８に示す出力信号Ｑ2 ，
Ｑ2バーを生じる。そして、２入力ＡＮＤ回路２３３，
２３４によりこれらの出力信号Ｑ2 ，Ｑ2 バーと出力信
号Ｃ２との論理積をそれぞれとることにより、図１８に
示す出力信号φ2 ，φ3 が得られる。
出力信号φ1 となり、出力信号Ｃ２は、２分の１分周回
路２３２により分周され、図１８に示す出力信号Ｑ2 ，
Ｑ2バーを生じる。そして、２入力ＡＮＤ回路２３３，
２３４によりこれらの出力信号Ｑ2 ，Ｑ2 バーと出力信
号Ｃ２との論理積をそれぞれとることにより、図１８に
示す出力信号φ2 ，φ3 が得られる。
【００３１】以上、３相クロック発生回路について説明
したが、４相以上の多相クロック発生回路も同様にして
構成することができる。即ち、２相クロック発生回路を
複数段接続し、前段の２つの出力信号のうちの一方を、
各段の分周回路へ入力クロッック信号として入力し、こ
の分周回路の２つの出力のそれぞれと、この入力クロッ
ク信号との論理積を、２つの出力信号として出力するこ
とにより、重なりのない多相クロック信号を発生させる
ことができる。
したが、４相以上の多相クロック発生回路も同様にして
構成することができる。即ち、２相クロック発生回路を
複数段接続し、前段の２つの出力信号のうちの一方を、
各段の分周回路へ入力クロッック信号として入力し、こ
の分周回路の２つの出力のそれぞれと、この入力クロッ
ク信号との論理積を、２つの出力信号として出力するこ
とにより、重なりのない多相クロック信号を発生させる
ことができる。
【００３２】
【発明が解決しようとする課題】１．電圧変換回路 従来の昇圧回路においては、例えば図１３に示したよう
に、まず昇圧部２１７で電源電圧の２倍の電圧を発生さ
せて、正極出力端子２０８から出力するとともに、反転
部２１８で極性を反転させた同じ大きさの電圧を発生さ
せて、負極出力端子２１６から出力している。従って、
例えば正極出力端子２０８に過負荷が接続されて正極出
力電圧が低下した場合、正極蓄積容量２０７及び反転用
容量２１０の電圧が低下して負極出力電圧の絶対値まで
小さくなり、負極出力端子２１６に接続されている他の
回路においてまで、安定な動作が維持できなくなる。ま
た、正極出力電圧の変動が負極出力電圧の変動を引き起
こすため、この昇圧回路を電源回路として用いる場合、
出力電圧の変動量は２倍になり、この電源回路を含む装
置全体の信頼度を著しく低下させることになるという問
題があった。
に、まず昇圧部２１７で電源電圧の２倍の電圧を発生さ
せて、正極出力端子２０８から出力するとともに、反転
部２１８で極性を反転させた同じ大きさの電圧を発生さ
せて、負極出力端子２１６から出力している。従って、
例えば正極出力端子２０８に過負荷が接続されて正極出
力電圧が低下した場合、正極蓄積容量２０７及び反転用
容量２１０の電圧が低下して負極出力電圧の絶対値まで
小さくなり、負極出力端子２１６に接続されている他の
回路においてまで、安定な動作が維持できなくなる。ま
た、正極出力電圧の変動が負極出力電圧の変動を引き起
こすため、この昇圧回路を電源回路として用いる場合、
出力電圧の変動量は２倍になり、この電源回路を含む装
置全体の信頼度を著しく低下させることになるという問
題があった。
【００３３】さらに、この従来の昇圧回路では、大きさ
が供給電源電圧の整数倍であって、絶対値が等しい正及
び負の電圧、つまり±２ＶDD、または±３ＶDD、等の電
圧しか発生することができない。しかし、ＣＣＤドライ
バＩＣのバイアス電圧発生回路のように、異なる大きさ
のバイアス電圧、例えば＋３ＶDD及び−２ＶDDのような
電圧が必要とされることもあり、この場合、従来の昇圧
回路は用いることができなかった。
が供給電源電圧の整数倍であって、絶対値が等しい正及
び負の電圧、つまり±２ＶDD、または±３ＶDD、等の電
圧しか発生することができない。しかし、ＣＣＤドライ
バＩＣのバイアス電圧発生回路のように、異なる大きさ
のバイアス電圧、例えば＋３ＶDD及び−２ＶDDのような
電圧が必要とされることもあり、この場合、従来の昇圧
回路は用いることができなかった。
【００３４】また、従来の降圧回路においては、図１５
に示したように、まず容量値の等しい２つの容量である
転送容量２２２と蓄積容量２２３とを供給電源２２０の
正極端２２１と接地端子２２９との間に直接に接続し
て、それぞれ電源電圧の２分の１の電圧に充電し、転送
容量２２２と蓄積容量２２３との接続点を出力端子２２
８へ接続して、出力電圧を電源電圧の２分の１の電圧と
して出力し、次に転送容量２２２と蓄積容量２２３とを
接地端子２２９と出力端子２２８との間に並列に接続し
て、出力電圧を電源電圧の２分の１の電圧に保つように
なっているため、出力電圧として、絶対値が電源電圧の
２分の１の大きさで、極性が異なるような電圧は、得ら
れなかった。
に示したように、まず容量値の等しい２つの容量である
転送容量２２２と蓄積容量２２３とを供給電源２２０の
正極端２２１と接地端子２２９との間に直接に接続し
て、それぞれ電源電圧の２分の１の電圧に充電し、転送
容量２２２と蓄積容量２２３との接続点を出力端子２２
８へ接続して、出力電圧を電源電圧の２分の１の電圧と
して出力し、次に転送容量２２２と蓄積容量２２３とを
接地端子２２９と出力端子２２８との間に並列に接続し
て、出力電圧を電源電圧の２分の１の電圧に保つように
なっているため、出力電圧として、絶対値が電源電圧の
２分の１の大きさで、極性が異なるような電圧は、得ら
れなかった。
【００３５】そこで、例えば、出力端子２２８に電圧を
反転して極性の異なる電圧を発生するような反転回路を
付加し、これによって、正負両極性の出力電圧が得られ
るようにする方法もあるが、その場合、出力端子２２８
の出力電圧が、外部負荷の影響で変動したとき、出力端
子２２８に接続した反転回路の出力電圧まで変動するこ
とになり、反転回路に接続される外部回路において誤動
作を引き起こす恐れがある。また、この反転回路を付加
した場合の降圧回路を電源回路として用いるときは、正
極の出力電圧の変動がそのまま負極の出力電圧の変動と
なり、電源回路としての出力の変動量は２倍の大きさと
なり、信頼度が著しく低下するという問題があった。
反転して極性の異なる電圧を発生するような反転回路を
付加し、これによって、正負両極性の出力電圧が得られ
るようにする方法もあるが、その場合、出力端子２２８
の出力電圧が、外部負荷の影響で変動したとき、出力端
子２２８に接続した反転回路の出力電圧まで変動するこ
とになり、反転回路に接続される外部回路において誤動
作を引き起こす恐れがある。また、この反転回路を付加
した場合の降圧回路を電源回路として用いるときは、正
極の出力電圧の変動がそのまま負極の出力電圧の変動と
なり、電源回路としての出力の変動量は２倍の大きさと
なり、信頼度が著しく低下するという問題があった。
【００３６】２．多相クロック発生回路 従来の多相クロック発生回路は、一つの入力クロック信
号から、一組の重なりのない２相クロックを発生させる
為に、フリップフロップによる２分の１分周回路を一つ
必要とする。即ち、Ｎ相クロックを発生するためには、
フリップフロップによる２分の１分周回路を少くともＮ
個必要とし、素子数が多くなるので、集積化に際し、大
きな面積を占有してしまうという問題があった。
号から、一組の重なりのない２相クロックを発生させる
為に、フリップフロップによる２分の１分周回路を一つ
必要とする。即ち、Ｎ相クロックを発生するためには、
フリップフロップによる２分の１分周回路を少くともＮ
個必要とし、素子数が多くなるので、集積化に際し、大
きな面積を占有してしまうという問題があった。
【００３７】また、フリップフロップによる分周によっ
て多相クロックを発生するため、最初に多相クロック発
生回路に入力するクロック信号は、十分周波数の高いも
のでなければならない。例えば、図１７に示す従来の３
相クロック発生回路では、図１８に示すタイミングチャ
ートからわかるように、出力信号φ1 ，φ2 ，φ3 から
成る３相クロックとしての周波数にくらべ、最初に入力
する入力クロック信号ＣＬＫの周波数は４倍となってい
る。従って多相クロック発生回路内において、電源から
接地点へ向けて多量の貫通電流が流れて、消費電力が大
きなものになるという欠点があった。
て多相クロックを発生するため、最初に多相クロック発
生回路に入力するクロック信号は、十分周波数の高いも
のでなければならない。例えば、図１７に示す従来の３
相クロック発生回路では、図１８に示すタイミングチャ
ートからわかるように、出力信号φ1 ，φ2 ，φ3 から
成る３相クロックとしての周波数にくらべ、最初に入力
する入力クロック信号ＣＬＫの周波数は４倍となってい
る。従って多相クロック発生回路内において、電源から
接地点へ向けて多量の貫通電流が流れて、消費電力が大
きなものになるという欠点があった。
【００３８】
【課題を解決するための手段】本発明によれば、複数個
の容量素子を第１のタイミングでそれぞれ電源電圧に充
電する手段と、前記複数個の容量素子のうち所定の第１
の個数の容量素子を第２のタイミングで直列接続して電
源電圧の複数倍の正電圧を発生させる手段と、前記複数
個の容量素子のうち所定の第２の個数の容量素子を第３
のタイミングで直列接続して電源電圧の複数倍の負電圧
を発生させる手段とを有する電圧変換回路、及び、直列
接続された複数個の容量素子を第１のタイミングで電源
電圧に充電する手段と、前記複数個の容量素子のうち所
定の第１の個数の容量素子を第２のタイミングで並列接
続して電源電圧の複数分の１の正電圧を発生させる手段
と、前記複数個の容量素子のうち所定の第２の個数の容
量素子を第３のタイミングで並列接続して電源電圧の複
数分の１の負電圧を発生させる手段とを有する電圧変換
回路、及び反転及び非反転出力端を有し、所定の遅延時
間を有するＣＭＯＳレベルシフト回路からなる２相クロ
ック信号発生回路と、前記クロック信号のパルスを複数
個毎に１個選択することにより、前記クロック信号の周
波数の前記複数分の１の周波数を有し互いに位相の異な
る前記複数個の出力信号を出力する手段とを有する多相
クロック発生回路を得る。
の容量素子を第１のタイミングでそれぞれ電源電圧に充
電する手段と、前記複数個の容量素子のうち所定の第１
の個数の容量素子を第２のタイミングで直列接続して電
源電圧の複数倍の正電圧を発生させる手段と、前記複数
個の容量素子のうち所定の第２の個数の容量素子を第３
のタイミングで直列接続して電源電圧の複数倍の負電圧
を発生させる手段とを有する電圧変換回路、及び、直列
接続された複数個の容量素子を第１のタイミングで電源
電圧に充電する手段と、前記複数個の容量素子のうち所
定の第１の個数の容量素子を第２のタイミングで並列接
続して電源電圧の複数分の１の正電圧を発生させる手段
と、前記複数個の容量素子のうち所定の第２の個数の容
量素子を第３のタイミングで並列接続して電源電圧の複
数分の１の負電圧を発生させる手段とを有する電圧変換
回路、及び反転及び非反転出力端を有し、所定の遅延時
間を有するＣＭＯＳレベルシフト回路からなる２相クロ
ック信号発生回路と、前記クロック信号のパルスを複数
個毎に１個選択することにより、前記クロック信号の周
波数の前記複数分の１の周波数を有し互いに位相の異な
る前記複数個の出力信号を出力する手段とを有する多相
クロック発生回路を得る。
【００３９】
【実施例】本発明の電圧変換回路及びそれに用いる多相
クロック発生回路について、それぞれ図面を参照して説
明する。なお、電圧変換回路は昇圧回路と降圧回路とに
分類してそれぞれ説明する。
クロック発生回路について、それぞれ図面を参照して説
明する。なお、電圧変換回路は昇圧回路と降圧回路とに
分類してそれぞれ説明する。
【００４０】１．電圧変換回路 （１）昇圧回路 図１、及び２はそれぞれ本発明の第１の実施例である昇
圧回路の回路図、及び動作を説明するための模式図であ
り、図２（ａ），（ｂ），（ｃ），（ｄ）はそれぞれタ
イミング信号φ1 ，φ2 ，φ1 ，φ3 によってスイッチ
が作動したときの各回路素子の接続状態を示している。
圧回路の回路図、及び動作を説明するための模式図であ
り、図２（ａ），（ｂ），（ｃ），（ｄ）はそれぞれタ
イミング信号φ1 ，φ2 ，φ1 ，φ3 によってスイッチ
が作動したときの各回路素子の接続状態を示している。
【００４１】図１に示す昇圧回路においては、負極端が
接地端子１４に接続された供給電源１０の正極端１１
が、正極用蓄積容量１２、充電用スイッチ１９，２０、
及び正極昇圧用スイッチ２３のそれぞれの一端に接続さ
れ、正極用蓄積容量１２の他端は、正極出力端子１３及
び正極昇圧用スイッチ２４の一端にそれぞれ接続され、
充電用スイッチ１９の他端は、正極昇圧用スイッチ２４
の他端、転送容量１７の一端、及び他端が接地端子１４
に接続された負極昇圧用スイッチ２５の一端にそれぞれ
接続されている。そして充電用スイッチ２０の他端は、
転送容量１８の一端及び負極昇圧用スイッチ２６の一端
にそれぞれ接続され、正極昇圧用スイッチ２３の他端
は、転送容量１７の他端、負極昇圧用スイッチ２６の他
端、及び他端が接地端子１４に接続された充電用スイッ
チ２１の一端にそれぞれ接続されている。また、転送容
量１８の他端は、負極昇圧用スイッチ２７の一端、及び
他端が接地端子１４に接続された充電用スイッチ２２の
一端に接続され、負極昇圧用スイッチ２７の他端は、負
極出力端子１６、及び他端が接地端子１４に接続された
負極用蓄積容量１５の一端に接続されている。
接地端子１４に接続された供給電源１０の正極端１１
が、正極用蓄積容量１２、充電用スイッチ１９，２０、
及び正極昇圧用スイッチ２３のそれぞれの一端に接続さ
れ、正極用蓄積容量１２の他端は、正極出力端子１３及
び正極昇圧用スイッチ２４の一端にそれぞれ接続され、
充電用スイッチ１９の他端は、正極昇圧用スイッチ２４
の他端、転送容量１７の一端、及び他端が接地端子１４
に接続された負極昇圧用スイッチ２５の一端にそれぞれ
接続されている。そして充電用スイッチ２０の他端は、
転送容量１８の一端及び負極昇圧用スイッチ２６の一端
にそれぞれ接続され、正極昇圧用スイッチ２３の他端
は、転送容量１７の他端、負極昇圧用スイッチ２６の他
端、及び他端が接地端子１４に接続された充電用スイッ
チ２１の一端にそれぞれ接続されている。また、転送容
量１８の他端は、負極昇圧用スイッチ２７の一端、及び
他端が接地端子１４に接続された充電用スイッチ２２の
一端に接続され、負極昇圧用スイッチ２７の他端は、負
極出力端子１６、及び他端が接地端子１４に接続された
負極用蓄積容量１５の一端に接続されている。
【００４２】さらに、充電用スイッチ１９，２０，２
１，２２及び正極昇圧用スイッチ２３，２４及び負極昇
圧用スイッチ２５，２６，２７はそれぞれ、３相クロッ
ク発生回路（図示せず）のタイミング信号φ1 、及びφ
2 及びφ3 の供給端子に接続されている。
１，２２及び正極昇圧用スイッチ２３，２４及び負極昇
圧用スイッチ２５，２６，２７はそれぞれ、３相クロッ
ク発生回路（図示せず）のタイミング信号φ1 、及びφ
2 及びφ3 の供給端子に接続されている。
【００４３】次に動作について説明する。
【００４４】本実施例の昇圧回路においては、充電用ス
イッチ１９，２０，２１，２２及び正極昇圧用スイッチ
２３，２４及び負極昇圧用スイッチ２５，２６，２７は
それぞれ、タイミング信号φ1 及びφ2 及びφ3 がハイ
レベルである期間にオンとなり、かつタイミング信号φ
1 ，φ2 ，φ3 は時間的に重なり合うことなく、φ1，
φ2 ，φ1 ，φ3 の順序でハイレベルとなり、これを１
サイクルとして以下同じ動作を繰り返す。
イッチ１９，２０，２１，２２及び正極昇圧用スイッチ
２３，２４及び負極昇圧用スイッチ２５，２６，２７は
それぞれ、タイミング信号φ1 及びφ2 及びφ3 がハイ
レベルである期間にオンとなり、かつタイミング信号φ
1 ，φ2 ，φ3 は時間的に重なり合うことなく、φ1，
φ2 ，φ1 ，φ3 の順序でハイレベルとなり、これを１
サイクルとして以下同じ動作を繰り返す。
【００４５】図２（ａ），（ｂ），（ｃ），（ｄ）はそ
れぞれタイミング信号φ1 ，φ2 ，φ1 ，φ3 によって
スイッチが動作したときの各回路素子の接続状態を示し
ている。
れぞれタイミング信号φ1 ，φ2 ，φ1 ，φ3 によって
スイッチが動作したときの各回路素子の接続状態を示し
ている。
【００４６】まず、図２（ａ）に示すように、正極昇圧
用スイッチ２３，２４及び負極昇圧用スイッチ２５，２
６，２７がオフとなっている状態で、タイミング信号φ
1 によって充電用スイッチ１９，２０，２１，２２がオ
ンとなり、転送容量１７，１８はそれぞれ供給電源１０
の正極端１１と接地端子１４との間に接続されて、供給
電源電圧ＶDDに充電される。
用スイッチ２３，２４及び負極昇圧用スイッチ２５，２
６，２７がオフとなっている状態で、タイミング信号φ
1 によって充電用スイッチ１９，２０，２１，２２がオ
ンとなり、転送容量１７，１８はそれぞれ供給電源１０
の正極端１１と接地端子１４との間に接続されて、供給
電源電圧ＶDDに充電される。
【００４７】そして、図２（ｂ）に示すように、充電用
スイッチ１９，２０，２１，２２がオフとなった後、タ
イミング信号φ2 によって正極昇圧用スイッチ２３，２
４がオンとなり、転送容量１７が供給電源１０の正極端
１１と正極出力端子１３との間に接続されて、正極出力
端子１３は出力電圧２ＶDDを出力するとともに、正極用
蓄積容量１２は電圧ＶDDに充電される。
スイッチ１９，２０，２１，２２がオフとなった後、タ
イミング信号φ2 によって正極昇圧用スイッチ２３，２
４がオンとなり、転送容量１７が供給電源１０の正極端
１１と正極出力端子１３との間に接続されて、正極出力
端子１３は出力電圧２ＶDDを出力するとともに、正極用
蓄積容量１２は電圧ＶDDに充電される。
【００４８】次に、図２（ｃ）に示すように、正極昇圧
用スイッチ２３，２４がオフとなった後、再びタイミン
グ信号φ1 によって充電用スイッチ１９，２０，２１，
２２がオンとなり、転送容量１７，１８はそれぞれ昇圧
ＶDDに充電される。
用スイッチ２３，２４がオフとなった後、再びタイミン
グ信号φ1 によって充電用スイッチ１９，２０，２１，
２２がオンとなり、転送容量１７，１８はそれぞれ昇圧
ＶDDに充電される。
【００４９】このとき、正極蓄積容量１２及び供給電源
１０が接地端子１４と正極出力端子１３との間に直列接
続されているので、正極出力端子１３は電圧２ＶDDを出
力する。
１０が接地端子１４と正極出力端子１３との間に直列接
続されているので、正極出力端子１３は電圧２ＶDDを出
力する。
【００５０】そして、図２（ｄ）に示すように、充電用
スイッチ１９，２０，２１，２２がオフとなった後、タ
イミング信号φ3 によって負極昇圧用スイッチ２５，２
６，２７がオンとなり、転送容量１７，１８が接地端子
１４と負極出力端子１６との間に直列接続されて、負極
出力端子１６は出力電圧−２ＶDDを出力するとともに、
負極用蓄積容量１５は電圧−２ＶDDに充電される。
スイッチ１９，２０，２１，２２がオフとなった後、タ
イミング信号φ3 によって負極昇圧用スイッチ２５，２
６，２７がオンとなり、転送容量１７，１８が接地端子
１４と負極出力端子１６との間に直列接続されて、負極
出力端子１６は出力電圧−２ＶDDを出力するとともに、
負極用蓄積容量１５は電圧−２ＶDDに充電される。
【００５１】このときも、正極出力端子１３は、供給電
源１０及び正極用蓄積容量１２によって、出力電圧２Ｖ
DDを出力しているが、図２（ａ），（ｃ）及び（ｄ）に
示す接続状態においては、正極出力端子１３に接続され
る外部負荷によって、正極用蓄積容量１２の電圧が変化
し、従って出力電圧が変動する場合があり得る。
源１０及び正極用蓄積容量１２によって、出力電圧２Ｖ
DDを出力しているが、図２（ａ），（ｃ）及び（ｄ）に
示す接続状態においては、正極出力端子１３に接続され
る外部負荷によって、正極用蓄積容量１２の電圧が変化
し、従って出力電圧が変動する場合があり得る。
【００５２】しかし、正極用蓄積容量１２の電圧が変化
したとしても、図２（ａ），（ｂ）に示すように、次の
サイクルのタイミング信号φ1 によって再び電源電圧Ｖ
DDに充電された転送容量１７が、タイミング信号φ2 に
よって正極用蓄積容量１２を電圧ＶDDに充電して正極出
力端子１３の出力電圧を電圧２ＶDDに回復する。そして
この間、正極出力端子１３の出力電圧の変動が、負極出
力端子１６の出力電圧の変動を引き起こすことはない。
したとしても、図２（ａ），（ｂ）に示すように、次の
サイクルのタイミング信号φ1 によって再び電源電圧Ｖ
DDに充電された転送容量１７が、タイミング信号φ2 に
よって正極用蓄積容量１２を電圧ＶDDに充電して正極出
力端子１３の出力電圧を電圧２ＶDDに回復する。そして
この間、正極出力端子１３の出力電圧の変動が、負極出
力端子１６の出力電圧の変動を引き起こすことはない。
【００５３】同様に、図２（ａ），（ｂ），（ｃ）に示
す回路の接続状態において、負極出力端子１６の出力電
圧が変動したとしても、図２（ｄ）に示すように、電源
電圧ＶDDに充電された転送容量１７，１８によって再び
出力電圧は電圧−２ＶDDとなり、この間、負極出力端子
１６の出力電圧の変動が、正極出力端子１３の出力電圧
の変動を引き起こすことはない。
す回路の接続状態において、負極出力端子１６の出力電
圧が変動したとしても、図２（ｄ）に示すように、電源
電圧ＶDDに充電された転送容量１７，１８によって再び
出力電圧は電圧−２ＶDDとなり、この間、負極出力端子
１６の出力電圧の変動が、正極出力端子１３の出力電圧
の変動を引き起こすことはない。
【００５４】図３、及び４はそれぞれ本発明の第２の実
施例である昇圧回路の回路図、及び回路の動作を示す模
式図である。
施例である昇圧回路の回路図、及び回路の動作を示す模
式図である。
【００５５】図３に示す昇圧回路においては、負極端が
接地端子３４に接続された供給電源３０の正極端３１
が、正極用蓄積容量３２、充電用スイッチ３９，４０、
及び正極昇圧用スイッチ４３のそれぞれの一端に接続さ
れ、正極用蓄積容量３２の他端は、正極出力端子３３及
び正極昇圧用スイッチ４５の一端にそれぞれ接続され、
充電用スイッチ３９の他端は、正極昇圧用スイッチ４４
の一端、転送容量３７の一端、及び他端が接地端子３４
に接続された負極昇圧用スイッチ４６の一端にそれぞれ
接続されている。そして充電用スイッチ４０の他端は、
転送容量３８の一端、負極昇圧用スイッチ４７の一端及
び正極昇圧用スイッチ４５の他端にそれぞれ接続され、
正極昇圧用スイッチ４３の他端は、転送容量３７の他
端、負極昇圧用スイッチ４７の他端、及び他端が接地端
子３４に接続された充電用スイッチ４１の一端にそれぞ
れ接続されている。また、転送容量３８の他端は、正極
昇圧用スイッチ４４の他端、負極昇圧用スイッチ４８の
一端、及び他端が接地端子３４に接続された充電用スイ
ッチ４２の一端に接続され、負極昇圧用スイッチ４８の
他端は、負極出力端子３６、及び他端が接地端子３４に
接続された負極用蓄積容量３５の一端に接続されてい
る。
接地端子３４に接続された供給電源３０の正極端３１
が、正極用蓄積容量３２、充電用スイッチ３９，４０、
及び正極昇圧用スイッチ４３のそれぞれの一端に接続さ
れ、正極用蓄積容量３２の他端は、正極出力端子３３及
び正極昇圧用スイッチ４５の一端にそれぞれ接続され、
充電用スイッチ３９の他端は、正極昇圧用スイッチ４４
の一端、転送容量３７の一端、及び他端が接地端子３４
に接続された負極昇圧用スイッチ４６の一端にそれぞれ
接続されている。そして充電用スイッチ４０の他端は、
転送容量３８の一端、負極昇圧用スイッチ４７の一端及
び正極昇圧用スイッチ４５の他端にそれぞれ接続され、
正極昇圧用スイッチ４３の他端は、転送容量３７の他
端、負極昇圧用スイッチ４７の他端、及び他端が接地端
子３４に接続された充電用スイッチ４１の一端にそれぞ
れ接続されている。また、転送容量３８の他端は、正極
昇圧用スイッチ４４の他端、負極昇圧用スイッチ４８の
一端、及び他端が接地端子３４に接続された充電用スイ
ッチ４２の一端に接続され、負極昇圧用スイッチ４８の
他端は、負極出力端子３６、及び他端が接地端子３４に
接続された負極用蓄積容量３５の一端に接続されてい
る。
【００５６】さらに、充電用スイッチ３９，４０，４
１，４２及び正極昇圧用スイッチ４３，４４，４５及び
負極昇圧用スイッチ４６，４７，４８はそれぞれ、３相
クロック発生回路（図示せず）のタイミング信号φ1 及
びφ2 及びφ3 の供給端子に接続されている。
１，４２及び正極昇圧用スイッチ４３，４４，４５及び
負極昇圧用スイッチ４６，４７，４８はそれぞれ、３相
クロック発生回路（図示せず）のタイミング信号φ1 及
びφ2 及びφ3 の供給端子に接続されている。
【００５７】次に動作について説明する。
【００５８】本実施例の昇圧回路においては、充電用ス
イッチ３９，４０，４１，４２及び正極昇圧用スイッチ
４３，４４，４５及び負極昇圧用スイッチ４６，４７，
４８はそれぞれ、タイミング信号φ1 及びφ2 及びφ3
がハイレベルである期間にオンとなり、かつタイミング
信号φ1 ，φ2 ，φ3 は時間的に重なり合うことなく、
φ1 ，φ2 ，φ1 ，φ3 の順序でハイレベルとなり、こ
れを１サイクルとして以下同じ動作を繰り返す。
イッチ３９，４０，４１，４２及び正極昇圧用スイッチ
４３，４４，４５及び負極昇圧用スイッチ４６，４７，
４８はそれぞれ、タイミング信号φ1 及びφ2 及びφ3
がハイレベルである期間にオンとなり、かつタイミング
信号φ1 ，φ2 ，φ3 は時間的に重なり合うことなく、
φ1 ，φ2 ，φ1 ，φ3 の順序でハイレベルとなり、こ
れを１サイクルとして以下同じ動作を繰り返す。
【００５９】図４（ａ），（ｂ），（ｃ），（ｄ）はそ
れぞれタイミング信号φ1 ，φ2 ，φ1 ，φ3 によって
スイッチが動作したときに各回路素子の接続状態を示し
ている。
れぞれタイミング信号φ1 ，φ2 ，φ1 ，φ3 によって
スイッチが動作したときに各回路素子の接続状態を示し
ている。
【００６０】まず、図４（ａ）に示すように、正極昇圧
用スイッチ４３，４４，４５及び負極昇圧用スイッチ４
６，４７，４８がオフとなっている状態で、タイミング
信号φ1 によって充電用スイッチ３９，４０，４１，４
２がオンとなり、転送容量３７，３８はそれぞれ供給電
源３０の正極端３１と接地端子３４との間に接続され
て、供給電源電圧ＶDDに充電される。
用スイッチ４３，４４，４５及び負極昇圧用スイッチ４
６，４７，４８がオフとなっている状態で、タイミング
信号φ1 によって充電用スイッチ３９，４０，４１，４
２がオンとなり、転送容量３７，３８はそれぞれ供給電
源３０の正極端３１と接地端子３４との間に接続され
て、供給電源電圧ＶDDに充電される。
【００６１】そして、図４（ｂ）に示すように、充電用
スイッチ３９，４０，４１，４２がオフとなった後、タ
イミング信号φ2 によって正極昇圧用スイッチ４３，４
４，４５がオンとなり、転送容量３７，３８が供給電源
３０の正極端３１と正極出力端子３３との間に直列に接
続されて、正極出力端子３３は出力電圧３ＶDDを出力す
るとともに、正極蓄積容量３２は電圧２ＶDDに充電され
る。
スイッチ３９，４０，４１，４２がオフとなった後、タ
イミング信号φ2 によって正極昇圧用スイッチ４３，４
４，４５がオンとなり、転送容量３７，３８が供給電源
３０の正極端３１と正極出力端子３３との間に直列に接
続されて、正極出力端子３３は出力電圧３ＶDDを出力す
るとともに、正極蓄積容量３２は電圧２ＶDDに充電され
る。
【００６２】次に、図４（ｃ）に示すように、正極昇圧
用スイッチ４３，４４，４５がオフとなった後、再びタ
イミング信号φ1 によって充電用スイッチ３９，４０，
４１，４２がオンとなり、転送容量３７，３８はそれぞ
れ電圧ＶDDに充電される。
用スイッチ４３，４４，４５がオフとなった後、再びタ
イミング信号φ1 によって充電用スイッチ３９，４０，
４１，４２がオンとなり、転送容量３７，３８はそれぞ
れ電圧ＶDDに充電される。
【００６３】このとき、正極蓄積容量３２及び供給電源
３０が接地端子３４と正極出力端子３３との間に直列接
続されているので、正極出力端子３３は電圧３ＶDDを出
力する。
３０が接地端子３４と正極出力端子３３との間に直列接
続されているので、正極出力端子３３は電圧３ＶDDを出
力する。
【００６４】そして、図４（ｄ）に示すように、充電用
スイッチ３９，４０，４１，４２がオフとなった後、タ
イミング信号φ3 によって負極昇圧用スイッチ４６，４
７，４８がオンとなり、転送容量３７，３８が接地端子
３４と負極出力端子３６との間に直列接続されて、負極
出力端子３６は出力電圧−２ＶDDを出力するとともに、
負極蓄積容量３５は電圧−２ＶDDに充電される。
スイッチ３９，４０，４１，４２がオフとなった後、タ
イミング信号φ3 によって負極昇圧用スイッチ４６，４
７，４８がオンとなり、転送容量３７，３８が接地端子
３４と負極出力端子３６との間に直列接続されて、負極
出力端子３６は出力電圧−２ＶDDを出力するとともに、
負極蓄積容量３５は電圧−２ＶDDに充電される。
【００６５】このときも、正極出力端子３３は、供給電
源３０及び正極用蓄積容量３２によって、出力電圧３Ｖ
DDを出力している。しかし、図４（ａ），（ｃ）及び
（ｄ）に示す接続状態においては、正極出力端子３３に
接続される外部負荷によって、正極用蓄積容量３２の電
圧が変化し、従って出力電圧が変動する場合があり得
る。
源３０及び正極用蓄積容量３２によって、出力電圧３Ｖ
DDを出力している。しかし、図４（ａ），（ｃ）及び
（ｄ）に示す接続状態においては、正極出力端子３３に
接続される外部負荷によって、正極用蓄積容量３２の電
圧が変化し、従って出力電圧が変動する場合があり得
る。
【００６６】しかし、正極用蓄積容量３２の電圧が変化
したとしても、図４（ａ），（ｂ）に示すように、次の
サイクルのタイミング信号φ1 によって再び電源電圧Ｖ
DDに充電された転送容量３７，３８が、タイミング信号
φ2 によって正極用蓄積容量３２を電圧２ＶDDに充電し
て正極出力端子１３の出力電圧を電圧３ＶDDに回復す
る。そしてこの間、正極出力端子３３の出力電圧の変動
が、負極出力端子３６の出力電圧の変動を引き起こすこ
とはない。
したとしても、図４（ａ），（ｂ）に示すように、次の
サイクルのタイミング信号φ1 によって再び電源電圧Ｖ
DDに充電された転送容量３７，３８が、タイミング信号
φ2 によって正極用蓄積容量３２を電圧２ＶDDに充電し
て正極出力端子１３の出力電圧を電圧３ＶDDに回復す
る。そしてこの間、正極出力端子３３の出力電圧の変動
が、負極出力端子３６の出力電圧の変動を引き起こすこ
とはない。
【００６７】同様に、図４（ａ），（ｂ），（ｃ）に示
す回路の接続状態において、負極出力端子３６の出力電
圧が変動したとしても、図４（ｄ）に示すように、電源
電圧ＶDDに充電された転送容量１７，１８によって再び
出力電圧は電圧−２ＶDDとなり、この間、負極出力端子
３６の出力電圧の変動が、正極出力電圧３３の出力電圧
の変動を引き起こすことはない。
す回路の接続状態において、負極出力端子３６の出力電
圧が変動したとしても、図４（ｄ）に示すように、電源
電圧ＶDDに充電された転送容量１７，１８によって再び
出力電圧は電圧−２ＶDDとなり、この間、負極出力端子
３６の出力電圧の変動が、正極出力電圧３３の出力電圧
の変動を引き起こすことはない。
【００６８】さらに、以上説明したように本実施例の昇
圧回路においては、正極出力端子３３からは出力電圧３
ＶDDを、負極出力端子からは出力電圧−２ＶDDをそれぞ
れ出力しており、即ち正負両出力端子から、絶対値の異
なる正及び負の電圧を出力することが可能となってい
る。
圧回路においては、正極出力端子３３からは出力電圧３
ＶDDを、負極出力端子からは出力電圧−２ＶDDをそれぞ
れ出力しており、即ち正負両出力端子から、絶対値の異
なる正及び負の電圧を出力することが可能となってい
る。
【００６９】図５は、本発明の第３の実施例である昇圧
回路の回路図である。
回路の回路図である。
【００７０】本実施例においては、３個の転送容量５
７，５８，５９を用いることにより、供給電源５０と転
送容量５７，５８とによって正極出力端子５３から電圧
＋３ＶDDを出力し、負極出力端子５６からは、スイッチ
Ｓによる切り替えに応じて、転送容量５７，５８により
電圧−２ＶDD又は転送容量５７，５８，５９により電圧
−３ＶDDを出力することができる。回路の詳細な動作に
ついては、第１，２の実施例と同様である。
７，５８，５９を用いることにより、供給電源５０と転
送容量５７，５８とによって正極出力端子５３から電圧
＋３ＶDDを出力し、負極出力端子５６からは、スイッチ
Ｓによる切り替えに応じて、転送容量５７，５８により
電圧−２ＶDD又は転送容量５７，５８，５９により電圧
−３ＶDDを出力することができる。回路の詳細な動作に
ついては、第１，２の実施例と同様である。
【００７１】本実施例の昇圧回路においては、正極出力
端子５３の出力電圧と、負極出力端子５６の電圧とし
て、異なる大きさの正及び負の電圧を得ることができ、
かつ、両出力端子５３，５６の外部負荷による電圧変動
が互に他方の電圧変動を引き起こすことがなく、さら
に、出力電圧の絶対値を、昇圧回路の動作中にもスイッ
チＳを動作させて、切り替えることができる。
端子５３の出力電圧と、負極出力端子５６の電圧とし
て、異なる大きさの正及び負の電圧を得ることができ、
かつ、両出力端子５３，５６の外部負荷による電圧変動
が互に他方の電圧変動を引き起こすことがなく、さら
に、出力電圧の絶対値を、昇圧回路の動作中にもスイッ
チＳを動作させて、切り替えることができる。
【００７２】（２）降圧回路 図６及び図７はそれぞれ本発明の第４の実施例である降
圧回路の回路図、及び動作を説明するための模式図であ
る。
圧回路の回路図、及び動作を説明するための模式図であ
る。
【００７３】図６に示す降圧回路においては、負極端が
接地端子８４に接続された供給電源８０の正極端８１が
充電用スイッチ８９の一端に接続され、充電用スイッチ
８９の他端は正極降圧用スイッチ９２の一端、他端が接
地端子８４に接続された負極降圧用スイッチ９６の一
端、及び転送容量８７の一端に接続されており、正極降
圧用スイッチ９２の他端は正極出力端子８３、他端が接
地端子８４に接続された正極用蓄積容量８２の一端、正
極降圧用スイッチ９４の一端にそれぞれ接続され、転送
容量８７の他端は充電用スイッチ９０の一端、他端が接
地端子８４に接続された正極降圧用スイッチ９３の一
端、負極降圧用スイッチ９７の一端にそれぞれ接続され
ている。そして、充電用スイッチ９０の他端は正極降圧
用スイッチ９４の他端、転送容量８８の一端、及び他端
が接地端子８４に接続された負極降圧用スイッチ９８の
一端に接続され、負極降圧用スイッチ９７の他端は負極
降圧用スイッチ９９の一端、負極出力端子８６、及び他
端が接地端子８４に接続された負極用蓄積容量８５の一
端に接続されている。さらに、負極降圧用スイッチ９９
の他端は転送容量８８の他端、他端が接地端子８４に接
続された正極降圧用スイッチ９５の一端、及び他端が接
地端子８４に接続された充電用スイッチ９１の一端にそ
れぞれ接続されている。
接地端子８４に接続された供給電源８０の正極端８１が
充電用スイッチ８９の一端に接続され、充電用スイッチ
８９の他端は正極降圧用スイッチ９２の一端、他端が接
地端子８４に接続された負極降圧用スイッチ９６の一
端、及び転送容量８７の一端に接続されており、正極降
圧用スイッチ９２の他端は正極出力端子８３、他端が接
地端子８４に接続された正極用蓄積容量８２の一端、正
極降圧用スイッチ９４の一端にそれぞれ接続され、転送
容量８７の他端は充電用スイッチ９０の一端、他端が接
地端子８４に接続された正極降圧用スイッチ９３の一
端、負極降圧用スイッチ９７の一端にそれぞれ接続され
ている。そして、充電用スイッチ９０の他端は正極降圧
用スイッチ９４の他端、転送容量８８の一端、及び他端
が接地端子８４に接続された負極降圧用スイッチ９８の
一端に接続され、負極降圧用スイッチ９７の他端は負極
降圧用スイッチ９９の一端、負極出力端子８６、及び他
端が接地端子８４に接続された負極用蓄積容量８５の一
端に接続されている。さらに、負極降圧用スイッチ９９
の他端は転送容量８８の他端、他端が接地端子８４に接
続された正極降圧用スイッチ９５の一端、及び他端が接
地端子８４に接続された充電用スイッチ９１の一端にそ
れぞれ接続されている。
【００７４】次に動作について説明する。
【００７５】本実施例の降圧回路においては、充電用ス
イッチ８９，９０，９１及び正極降圧用スイッチ９２，
９３，９４，９５及び負極降圧用スイッチ９６，９７，
９８，９９はそれぞれ、タイミング信号φ1 及びφ2 及
びφ3 がハイレベルである期間にオンとなり、かつタイ
ミング信号φ1 ，φ2 ，φ3 は時間的に重なり合うこと
なく、φ1 ，φ2 ，φ1 ，φ3 の順序でハイレベルとな
り、これを１サイクルとして以下同じ動作を繰り返す。
イッチ８９，９０，９１及び正極降圧用スイッチ９２，
９３，９４，９５及び負極降圧用スイッチ９６，９７，
９８，９９はそれぞれ、タイミング信号φ1 及びφ2 及
びφ3 がハイレベルである期間にオンとなり、かつタイ
ミング信号φ1 ，φ2 ，φ3 は時間的に重なり合うこと
なく、φ1 ，φ2 ，φ1 ，φ3 の順序でハイレベルとな
り、これを１サイクルとして以下同じ動作を繰り返す。
【００７６】図７（ａ），（ｂ），（ｃ），（ｄ）はそ
れぞれタイミング信号φ1 ，φ2 ，φ1 ，φ3 によって
スイッチが動作したときの各回路素子の接続状態を示し
ている。
れぞれタイミング信号φ1 ，φ2 ，φ1 ，φ3 によって
スイッチが動作したときの各回路素子の接続状態を示し
ている。
【００７７】まず、図７（ａ）に示すように、正極降圧
用スイッチ９２，９３，９４，９５及び負極降圧用スイ
ッチ９６，９７，９８，９９がオフとなっている状態
で、タイミング信号φ1 によって充電用スイッチ８９，
９０，９１がオンとなり、転送容量８７，８８は供給電
源８０の正極端８１と接地端子８４との間に直列接続さ
れる。このとき、転送容量８７及び８８の容量値は互い
に等しいものとしてあるので、転送容量８７，８８は共
に、共給電源電圧ＶDDの２分の１である電圧１／（２Ｖ
DD）に充電される。
用スイッチ９２，９３，９４，９５及び負極降圧用スイ
ッチ９６，９７，９８，９９がオフとなっている状態
で、タイミング信号φ1 によって充電用スイッチ８９，
９０，９１がオンとなり、転送容量８７，８８は供給電
源８０の正極端８１と接地端子８４との間に直列接続さ
れる。このとき、転送容量８７及び８８の容量値は互い
に等しいものとしてあるので、転送容量８７，８８は共
に、共給電源電圧ＶDDの２分の１である電圧１／（２Ｖ
DD）に充電される。
【００７８】そして、図７（ｂ）に示すように充電用ス
イッチ８９，９０，９１がオフとなった後、タイミング
信号φ2 によって正極降圧用スイッチ９２，９３，９
４，９５がオンとなり、転送容量８７，８８は正極用蓄
積容量８２の一端と接地端子８４との間に並列に接続さ
れ、正極用蓄積容量８２を電圧１／（２ＶDD）に充電す
るとともに、正極出力端子８３は電圧１／（２ＶDD）を
出力する。
イッチ８９，９０，９１がオフとなった後、タイミング
信号φ2 によって正極降圧用スイッチ９２，９３，９
４，９５がオンとなり、転送容量８７，８８は正極用蓄
積容量８２の一端と接地端子８４との間に並列に接続さ
れ、正極用蓄積容量８２を電圧１／（２ＶDD）に充電す
るとともに、正極出力端子８３は電圧１／（２ＶDD）を
出力する。
【００７９】次に、図７（ｃ）に示すように、正極降圧
用スイッチ９２，９３，９４，９５がオフとなった後、
再びタイミング信号φ1 によって充電用スイッチ８９，
９０，９１がオンとなり、転送容量８７，８８は共に電
圧１／（２ＶDD）に充電される。
用スイッチ９２，９３，９４，９５がオフとなった後、
再びタイミング信号φ1 によって充電用スイッチ８９，
９０，９１がオンとなり、転送容量８７，８８は共に電
圧１／（２ＶDD）に充電される。
【００８０】このとき、正極用蓄積容量８２が接地端子
８４と正極出力端子８３の間に接続されているので、正
極出力端子８３は電圧１／（２ＶDD）を出力する。
８４と正極出力端子８３の間に接続されているので、正
極出力端子８３は電圧１／（２ＶDD）を出力する。
【００８１】そして、図７（ｄ）に示すように、充電用
スイッチ８９，９０，９１がオフとなった後、タイミン
グ信号φ3 によって負極降圧用スイッチ９６，９７，９
８，９９がオンとなり、転送容量８７，８８は負極用蓄
積容量８５の一端と接地端子８４との間に並列に接続さ
れ、負極用蓄積容量８５を電圧−１／（２ＶDD）に充電
するとともに、負極出力端子８６は電圧−１／（２
ＶDD）を出力する。
スイッチ８９，９０，９１がオフとなった後、タイミン
グ信号φ3 によって負極降圧用スイッチ９６，９７，９
８，９９がオンとなり、転送容量８７，８８は負極用蓄
積容量８５の一端と接地端子８４との間に並列に接続さ
れ、負極用蓄積容量８５を電圧−１／（２ＶDD）に充電
するとともに、負極出力端子８６は電圧−１／（２
ＶDD）を出力する。
【００８２】このときも、正極用蓄積容量８２の充電電
圧によって、正極出力端子８３は電圧１／（２ＶDD）を
出力しているが、図７（ａ），（ｃ），（ｄ）に示す接
続状態においては，正極出力端子８３に接続される外部
負荷によっては、正極用蓄積容量８２の電圧が変化し、
従って正極出力端子８３の出力電圧が変動する場合があ
り得る。
圧によって、正極出力端子８３は電圧１／（２ＶDD）を
出力しているが、図７（ａ），（ｃ），（ｄ）に示す接
続状態においては，正極出力端子８３に接続される外部
負荷によっては、正極用蓄積容量８２の電圧が変化し、
従って正極出力端子８３の出力電圧が変動する場合があ
り得る。
【００８３】しかし、正極用蓄積容量８２の電圧が変化
したとしても、図７（ａ），（ｂ）に示すように、次の
サイクルのタイミング信号φ1 によって電圧１／（２Ｖ
DD）に充電された転送容量８７及び８８が、タイミング
信号φ2 によって、再び正極用蓄積容量８２を電圧１／
（２ＶDD）に充電して正極出力端子８３の出力電圧を電
圧１／（２ＶDD）に回復する。そしてこの間、正極出力
端子８３の出力電圧の変動が、負極出力端子８６の出力
電圧の変動を引き起こすことはない。
したとしても、図７（ａ），（ｂ）に示すように、次の
サイクルのタイミング信号φ1 によって電圧１／（２Ｖ
DD）に充電された転送容量８７及び８８が、タイミング
信号φ2 によって、再び正極用蓄積容量８２を電圧１／
（２ＶDD）に充電して正極出力端子８３の出力電圧を電
圧１／（２ＶDD）に回復する。そしてこの間、正極出力
端子８３の出力電圧の変動が、負極出力端子８６の出力
電圧の変動を引き起こすことはない。
【００８４】同様に、図７（ａ），（ｂ），（ｃ）に示
す回路の接続状態において、負極出力端子８６の出力電
圧が変動したとしても、図７（ｄ）に示すように、電圧
１／（２ＶDD）に充電された転送容量がタイミング信号
φ3 によって再び負極出力端子８６の出力電圧を１−／
（２ＶDD）とし、かつこの間負極出力端子８６の出力電
圧の変動が、正極出力端子８３の出力電圧の変動を引き
起こすことはない。
す回路の接続状態において、負極出力端子８６の出力電
圧が変動したとしても、図７（ｄ）に示すように、電圧
１／（２ＶDD）に充電された転送容量がタイミング信号
φ3 によって再び負極出力端子８６の出力電圧を１−／
（２ＶDD）とし、かつこの間負極出力端子８６の出力電
圧の変動が、正極出力端子８３の出力電圧の変動を引き
起こすことはない。
【００８５】２．多相クロック発生回路図８、及び図９
はそれぞれ本発明の第５の実施例である３相クロック発
生回路の回路図、及び動作を示すタイミングチャートで
ある。
はそれぞれ本発明の第５の実施例である３相クロック発
生回路の回路図、及び動作を示すタイミングチャートで
ある。
【００８６】図８に示す３相クロック発生回路は、フリ
ップフロップ型ＣＭＯＳレベルシフト回路１０１、バッ
ファ１０３、及びパルス選択回路Ｐとから構成される。
ップフロップ型ＣＭＯＳレベルシフト回路１０１、バッ
ファ１０３、及びパルス選択回路Ｐとから構成される。
【００８７】ＣＭＯＳレベルシフト回路１０１において
は、クロック入力端子１００がソースが接地端子１１１
に接続されたＮｃｈトランジスタ１１４のゲート、及び
インバータ１１２の入力端に、インバータ１１２の出力
端がソースが接地端子１１１に接続されたＮｃｈトラン
ジスタ１１３のゲートに接続されている。そして、Ｎｃ
ｈトランジスタ１１３のドレインが出力端１１７、及び
ソースが共通に電源端子１１０に接続されたＰｃｈトラ
ンジスタ１１５及び１１６のドレイン及びゲートにそれ
ぞれ接続され、Ｎｃｈトランジスタ１１４のドレイン
が、出力端１１８、及びＰｃｈトランジスタ１１５及び
１１６のゲート及びドレインにそれぞれ接続されてい
る。また、出力端１１７はバッファ１０３を介して、出
力端子１０６へ接続される。
は、クロック入力端子１００がソースが接地端子１１１
に接続されたＮｃｈトランジスタ１１４のゲート、及び
インバータ１１２の入力端に、インバータ１１２の出力
端がソースが接地端子１１１に接続されたＮｃｈトラン
ジスタ１１３のゲートに接続されている。そして、Ｎｃ
ｈトランジスタ１１３のドレインが出力端１１７、及び
ソースが共通に電源端子１１０に接続されたＰｃｈトラ
ンジスタ１１５及び１１６のドレイン及びゲートにそれ
ぞれ接続され、Ｎｃｈトランジスタ１１４のドレイン
が、出力端１１８、及びＰｃｈトランジスタ１１５及び
１１６のゲート及びドレインにそれぞれ接続されてい
る。また、出力端１１７はバッファ１０３を介して、出
力端子１０６へ接続される。
【００８８】パルス選択回路Ｐにおいては、Ｄ型フリッ
プフロップ回路１１９のクロック入力端Ｃが、ＣＭＯＳ
レベルシフト回路１０１の出力端１１８に接続されてい
る。そして、データ信号入力端Ｄが反転出力端Ｑバー、
及び２入力ＡＮＤ回路１０５の一方の入力端に接続さ
れ、出力端Ｑが２入力ＡＮＤ回路１０４の一方の入力端
に接続され、２入力ＡＮＤ回路１０４，１０５のそれぞ
れの他方の入力端は共通に接続されて、クロック入力端
Ｃに接続されている。また、２入力ＡＮＤ回路１０４，
１０５の出力端はそれぞれ出力端子１０７，１０８へ接
続されている。
プフロップ回路１１９のクロック入力端Ｃが、ＣＭＯＳ
レベルシフト回路１０１の出力端１１８に接続されてい
る。そして、データ信号入力端Ｄが反転出力端Ｑバー、
及び２入力ＡＮＤ回路１０５の一方の入力端に接続さ
れ、出力端Ｑが２入力ＡＮＤ回路１０４の一方の入力端
に接続され、２入力ＡＮＤ回路１０４，１０５のそれぞ
れの他方の入力端は共通に接続されて、クロック入力端
Ｃに接続されている。また、２入力ＡＮＤ回路１０４，
１０５の出力端はそれぞれ出力端子１０７，１０８へ接
続されている。
【００８９】なお、Ｄ型フリップフロップ回路１１９
は、反転出力端Ｑバーとデータ信号入力端Ｄとが接続さ
れることによって、２分の１分周回路１０２を形成して
いる。
は、反転出力端Ｑバーとデータ信号入力端Ｄとが接続さ
れることによって、２分の１分周回路１０２を形成して
いる。
【００９０】次に動作について説明する。
【００９１】図９は、本実施例において、クロック入力
端１００に入力される入力クロック信号ＣＬＫと、ＣＭ
ＯＳレベルシフト回路１０１の出力端１１７，１１８の
出力信号Ｃ１，Ｃ２と、Ｄ型フリップフロップ回路１１
９の出力端Ｑ、反転出力端Ｑバーの出力信号Ｑ，Ｑバー
と、出力端子１０６，１０７，１０８の出力信号φ1，
φ2 ，φ3 のそれぞれの時間変化を示すタイミングチャ
ートである。
端１００に入力される入力クロック信号ＣＬＫと、ＣＭ
ＯＳレベルシフト回路１０１の出力端１１７，１１８の
出力信号Ｃ１，Ｃ２と、Ｄ型フリップフロップ回路１１
９の出力端Ｑ、反転出力端Ｑバーの出力信号Ｑ，Ｑバー
と、出力端子１０６，１０７，１０８の出力信号φ1，
φ2 ，φ3 のそれぞれの時間変化を示すタイミングチャ
ートである。
【００９２】図９に示すように、入力クロック信号ＣＬ
Ｋがローレベルのとき、Ｎｃｈトランジスタ１１３，１
１４はそれぞれ、オン，オフの状態となっており、出力
信号Ｃ１及びＣ２はそれぞれローレベル及びハイレベル
である。入力クロック信号ＣＬＫがハイレベルに変化す
ると、Ｎｃｈトランジスタ１１３，１１４はそれぞれオ
フ，オンの状態へと変化し、出力信号Ｃ２はローレベル
となる。出力信号Ｃ２はＰｃｈトランジスタ１１５のゲ
ートに印加されているので、出力信号Ｃ２がローレベル
になるとＮｃｈトランジスタ１１４のオン抵抗及びＰｃ
ｈトランジスタ１１５のゲート容量とによって定まる一
定の遅延時間の後、Ｐｃｈトランジスタ１１５はオンと
なり、出力信号Ｃ１はハイレベルとなる。
Ｋがローレベルのとき、Ｎｃｈトランジスタ１１３，１
１４はそれぞれ、オン，オフの状態となっており、出力
信号Ｃ１及びＣ２はそれぞれローレベル及びハイレベル
である。入力クロック信号ＣＬＫがハイレベルに変化す
ると、Ｎｃｈトランジスタ１１３，１１４はそれぞれオ
フ，オンの状態へと変化し、出力信号Ｃ２はローレベル
となる。出力信号Ｃ２はＰｃｈトランジスタ１１５のゲ
ートに印加されているので、出力信号Ｃ２がローレベル
になるとＮｃｈトランジスタ１１４のオン抵抗及びＰｃ
ｈトランジスタ１１５のゲート容量とによって定まる一
定の遅延時間の後、Ｐｃｈトランジスタ１１５はオンと
なり、出力信号Ｃ１はハイレベルとなる。
【００９３】次に、図９に示すように、入力クロック信
号ＣＬＫがローレベルに変化すると、Ｎｃｈトランジス
タ１１３，１１４はそれぞれオン，オフの状態へと変化
し、出力信号Ｃ１はローレベルとなる。出力信号Ｃ１は
Ｐｃｈトランジスタ１１６のゲートに印加されているの
で、出力信号Ｃ１がローレベルになるとＮｃｈトランジ
スタ１１３のオン抵抗及びＰｃｈトランジスタ１１６の
ゲート容量とによって定まる一定の遅延時間の後、Ｐｃ
ｈトランジスタ１１６はオンとなり、出力信号Ｃ２はハ
イレベルとなる。
号ＣＬＫがローレベルに変化すると、Ｎｃｈトランジス
タ１１３，１１４はそれぞれオン，オフの状態へと変化
し、出力信号Ｃ１はローレベルとなる。出力信号Ｃ１は
Ｐｃｈトランジスタ１１６のゲートに印加されているの
で、出力信号Ｃ１がローレベルになるとＮｃｈトランジ
スタ１１３のオン抵抗及びＰｃｈトランジスタ１１６の
ゲート容量とによって定まる一定の遅延時間の後、Ｐｃ
ｈトランジスタ１１６はオンとなり、出力信号Ｃ２はハ
イレベルとなる。
【００９４】従って、出力信号Ｃ１，Ｃ２は、図９に示
すように、時間的に重なりのない２相クロック信号とな
る。
すように、時間的に重なりのない２相クロック信号とな
る。
【００９５】この場合において、Ｎｃｈトランジスタ１
１３，１１４の電流駆動能力は、動作時において出力端
１１７，１１８の出力信号Ｃ１，Ｃ２を確実に反転させ
ることができるように、Ｐｃｈトランジスタ１１５，１
１６の電流駆動能力よりも大きく設定されている。即
ち、たとえば、入力クロック信号ＣＬＫがローレベルか
らハイレベルへと変化し、Ｎｃｈトランジスタ１１４が
オン状態に変化し、Ｐｃｈトランジスタ１１６がいまだ
オンの状態にある遅延時間内においては、出力信号Ｃ２
をローレベルへと反転させるために、Ｎｃｈトランジス
タ１１４はＰｃｈトランジスタ１１６のドレイン電流よ
りも多くの電流を流さなければならない。入力クロック
信号の振幅が５ボルトで電源端子１１０の電圧ＶDDが１
０ボルトとすると、Ｎｃｈトランジスタ１１４のゲート
電圧は、このとき、５ボルトであり、Ｐｃｈトランジス
タ１１６のゲート電圧はその２倍の大きさの１０ボルト
である。従って、ＭＯＳトランジスタの電流駆動能力
は、ゲート電圧の２乗に比例するから、Ｎｃｈトランジ
スタ１１４のゲート幅とゲート長との比の値が、Ｐｃｈ
トランジスタ１１６のゲート幅とゲート長との比の値の
４倍以上になるように設定されている。なお、一般に電
子の移動度は正孔の移動度よりも大きいので、実際には
Ｎｃｈトランジスタ１１４の（ゲート幅）／（ゲート
長）の値がＰｃｈトランジスタ１１６にくらべて４倍の
大きさであればよい。
１３，１１４の電流駆動能力は、動作時において出力端
１１７，１１８の出力信号Ｃ１，Ｃ２を確実に反転させ
ることができるように、Ｐｃｈトランジスタ１１５，１
１６の電流駆動能力よりも大きく設定されている。即
ち、たとえば、入力クロック信号ＣＬＫがローレベルか
らハイレベルへと変化し、Ｎｃｈトランジスタ１１４が
オン状態に変化し、Ｐｃｈトランジスタ１１６がいまだ
オンの状態にある遅延時間内においては、出力信号Ｃ２
をローレベルへと反転させるために、Ｎｃｈトランジス
タ１１４はＰｃｈトランジスタ１１６のドレイン電流よ
りも多くの電流を流さなければならない。入力クロック
信号の振幅が５ボルトで電源端子１１０の電圧ＶDDが１
０ボルトとすると、Ｎｃｈトランジスタ１１４のゲート
電圧は、このとき、５ボルトであり、Ｐｃｈトランジス
タ１１６のゲート電圧はその２倍の大きさの１０ボルト
である。従って、ＭＯＳトランジスタの電流駆動能力
は、ゲート電圧の２乗に比例するから、Ｎｃｈトランジ
スタ１１４のゲート幅とゲート長との比の値が、Ｐｃｈ
トランジスタ１１６のゲート幅とゲート長との比の値の
４倍以上になるように設定されている。なお、一般に電
子の移動度は正孔の移動度よりも大きいので、実際には
Ｎｃｈトランジスタ１１４の（ゲート幅）／（ゲート
長）の値がＰｃｈトランジスタ１１６にくらべて４倍の
大きさであればよい。
【００９６】次に、出力信号Ｃ１はバッファ１０３を介
して、出力信号φ1 として、出力端子１０６から出力さ
れ、出力信号Ｃ２は２分の１分周回路１０２のクロック
入力端Ｃに入力される。これにより、出力端Ｑからは、
図９に示すように、出力信号Ｃ２がハイレベルとなる毎
に反転する出力信号Ｑが、反転出力端Ｑバーからは、図
９に示すように出力信号Ｑと逆相の出力信号Ｑバーが、
それぞれ出力される。これらの出力信号Ｑ，Ｑバーはそ
れぞれ２入力ＡＮＤ回路１０４，１０５によって、出力
信号Ｃ２との論理積がとられて、出力端子１０７，１０
８から出力信号φ2 ，φ3 として出力される。
して、出力信号φ1 として、出力端子１０６から出力さ
れ、出力信号Ｃ２は２分の１分周回路１０２のクロック
入力端Ｃに入力される。これにより、出力端Ｑからは、
図９に示すように、出力信号Ｃ２がハイレベルとなる毎
に反転する出力信号Ｑが、反転出力端Ｑバーからは、図
９に示すように出力信号Ｑと逆相の出力信号Ｑバーが、
それぞれ出力される。これらの出力信号Ｑ，Ｑバーはそ
れぞれ２入力ＡＮＤ回路１０４，１０５によって、出力
信号Ｃ２との論理積がとられて、出力端子１０７，１０
８から出力信号φ2 ，φ3 として出力される。
【００９７】従って、出力端子１０６，１０７，１０８
から、図９に示すように、時間的に重なり合うことのな
い３相のクロック信号φ1 ，φ2 ，φ3 が出力される。
これらの出力クロック信号は時間的にφ1 ，φ2 ，
φ1 ，φ3 の順でハイレベルとなり、以下これを１サイ
クルとして、くり返し動作する。
から、図９に示すように、時間的に重なり合うことのな
い３相のクロック信号φ1 ，φ2 ，φ3 が出力される。
これらの出力クロック信号は時間的にφ1 ，φ2 ，
φ1 ，φ3 の順でハイレベルとなり、以下これを１サイ
クルとして、くり返し動作する。
【００９８】本実施例においては、大きな素子面積を必
要とするフリップフロップによる２分の１分周回路を１
個しか用いていないので、回路全体の占有面積が小さな
ものとなり、容易に集積化することができる。また、本
実施例においては、ＣＭＯＳレベルシフト回路のゲート
遅延時間を利用することによって、重なりのない２相ク
ロックを発生しており、最初に入力する入力クロック信
号の周波数は、出力信号の周波数にくらべて、十分大き
なものである必要がない。即ち、図９に示すように、入
力クロック信号ＣＬＫの周波数は、出力信号φ1 ，
φ2 ，φ3 の３相クロックとしての周波数の２倍でよ
く、入力クロック信号を発生する発振回路（図示せず）
が容易に構成できる。さらに、高い周波数を必要としな
くなるので、回路内においてＭＯＳトランジスタを通っ
て電源から接地端子へと流れる貫通電流が少くなり、消
費電力が小さなものになっている。
要とするフリップフロップによる２分の１分周回路を１
個しか用いていないので、回路全体の占有面積が小さな
ものとなり、容易に集積化することができる。また、本
実施例においては、ＣＭＯＳレベルシフト回路のゲート
遅延時間を利用することによって、重なりのない２相ク
ロックを発生しており、最初に入力する入力クロック信
号の周波数は、出力信号の周波数にくらべて、十分大き
なものである必要がない。即ち、図９に示すように、入
力クロック信号ＣＬＫの周波数は、出力信号φ1 ，
φ2 ，φ3 の３相クロックとしての周波数の２倍でよ
く、入力クロック信号を発生する発振回路（図示せず）
が容易に構成できる。さらに、高い周波数を必要としな
くなるので、回路内においてＭＯＳトランジスタを通っ
て電源から接地端子へと流れる貫通電流が少くなり、消
費電力が小さなものになっている。
【００９９】なお、本実施例においては３相クロック発
生回路について説明したが、４相以上の多相クロック発
生回路も、同様にして構成できる。即ち、本実施例の３
相クロック発生回路の出力端子の１つに、新たにパルス
選択回路を接続することによって、その出力端子の出力
信号の２分の１の周波数を持ち、互いに重なり合わない
２つのクロック信号が得られ、全体として４相クロック
発生回路として動作することになる。このようにして、
パルス発生回路の付加によって、多相クロック発生回路
を構成することができ、新たにパルス選択回路を付加す
る出力端子の選び方によって、出力信号全体の多相クロ
ックとしての構成を決定することができる。即ち、たと
えば本実施例の３相クロック発生回路の出力端子１０８
に新たなパルス選択回路を付加し、そのパルス選択回路
の出力信号をφ4 ，φ5 とすれば、この４相クロック発
生回路の出力信号φ1 ，φ2 ，φ4 ，φ5 は、時間的に
重なり合うことなく、φ1 ，φ2 ，φ1 ，φ4 ，φ1 ，
φ2 ，φ1 ，φ5 の順でハイレベルとなり、以下これを
１サイクルとして、くり返し出力することとなる。図１
０，１１、及び１２は、それぞれ本発明の第６の実施例
である、３相クロック発生回路を備えた昇圧回路の回路
図、その３相クロック発生回路の回路図、及びその３相
クロック発生回路の動作を示すタイミングチャートであ
る。
生回路について説明したが、４相以上の多相クロック発
生回路も、同様にして構成できる。即ち、本実施例の３
相クロック発生回路の出力端子の１つに、新たにパルス
選択回路を接続することによって、その出力端子の出力
信号の２分の１の周波数を持ち、互いに重なり合わない
２つのクロック信号が得られ、全体として４相クロック
発生回路として動作することになる。このようにして、
パルス発生回路の付加によって、多相クロック発生回路
を構成することができ、新たにパルス選択回路を付加す
る出力端子の選び方によって、出力信号全体の多相クロ
ックとしての構成を決定することができる。即ち、たと
えば本実施例の３相クロック発生回路の出力端子１０８
に新たなパルス選択回路を付加し、そのパルス選択回路
の出力信号をφ4 ，φ5 とすれば、この４相クロック発
生回路の出力信号φ1 ，φ2 ，φ4 ，φ5 は、時間的に
重なり合うことなく、φ1 ，φ2 ，φ1 ，φ4 ，φ1 ，
φ2 ，φ1 ，φ5 の順でハイレベルとなり、以下これを
１サイクルとして、くり返し出力することとなる。図１
０，１１、及び１２は、それぞれ本発明の第６の実施例
である、３相クロック発生回路を備えた昇圧回路の回路
図、その３相クロック発生回路の回路図、及びその３相
クロック発生回路の動作を示すタイミングチャートであ
る。
【０１００】図１０に示す昇圧回路は、図１に示す昇圧
回路において用いられている各スイチをＣＭＯＳトラン
ジスタにより構成した昇圧回路であり、図１の昇圧回路
における正極昇圧用スイッチ２３，２４を正極昇圧用Ｐ
ｃｈトランジスタ１３３，１３４により、負極昇圧用ス
イッチ２５，２６，２７を負極昇圧用Ｎｃｈトランジス
タ１３５，１３６，１３７により、充電用スイッチ１
９，２０を充電用Ｐｃｈトランジスタ１２９，１３０に
より、そして充電用スイッチ２１，２２を充電用Ｎｃｈ
トランジスタ１３１，１３２により、それぞれ構成して
いる。そして各ＮまたはＰｃｈトランジスタのゲートに
は、図１０に示すように、３相クロック発生回路１３９
からタイミング信号φ1 ，φ2 ，φ3 またはその反転信
号が入力されている。
回路において用いられている各スイチをＣＭＯＳトラン
ジスタにより構成した昇圧回路であり、図１の昇圧回路
における正極昇圧用スイッチ２３，２４を正極昇圧用Ｐ
ｃｈトランジスタ１３３，１３４により、負極昇圧用ス
イッチ２５，２６，２７を負極昇圧用Ｎｃｈトランジス
タ１３５，１３６，１３７により、充電用スイッチ１
９，２０を充電用Ｐｃｈトランジスタ１２９，１３０に
より、そして充電用スイッチ２１，２２を充電用Ｎｃｈ
トランジスタ１３１，１３２により、それぞれ構成して
いる。そして各ＮまたはＰｃｈトランジスタのゲートに
は、図１０に示すように、３相クロック発生回路１３９
からタイミング信号φ1 ，φ2 ，φ3 またはその反転信
号が入力されている。
【０１０１】本実施例の昇圧回路においては、高電位の
電源端子１２１または正極出力端子１２３に接続される
スイッチとしてはＰｃｈトランジスタ、低電位の接地端
子１２４または負極出力端子１２６に接続されるスイッ
チとしては、Ｎｃｈトランジスタを用いているので、そ
れぞれのゲート電圧を十分な大きさで印加して、各トラ
ンジスタのオン抵抗を小さくすることができるので、昇
圧効率を高くするとともに、損失を低減して消費電力を
小さくすることができる。
電源端子１２１または正極出力端子１２３に接続される
スイッチとしてはＰｃｈトランジスタ、低電位の接地端
子１２４または負極出力端子１２６に接続されるスイッ
チとしては、Ｎｃｈトランジスタを用いているので、そ
れぞれのゲート電圧を十分な大きさで印加して、各トラ
ンジスタのオン抵抗を小さくすることができるので、昇
圧効率を高くするとともに、損失を低減して消費電力を
小さくすることができる。
【０１０２】なお、３相クロック発生回路１３９は、そ
の出力であるタイミング信号φ1 ，φ2 ，φ3 によって
Ｐｃｈ及びＮｃｈトランジスタをスイッチングする必要
があるため、タイミング信号φ1 ，φ2 ，φ3 が正及び
負の電圧の間で十分な振幅をもって振動するよう、電源
電圧として、電圧＋２ＶDDと−２ＶDDとが入力されてい
る。
の出力であるタイミング信号φ1 ，φ2 ，φ3 によって
Ｐｃｈ及びＮｃｈトランジスタをスイッチングする必要
があるため、タイミング信号φ1 ，φ2 ，φ3 が正及び
負の電圧の間で十分な振幅をもって振動するよう、電源
電圧として、電圧＋２ＶDDと−２ＶDDとが入力されてい
る。
【０１０３】図１１は、図１０に示されている３相クロ
ック発生回路１３９の回路図である。
ック発生回路１３９の回路図である。
【０１０４】クロック入力端子１５０には、電圧０Ｖか
ら＋５Ｖまでの振幅を持つクロック信号ＣＬＫが入力さ
れ、クロック信号ＣＬＫは、Ｐｃｈトランジスタ１６５
とＮｃｈトランジスタ１６６とから構成されるインバー
タ１６４で反転される。クロック信号ＣＬＫとその反転
信号とは、Ｐｃｈトランジスタ１６８，１６９とＮｃｈ
トランジスタ１７０，１７１とから構成される第１のレ
ベルシフト回路１６７に入力され、電圧−１０Ｖから＋
５Ｖまでの振幅を持つクロック信号にそれぞれ変換され
る。なお、本実施例においては、電圧ＶDDを、電圧＋５
Ｖに設定してある。この変換されたクロック信号は、Ｎ
ｃｈトランジスタ１７３，１７４とＰｃｈトランジスタ
１７５，１７６とから構成される第２のレベルシフト回
路１７２に入力され、電圧−１０Ｖから＋１０Ｖまでの
振幅を持つクロック信号にそれぞれ変換され、インバー
タ１５３，１５９に入力される。
ら＋５Ｖまでの振幅を持つクロック信号ＣＬＫが入力さ
れ、クロック信号ＣＬＫは、Ｐｃｈトランジスタ１６５
とＮｃｈトランジスタ１６６とから構成されるインバー
タ１６４で反転される。クロック信号ＣＬＫとその反転
信号とは、Ｐｃｈトランジスタ１６８，１６９とＮｃｈ
トランジスタ１７０，１７１とから構成される第１のレ
ベルシフト回路１６７に入力され、電圧−１０Ｖから＋
５Ｖまでの振幅を持つクロック信号にそれぞれ変換され
る。なお、本実施例においては、電圧ＶDDを、電圧＋５
Ｖに設定してある。この変換されたクロック信号は、Ｎ
ｃｈトランジスタ１７３，１７４とＰｃｈトランジスタ
１７５，１７６とから構成される第２のレベルシフト回
路１７２に入力され、電圧−１０Ｖから＋１０Ｖまでの
振幅を持つクロック信号にそれぞれ変換され、インバー
タ１５３，１５９に入力される。
【０１０５】そして、インバータ１５３の出力信号Ｃ１
は、出力信号φ1 として出力端子１５６から出力され、
インバータ１５９の出力信号Ｃ２は、パルス選択回路Ｐ
に入力されて、出力信号φ2 ，φ3 として、それぞれ出
力端子１５９，１５８から出力される。
は、出力信号φ1 として出力端子１５６から出力され、
インバータ１５９の出力信号Ｃ２は、パルス選択回路Ｐ
に入力されて、出力信号φ2 ，φ3 として、それぞれ出
力端子１５９，１５８から出力される。
【０１０６】入力クロック信号ＣＬＫ，出力信号φ1 ，
φ2 ，φ3 の時間的変化を示すタイミングチャートを図
１２に示す。本実施例の３相クロック発生回路は、図８
に示す３相クロック発生回路において用いられているＣ
ＭＯＳレベルシフト回路１０１を２段直列接続した構成
のＣＭＯＳレベルシフト回路１５１を用いることによっ
て、電圧−２ＶDDから＋２ＶDDまでの振幅を持つ出力信
号を得ており、これにより、図１０に示すＣＭＯＳトラ
ンジスタ構成の昇圧回路を動作させることが可能となっ
ている。
φ2 ，φ3 の時間的変化を示すタイミングチャートを図
１２に示す。本実施例の３相クロック発生回路は、図８
に示す３相クロック発生回路において用いられているＣ
ＭＯＳレベルシフト回路１０１を２段直列接続した構成
のＣＭＯＳレベルシフト回路１５１を用いることによっ
て、電圧−２ＶDDから＋２ＶDDまでの振幅を持つ出力信
号を得ており、これにより、図１０に示すＣＭＯＳトラ
ンジスタ構成の昇圧回路を動作させることが可能となっ
ている。
【０１０７】
【発明の効果】以上説明したように本発明の電圧変換回
路においては、まず、昇圧回路は、３相クロック信号に
よって開閉するスイッチを用いて正極電圧と負極電圧を
独立に発生させるので、一方の出力端子に接続される負
荷条件によって出力電圧が変動しても、他方の出力端子
は安定した出力電圧を保つことができ、昇圧回路及び、
この昇圧回路を電源回路等として用いる装置全体の信頼
度を、向上させることができる。
路においては、まず、昇圧回路は、３相クロック信号に
よって開閉するスイッチを用いて正極電圧と負極電圧を
独立に発生させるので、一方の出力端子に接続される負
荷条件によって出力電圧が変動しても、他方の出力端子
は安定した出力電圧を保つことができ、昇圧回路及び、
この昇圧回路を電源回路等として用いる装置全体の信頼
度を、向上させることができる。
【０１０８】また、本発明の昇圧回路は、キャパシタの
個数や、スイッチの接続位置の設定により、絶対値及び
極性の異なる多様な出力電圧値が得られる。例えば±２
ＶDD，±３ＶDDあるいは正極に＋３ＶDD，負極に−２Ｖ
DD等の電圧の出力が可能である。次に降圧回路は３相で
開閉するスイッチを用いているので、従来の降圧回路で
は得られなかった負極電圧の出力も可能である。また本
発明の昇圧回路と同様、一方の出力端子に接続される負
荷条件によって出力電圧が変動しても、他方の出力端子
は安定した出力電圧を保つことができ、降圧回路及びこ
の降圧回路を用いる装置全体の信頼度を向上させること
ができるという効果を有する。
個数や、スイッチの接続位置の設定により、絶対値及び
極性の異なる多様な出力電圧値が得られる。例えば±２
ＶDD，±３ＶDDあるいは正極に＋３ＶDD，負極に−２Ｖ
DD等の電圧の出力が可能である。次に降圧回路は３相で
開閉するスイッチを用いているので、従来の降圧回路で
は得られなかった負極電圧の出力も可能である。また本
発明の昇圧回路と同様、一方の出力端子に接続される負
荷条件によって出力電圧が変動しても、他方の出力端子
は安定した出力電圧を保つことができ、降圧回路及びこ
の降圧回路を用いる装置全体の信頼度を向上させること
ができるという効果を有する。
【０１０９】本発明の多相クロック発生回路は、初段に
おいて重なりの無い２相クロックを発生させるために、
大きな素子面積を要するフリップフロップ回路を用い
ず、ＣＭＯＳレベルシフト回路を用いた２相クロック発
生回路を用いているため、素子数が減りチップ面積を小
さくできるという効果を有する。また、２分の１分周回
路により入力クロック信号を分周していないので、入力
クロック信号の周波数を低く設定できるため、貫通電流
を少なくでき低消費電力化が可能であるという効果を有
する。
おいて重なりの無い２相クロックを発生させるために、
大きな素子面積を要するフリップフロップ回路を用い
ず、ＣＭＯＳレベルシフト回路を用いた２相クロック発
生回路を用いているため、素子数が減りチップ面積を小
さくできるという効果を有する。また、２分の１分周回
路により入力クロック信号を分周していないので、入力
クロック信号の周波数を低く設定できるため、貫通電流
を少なくでき低消費電力化が可能であるという効果を有
する。
【図１】本発明の第１の実施例である昇圧回路の回路
図。
図。
【図２】本発明の第１の実施例である昇圧回路の動作を
示す模式図。
示す模式図。
【図３】本発明の第２の実施例である昇圧回路の回路
図。
図。
【図４】本発明の第２の実施例である昇圧回路の動作を
示す模式図。
示す模式図。
【図５】本発明の第３の実施例である昇圧回路の回路
図。
図。
【図６】本発明の第４の実施例である降圧回路の回路
図。
図。
【図７】本発明の第４の実施例である降圧回路の動作を
示す模式図。
示す模式図。
【図８】本発明の第５の実施例である３相クロック発生
回路の回路図。
回路の回路図。
【図９】本発明の第５の実施例である３相クロック発生
回路の動作を示すタイミングチャート。
回路の動作を示すタイミングチャート。
【図１０】本発明の第６の実施例である、３相クロック
発生回路を用いた昇圧回路の回路図。
発生回路を用いた昇圧回路の回路図。
【図１１】本発明の第６の実施例で用いられる３相クロ
ック発生回路の回路図。
ック発生回路の回路図。
【図１２】本発明の第６の実施例で用いられる３相クロ
ック発生回路の動作を示すタイミングチャート。
ック発生回路の動作を示すタイミングチャート。
【図１３】従来の昇圧回路の回路図。
【図１４】従来の昇圧回路のの動作を示す模式図。
【図１５】従来の降圧回路の回路図。
【図１６】従来の降圧回路の動作を示す模式図。
【図１７】従来の３相クロック発生回路の回路図。
【図１８】従来の３相クロック発生回路の動作を示すタ
イミングチャート。
イミングチャート。
１７，１８ 転送容量 ２３，２４ 正極昇圧用スイッチ ２５，２６，２７ 負極昇圧用スイッチ ８７，８８ 転送容量 ９２，９３，９４，９５ 正極降圧用スイッチ ９６，９７，９８，９９ 負極降圧用スイッチ １０１ フリップフロップ型ＣＭＯＳレベルシフト回
路
路
Claims (8)
- 【請求項１】 複数個の容量素子を第１のタイミングで
それぞれ電源電圧に充電する手段と、前記複数個の容量
素子のうち所定の第１の個数の容量素子を第２のタイミ
ングで直列接続して電源電圧の複数倍の正電圧を発生さ
せる手段と、前記複数個の容量素子のうち所定の第２の
個数の容量素子を第３のタイミングで直列接続して電源
電圧の複数倍の負電圧を発生させる手段とを有する電圧
変換回路。 - 【請求項２】 直列接続された複数個の容量素子を第１
のタイミングで電源電圧に充電する手段と、前記複数個
の容量素子のうち所定の第１の個数の容量素子を第２の
タイミングで並列接続して電源電圧の複数分の１の正電
圧を発生させる手段と、前記複数個の容量素子のうち所
定の第２の個数の容量素子を第３のタイミングで並列接
続して電源電圧の複数分の１の負電圧を発生させる手段
とを有する電圧変換回路。 - 【請求項３】 反転及び非反転出力端を有し、所定の遅
延時間を有するＣＭＯＳレベルシフト回路からなる２相
クロック信号発生回路と、前記クロック信号のパルスを
複数個毎に１個選択することにより、前記クロック信号
の周波数の前記複数分の１の周波数を有し互に位相の異
なる前記複数個の出力信号を出力する手段とを有する多
相クロック発生回路。 - 【請求項４】 反転及び非反転出力端を有し、所定の遅
延時間を有するＣＭＯＳレベルシフト回路からなる２相
クロック信号発生回路と、前記クロック信号のうち１個
のクロック信号を入力され、反転及び非反転出力信号を
出力する２分の１分周回路と、前記反転及び非反転出力
信号のそれぞれと前記１個のクロック信号との論理積を
出力する２個のゲート回路とを有する３相クロック発生
回路。 - 【請求項５】 前記充電する手段は、前記複数個の容量
素子がそれぞれスイッチ素子に直列接続された複数個の
直列回路が、電源に並列接続された回路であり、前記正
電圧を発生させる手段は、前記所定の第１の個数の容量
素子がスイッチ素子を介して直列に接続された直列回路
の高電位側の端子が正電圧出力端子に接続された回路で
あり、前記負電圧を発生させる手段は、前記所定の第２
の個数の容量素子がスイッチ素子を介して直列に接続さ
れた直列回路の低電位側の端子が負電圧出力端子に接続
された回路であることを特徴とする請求項１記載の電圧
変換回路。 - 【請求項６】 前記充電する手段は、前記複数個の容量
素子がスイッチ素子を介して直列に接続された直列回路
が、電源に接続された回路であり、前記正電圧を発生さ
せる手段は、前記所定の第１の個数の容量素子がそれぞ
れスイッチ素子に直列接続された複数個の直列回路が並
列に接続されてなる並列回路の高電位側の端子が、正電
圧出力端子に接続された回路であり、前記負電圧を発生
させる手段は、前記所定の第２の個数の容量素子がそれ
ぞれスイッチ素子に直列接続された複数個の直列回路が
並列に接続されてなる並列回路の低電位側の端子が、負
電圧出力端子に接続された回路であることを特徴とする
請求項２記載の電圧変換回路。 - 【請求項７】 前記スイッチ素子はＣＭＯＳトランジス
タにより構成され、前記トランジスタのゲートに印加さ
れる３相クロック信号によって前記第１，第２及び第３
のタイミングが与えられていることを特徴とする請求項
５または請求項６記載の電圧変換回路。 - 【請求項８】 反転及び非反転出力端を有し、所定の遅
延時間を有するＣＭＯＳレベルシフト回路からなる２相
クロック信号発生回路と、前記クロック信号のうち１個
のクロック信号を入力され、反転及び非反転出力信号を
出力する２分の１分周回路と、前記反転及び非反転出力
信号のそれぞれと前記１個のクロック信号との論理積を
出力する２個のゲート回路とを有する３相クロック発生
回路の出力信号である３相クロック信号が前記トランジ
スタのゲートに印加されていることを特徴とする請求項
７記載の電圧変換回路。
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