JP3132064B2 - スイッチトキャパシタ回路 - Google Patents
スイッチトキャパシタ回路Info
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- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
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- G06G7/1865—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements using an operational amplifier comprising a capacitor or a resistor in the feedback loop with initial condition setting
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Description
【０００１】
【産業上の利用分野】この発明は、フィルタ等に用いら
れるスイッチトキャパシタ回路に関するものである。
れるスイッチトキャパシタ回路に関するものである。
【０００２】
【従来の技術】図８にはスイッチトキャパシタ積分器の
一例を示す。このスイッチトキャパシタ積分器は、キャ
パシタ５０と、４つのアナログスイッチ５１，５２，５
３，５４と、オペアンプ５５と、積分用コンデンサ５６
とから構成されている。アナログスイッチ５１，５２，
５３，５４は、図９に示すＣ−ＭＯＳトランジスタより
なり、アナログスイッチ５２，５３は図１０に示すクロ
ック信号φ1 でオン・オフするとともにアナログスイッ
チ５１，５４は図１０に示すクロック信号φ２でオン・
オフする。そして、クロック信号φ2 でキャパシタ５０
に充電された電荷は、クロックφ1 で積分用コンデンサ
５６に転送され、そのとき出力Ｖout には図１０に示す
サンプリングノイズが発生する。
一例を示す。このスイッチトキャパシタ積分器は、キャ
パシタ５０と、４つのアナログスイッチ５１，５２，５
３，５４と、オペアンプ５５と、積分用コンデンサ５６
とから構成されている。アナログスイッチ５１，５２，
５３，５４は、図９に示すＣ−ＭＯＳトランジスタより
なり、アナログスイッチ５２，５３は図１０に示すクロ
ック信号φ1 でオン・オフするとともにアナログスイッ
チ５１，５４は図１０に示すクロック信号φ２でオン・
オフする。そして、クロック信号φ2 でキャパシタ５０
に充電された電荷は、クロックφ1 で積分用コンデンサ
５６に転送され、そのとき出力Ｖout には図１０に示す
サンプリングノイズが発生する。
【０００３】そのために、例えばスイッチトキャパシタ
フィルタ（ＳＣＦ）では、図１１に示すように、ＳＣＦ
５７の出力にＲＣアクティブフィルタ等のローパスフィ
ルタ５８を接続してサンプリングノイズを低減する方法
が採られている（特開昭５８ー１９８９１８号公報）。
フィルタ（ＳＣＦ）では、図１１に示すように、ＳＣＦ
５７の出力にＲＣアクティブフィルタ等のローパスフィ
ルタ５８を接続してサンプリングノイズを低減する方法
が採られている（特開昭５８ー１９８９１８号公報）。
【０００４】
【発明が解決しようとする課題】しかしながら、アクテ
ィブフィルタ等のローパスフィルタ５８を用いたノイズ
低減方法では、ローパスフィルタを構成するための抵
抗、キャパシタ及びオペアンプ等を付加する必要があ
り、特にモノリシックＩＣ化を考えた場合には、抵抗、
キャパシタは面積が大きく、ＩＣに内蔵できないために
外付けとする必要があり、コストアップにつながるとい
う問題がある。
ィブフィルタ等のローパスフィルタ５８を用いたノイズ
低減方法では、ローパスフィルタを構成するための抵
抗、キャパシタ及びオペアンプ等を付加する必要があ
り、特にモノリシックＩＣ化を考えた場合には、抵抗、
キャパシタは面積が大きく、ＩＣに内蔵できないために
外付けとする必要があり、コストアップにつながるとい
う問題がある。
【０００５】この発明の目的は、ローパスフィルタを用
いることなくサンプリングノイズの低減を図ることがで
きるスイッチトキャパシタ回路を提供することにある。
いることなくサンプリングノイズの低減を図ることがで
きるスイッチトキャパシタ回路を提供することにある。
【０００６】
【課題を解決するための手段】この発明は、電荷を蓄積
するキャパシタと、前記キャパシタに電荷を充電、ある
いは、キャパシタから電荷を放電させるための複数個の
アナログスイッチと、前記アナログスイッチのオン・オ
フを制御するためのタイミング発生手段とを備え、前記
各アナログスイッチは、ＭＯＳトランジスタがそのゲー
ト幅を一定値に保つように複数個に分割され、かつ、並
列接続されて構成されていると共に、前記タイミング発
生手段は、一つのアナログスイッチを構成する複数個の
前記ＭＯＳトランジスタを順次オンさせるべく、立ち上
がりのタイミングを遅延させた出力信号を発生するスイ
ッチトキャパシタ回路をその要旨とするものである。
するキャパシタと、前記キャパシタに電荷を充電、ある
いは、キャパシタから電荷を放電させるための複数個の
アナログスイッチと、前記アナログスイッチのオン・オ
フを制御するためのタイミング発生手段とを備え、前記
各アナログスイッチは、ＭＯＳトランジスタがそのゲー
ト幅を一定値に保つように複数個に分割され、かつ、並
列接続されて構成されていると共に、前記タイミング発
生手段は、一つのアナログスイッチを構成する複数個の
前記ＭＯＳトランジスタを順次オンさせるべく、立ち上
がりのタイミングを遅延させた出力信号を発生するスイ
ッチトキャパシタ回路をその要旨とするものである。
【０００７】つまり、図６に示すように、アナログスイ
ッチとしてＣ−ＭＯＳトランジスタを用いた場合におい
て、ゲート幅Ｗp,Ｗnは一定にしたままｍ分割して並列
接続し（Ｗp＝Ｗp1＋Ｗp2＋…Ｗpm、Ｗn＝Ｗn1＋Ｗn2＋
…Ｗnm）、さらに、図７に示すように、各Ｃ−ＭＯＳト
ランジスタのオン信号の立ち上がりタイミングをディレ
ィ時間ｔdだけズラして出力して順にオン状態にさせ
る。
ッチとしてＣ−ＭＯＳトランジスタを用いた場合におい
て、ゲート幅Ｗp,Ｗnは一定にしたままｍ分割して並列
接続し（Ｗp＝Ｗp1＋Ｗp2＋…Ｗpm、Ｗn＝Ｗn1＋Ｗn2＋
…Ｗnm）、さらに、図７に示すように、各Ｃ−ＭＯＳト
ランジスタのオン信号の立ち上がりタイミングをディレ
ィ時間ｔdだけズラして出力して順にオン状態にさせ
る。
【０００８】
【作用】タイミング発生手段はクロックパルスを入力し
オン信号の立ち上がりタイミングを遅延して出力してＭ
ＯＳスイッチング手段の各ＭＯＳトランジスタを順にオ
ン状態にする。このとき、サンプリングノイズが発生し
ようとするが、電荷を転送する過渡時におけるアナログ
スイッチのオン抵抗が高められることで、サンプリング
ノイズが低減される。
オン信号の立ち上がりタイミングを遅延して出力してＭ
ＯＳスイッチング手段の各ＭＯＳトランジスタを順にオ
ン状態にする。このとき、サンプリングノイズが発生し
ようとするが、電荷を転送する過渡時におけるアナログ
スイッチのオン抵抗が高められることで、サンプリング
ノイズが低減される。
【０００９】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図１にはスイッチトキャパシタ積分
器を示す。この積分器は、キャパシタ１と、Ｃ−ＭＯＳ
アナログスイッチ２，３，４，５と、オペアンプ６と、
積分用コンデンサ７とを備えている。Ｃ−ＭＯＳアナロ
グスイッチ２，３，４，５は、２組のＣ−ＭＯＳトラン
ジスタを並列接続することにより構成されている。即
ち、Ｃ−ＭＯＳアナログスイッチ２においては、ｐ型Ｍ
ＯＳトランジスタＴp1とｎ型ＭＯＳトランジスタＴn1と
により第１のＣ−ＭＯＳトランジスタが構成され、ｐ型
ＭＯＳトランジスタＴp2とｎ型ＭＯＳトランジスタＴn2
とにより第２のＣ−ＭＯＳトランジスタが構成されてい
る。同様に、Ｃ−ＭＯＳアナログスイッチ３において
は、Ｔp3とＴn3とにより第１のＣ−ＭＯＳトランジスタ
が構成され、Ｔp4とＴn4とにより第２のＣ−ＭＯＳトラ
ンジスタが構成されている。Ｃ−ＭＯＳアナログスイッ
チ４においては、Ｔp5とＴn5とにより第１のＣ−ＭＯＳ
トランジスタが構成され、Ｔp6とＴn6とにより第２のＣ
−ＭＯＳトランジスタが構成されている。Ｃ−ＭＯＳア
ナログスイッチ５においては、Ｔp7とＴn7とにより第１
のＣ−ＭＯＳトランジスタが構成され、Ｔp8とＴn8とに
より第２のＣ−ＭＯＳトランジスタが構成されている。
さらに、この２組のＣ−ＭＯＳトランジスタは、所望の
１組のＣ−ＭＯＳトランジスタのゲート幅に対し１／２
のゲート幅となっている。
に従って説明する。図１にはスイッチトキャパシタ積分
器を示す。この積分器は、キャパシタ１と、Ｃ−ＭＯＳ
アナログスイッチ２，３，４，５と、オペアンプ６と、
積分用コンデンサ７とを備えている。Ｃ−ＭＯＳアナロ
グスイッチ２，３，４，５は、２組のＣ−ＭＯＳトラン
ジスタを並列接続することにより構成されている。即
ち、Ｃ−ＭＯＳアナログスイッチ２においては、ｐ型Ｍ
ＯＳトランジスタＴp1とｎ型ＭＯＳトランジスタＴn1と
により第１のＣ−ＭＯＳトランジスタが構成され、ｐ型
ＭＯＳトランジスタＴp2とｎ型ＭＯＳトランジスタＴn2
とにより第２のＣ−ＭＯＳトランジスタが構成されてい
る。同様に、Ｃ−ＭＯＳアナログスイッチ３において
は、Ｔp3とＴn3とにより第１のＣ−ＭＯＳトランジスタ
が構成され、Ｔp4とＴn4とにより第２のＣ−ＭＯＳトラ
ンジスタが構成されている。Ｃ−ＭＯＳアナログスイッ
チ４においては、Ｔp5とＴn5とにより第１のＣ−ＭＯＳ
トランジスタが構成され、Ｔp6とＴn6とにより第２のＣ
−ＭＯＳトランジスタが構成されている。Ｃ−ＭＯＳア
ナログスイッチ５においては、Ｔp7とＴn7とにより第１
のＣ−ＭＯＳトランジスタが構成され、Ｔp8とＴn8とに
より第２のＣ−ＭＯＳトランジスタが構成されている。
さらに、この２組のＣ−ＭＯＳトランジスタは、所望の
１組のＣ−ＭＯＳトランジスタのゲート幅に対し１／２
のゲート幅となっている。
【００１０】信号入力端子８は、Ｃ−ＭＯＳアナログス
イッチ２とキャパシタ１とＣ−ＭＯＳアナログスイッチ
５との直列回路を介してオペアンプ６の反転入力端子に
接続されている。クランド端子９はＣ−ＭＯＳアナログ
スイッチ３を介してキャパシタ１の入力側に接続され、
又、Ｃ−ＭＯＳアナログスイッチ４を介してキャパシタ
１の出力側に接続され、さらに、オペアンプ６の非反転
入力端子に接続されている。
イッチ２とキャパシタ１とＣ−ＭＯＳアナログスイッチ
５との直列回路を介してオペアンプ６の反転入力端子に
接続されている。クランド端子９はＣ−ＭＯＳアナログ
スイッチ３を介してキャパシタ１の入力側に接続され、
又、Ｃ−ＭＯＳアナログスイッチ４を介してキャパシタ
１の出力側に接続され、さらに、オペアンプ６の非反転
入力端子に接続されている。
【００１１】又、クロック端子１０はタイミング発生回
路１１に接続されている。このタイミング発生回路１１
の出力端子１２はインバータ１３，１４を介してＣ−Ｍ
ＯＳアナログスイッチ２，４でのトランジスタＴn1，Ｔ
n5のゲート端子に接続されるとともに、出力端子１５は
インバータ１６，１７を介してＣ−ＭＯＳアナログスイ
ッチ２，４でのトランジスタＴn2, Ｔn6のゲート端子に
接続されている。タイミング発生回路１１の出力端子１
８はインバータ１９，２０を介してＣ−ＭＯＳアナログ
スイッチ３，５でのトランジスタＴn3, Ｔn7のゲート端
子に接続されるとともに、出力端子２１はインバータ２
２，２３を介してＣ−ＭＯＳアナログスイッチ３，５で
のトランジスタＴn4, Ｔn8のゲート端子に接続されてい
る。インバータ１３と１４との間の接続点ａはＣ−ＭＯ
Ｓアナログスイッチ２，４でのトランジスタＴp1, Ｔp5
のゲート端子に接続されるとともに、インバータ１６と
１７との間の接続点ｂはＣ−ＭＯＳアナログスイッチ
２，４でのトランジスタＴp2, Ｔp6のゲート端子に接続
されている。インバータ１９と２０との間の接続点ｃは
Ｃ−ＭＯＳアナログスイッチ３，５でのトランジスタＴ
p3, Ｔp7のゲート端子に接続されるとともに、インバー
タ２２と２３との間の接続点ｄはＣ−ＭＯＳアナログス
イッチ３，５でのトランジスタＴp4, Ｔp8のゲート端子
に接続されている。
路１１に接続されている。このタイミング発生回路１１
の出力端子１２はインバータ１３，１４を介してＣ−Ｍ
ＯＳアナログスイッチ２，４でのトランジスタＴn1，Ｔ
n5のゲート端子に接続されるとともに、出力端子１５は
インバータ１６，１７を介してＣ−ＭＯＳアナログスイ
ッチ２，４でのトランジスタＴn2, Ｔn6のゲート端子に
接続されている。タイミング発生回路１１の出力端子１
８はインバータ１９，２０を介してＣ−ＭＯＳアナログ
スイッチ３，５でのトランジスタＴn3, Ｔn7のゲート端
子に接続されるとともに、出力端子２１はインバータ２
２，２３を介してＣ−ＭＯＳアナログスイッチ３，５で
のトランジスタＴn4, Ｔn8のゲート端子に接続されてい
る。インバータ１３と１４との間の接続点ａはＣ−ＭＯ
Ｓアナログスイッチ２，４でのトランジスタＴp1, Ｔp5
のゲート端子に接続されるとともに、インバータ１６と
１７との間の接続点ｂはＣ−ＭＯＳアナログスイッチ
２，４でのトランジスタＴp2, Ｔp6のゲート端子に接続
されている。インバータ１９と２０との間の接続点ｃは
Ｃ−ＭＯＳアナログスイッチ３，５でのトランジスタＴ
p3, Ｔp7のゲート端子に接続されるとともに、インバー
タ２２と２３との間の接続点ｄはＣ−ＭＯＳアナログス
イッチ３，５でのトランジスタＴp4, Ｔp8のゲート端子
に接続されている。
【００１２】図２にはタイミング発生回路１１の具体的
構成を示す。タイミング発生回路１１は、フリップフロ
ップ回路２４と、ナンド回路２５，２６と、コンデンサ
２８，２９と、インバータ３０，３１，３２，３３，３
４，３５，３６，３７，３８とから構成されている。ク
ロック端子１０からのクロックパルスは、フリップフロ
ップ回路２４に直接及びインバータ３０を介して入力さ
れる。フリップフロップ回路２４の一方の出力信号は、
インバータ３３を介して出力端子１２に出力されるとと
もに、インバータ３１，３２、コンデンサ２８、ナンド
回路２５、インバータ３４を介して出力端子１５に出力
される。同様に、フリップフロップ回路２４の他の出力
信号は、インバータ３８を介して出力端子１８に出力さ
れるとともに、インバータ３５，３６、コンデンサ２
９、ナンド回路２６、インバータ３７を介して出力端子
２１に出力される。
構成を示す。タイミング発生回路１１は、フリップフロ
ップ回路２４と、ナンド回路２５，２６と、コンデンサ
２８，２９と、インバータ３０，３１，３２，３３，３
４，３５，３６，３７，３８とから構成されている。ク
ロック端子１０からのクロックパルスは、フリップフロ
ップ回路２４に直接及びインバータ３０を介して入力さ
れる。フリップフロップ回路２４の一方の出力信号は、
インバータ３３を介して出力端子１２に出力されるとと
もに、インバータ３１，３２、コンデンサ２８、ナンド
回路２５、インバータ３４を介して出力端子１５に出力
される。同様に、フリップフロップ回路２４の他の出力
信号は、インバータ３８を介して出力端子１８に出力さ
れるとともに、インバータ３５，３６、コンデンサ２
９、ナンド回路２６、インバータ３７を介して出力端子
２１に出力される。
【００１３】出力端子１８からのクロック信号φ1 ，出
力端子２１からのクロック信号φ'1, 出力端子１２から
のクロック信号φ2 , 出力端子１５からのクロック信号
φ'2に対し、図１のｃ点でのφ1 バー，ｄ点でのφ'1バ
ー，ａ点でのφ2 バー，ｂ点でのφ'2バーは、φ1 ，
φ'1，φ2 ，φ'2と逆相のＣーＭＯＳアナログスイッチ
の駆動クロックとなる。
力端子２１からのクロック信号φ'1, 出力端子１２から
のクロック信号φ2 , 出力端子１５からのクロック信号
φ'2に対し、図１のｃ点でのφ1 バー，ｄ点でのφ'1バ
ー，ａ点でのφ2 バー，ｂ点でのφ'2バーは、φ1 ，
φ'1，φ2 ，φ'2と逆相のＣーＭＯＳアナログスイッチ
の駆動クロックとなる。
【００１４】そして、図３に示すように、クロック信号
φ'1はクロック信号φ1 に対し所定のディレィ時間Ｔd
（１０ｎｓｅｃ）の遅れが発生する。同様に、クロック
信号φ'2はクロック信号φ2 に対し所定のディレィ時間
Ｔd （１０ｎｓｅｃ）の遅れが発生する。又、クロック
信号φ1 ，φ2 のオン時間は５００ｎｓｅｃである。
尚、ディレィ時間Ｔd は図２のコンデンサ２８，２９の
時定数を変更することにより調整できる。
φ'1はクロック信号φ1 に対し所定のディレィ時間Ｔd
（１０ｎｓｅｃ）の遅れが発生する。同様に、クロック
信号φ'2はクロック信号φ2 に対し所定のディレィ時間
Ｔd （１０ｎｓｅｃ）の遅れが発生する。又、クロック
信号φ1 ，φ2 のオン時間は５００ｎｓｅｃである。
尚、ディレィ時間Ｔd は図２のコンデンサ２８，２９の
時定数を変更することにより調整できる。
【００１５】次に、このように構成したスイッチトキャ
パシタ積分器の作用を説明する。図３におけるｔ1 のタ
イミングにてクロック信号φ2 が立ち上がると（クロッ
ク信号φ2 バーが立ち下がると）、Ｃ−ＭＯＳアナログ
スイッチ２，４での１組のＣ−ＭＯＳトランジスタ（Ｔ
n1，Ｔp1，Ｔn5，Ｔp5）がクロック信号φ2 ，φ2 バー
でオンする。そして、ディレィ時間ｔd の経過した時
に、クロック信号φ'2が立ち上がると（クロック信号
φ'2バーが立ち下がると）、クロック信号φ'2，φ'2バ
ーによりもう１組のＣ−ＭＯＳトランジスタ（Ｔn2，Ｔ
p2，Ｔn6，Ｔp6）がオンする。このことにより、信号入
力端子８からの入力信号Ｖinがサンプルされ、キャパシ
タ１に電荷が蓄積される。
パシタ積分器の作用を説明する。図３におけるｔ1 のタ
イミングにてクロック信号φ2 が立ち上がると（クロッ
ク信号φ2 バーが立ち下がると）、Ｃ−ＭＯＳアナログ
スイッチ２，４での１組のＣ−ＭＯＳトランジスタ（Ｔ
n1，Ｔp1，Ｔn5，Ｔp5）がクロック信号φ2 ，φ2 バー
でオンする。そして、ディレィ時間ｔd の経過した時
に、クロック信号φ'2が立ち上がると（クロック信号
φ'2バーが立ち下がると）、クロック信号φ'2，φ'2バ
ーによりもう１組のＣ−ＭＯＳトランジスタ（Ｔn2，Ｔ
p2，Ｔn6，Ｔp6）がオンする。このことにより、信号入
力端子８からの入力信号Ｖinがサンプルされ、キャパシ
タ１に電荷が蓄積される。
【００１６】次に、図３でのｔ2 のタイミングにてＣ−
ＭＯＳアナログスイッチ２，４がオフし、その後、ｔ3
のタイミングでクロック信号φ1が立ち上がると（クロ
ック信号φ1 バーが立ち下がると）、Ｃ−ＭＯＳアナロ
グスイッチ３，５での１組のＣ−ＭＯＳトランジスタ
（Ｔn3，Ｔp3，Ｔn7，Ｔp7）がクロック信号φ1 ，φ1
バーでオンする。そして、ディレィ時間ｔd の経過した
時に、クロック信号φ'1が立ち上がると（クロック信号
φ'1バーが立ち下がると）、クロック信号φ'1，φ'1バ
ーによりもう１組のＣ−ＭＯＳトランジスタ（Ｔn4，Ｔ
p4，Ｔn8，Ｔp8）がオンする。この動作により、キャパ
シタ１の電荷は積分用コンデンサ７へ転送され、出力Ｖ
out はステップ状に変化する。以上のサイクルのくり返
しにより、入力信号Ｖinはスイッチトキャパシタ回路の
伝達関数に基づき、出力Ｖout へ伝達される。
ＭＯＳアナログスイッチ２，４がオフし、その後、ｔ3
のタイミングでクロック信号φ1が立ち上がると（クロ
ック信号φ1 バーが立ち下がると）、Ｃ−ＭＯＳアナロ
グスイッチ３，５での１組のＣ−ＭＯＳトランジスタ
（Ｔn3，Ｔp3，Ｔn7，Ｔp7）がクロック信号φ1 ，φ1
バーでオンする。そして、ディレィ時間ｔd の経過した
時に、クロック信号φ'1が立ち上がると（クロック信号
φ'1バーが立ち下がると）、クロック信号φ'1，φ'1バ
ーによりもう１組のＣ−ＭＯＳトランジスタ（Ｔn4，Ｔ
p4，Ｔn8，Ｔp8）がオンする。この動作により、キャパ
シタ１の電荷は積分用コンデンサ７へ転送され、出力Ｖ
out はステップ状に変化する。以上のサイクルのくり返
しにより、入力信号Ｖinはスイッチトキャパシタ回路の
伝達関数に基づき、出力Ｖout へ伝達される。
【００１７】このように、Ｃ−ＭＯＳアナログスイッチ
２，３，４，５がオンする過渡時において、アナログス
イッチのオン抵抗を高め、キャパシタ１への充放電が進
むにつれオン抵抗を小さくするという、アナログスイッ
チのオン抵抗の時間的制御が行われる。その結果、電荷
を転送する過渡時には、電荷の急激な移動を緩和してサ
ンプリングノイズが低減される。尚、ディレイ時間ｔd
は１０ｎｓｅｃと僅かな時間であるためスイッチトキャ
パシタ回路の動作速度に影響を与えることはない。
２，３，４，５がオンする過渡時において、アナログス
イッチのオン抵抗を高め、キャパシタ１への充放電が進
むにつれオン抵抗を小さくするという、アナログスイッ
チのオン抵抗の時間的制御が行われる。その結果、電荷
を転送する過渡時には、電荷の急激な移動を緩和してサ
ンプリングノイズが低減される。尚、ディレイ時間ｔd
は１０ｎｓｅｃと僅かな時間であるためスイッチトキャ
パシタ回路の動作速度に影響を与えることはない。
【００１８】このように本実施例では、２組のＣ−ＭＯ
Ｓトランジスタを並列接続することによりＣ−ＭＯＳア
ナログスイッチ２，３，４，５（ＭＯＳスイッチング手
段）を構成し、タイミング発生回路１１（タイミング発
生手段）はクロックパルスを入力してＣ−ＭＯＳアナロ
グスイッチ２，３，４，５の各Ｃ−ＭＯＳトランジスタ
を順にオン状態にすべくオン信号の立ち上がりタイミン
グを僅かに遅延して出力するようにした。その結果、図
１１に示すようにアクティブフィルタ等のローパスフィ
ルタ５８を用いたノイズ低減方法では、ローパスフィル
タを構成するための抵抗、キャパシタ及びオペアンプ等
を付加する必要があったが、本実施例では、抵抗等を付
けることなくサンプリングノイズの低減を図ることがで
きる。このとき、回路規模の増加を伴なわず、かつＩＣ
内部で実現できる。
Ｓトランジスタを並列接続することによりＣ−ＭＯＳア
ナログスイッチ２，３，４，５（ＭＯＳスイッチング手
段）を構成し、タイミング発生回路１１（タイミング発
生手段）はクロックパルスを入力してＣ−ＭＯＳアナロ
グスイッチ２，３，４，５の各Ｃ−ＭＯＳトランジスタ
を順にオン状態にすべくオン信号の立ち上がりタイミン
グを僅かに遅延して出力するようにした。その結果、図
１１に示すようにアクティブフィルタ等のローパスフィ
ルタ５８を用いたノイズ低減方法では、ローパスフィル
タを構成するための抵抗、キャパシタ及びオペアンプ等
を付加する必要があったが、本実施例では、抵抗等を付
けることなくサンプリングノイズの低減を図ることがで
きる。このとき、回路規模の増加を伴なわず、かつＩＣ
内部で実現できる。
【００１９】尚、この発明は上記実施例に限定されるこ
となく、例えば、上記実施例ではアナログスイッチとし
てＣ−ＭＯＳスイッチを用いたが、スイッチとしてはＮ
−ＭＯＳスイッチ、Ｐ−ＭＯＳスイッチを用いてもよ
い。即ち、図４に示すように、Ｎ−ＭＯＳスイッチ３
９，４０，４１，４２を用いたり、図５に示すように、
Ｐ−ＭＯＳスイッチ４３，４４，４５，４６を用いても
よい。
となく、例えば、上記実施例ではアナログスイッチとし
てＣ−ＭＯＳスイッチを用いたが、スイッチとしてはＮ
−ＭＯＳスイッチ、Ｐ−ＭＯＳスイッチを用いてもよ
い。即ち、図４に示すように、Ｎ−ＭＯＳスイッチ３
９，４０，４１，４２を用いたり、図５に示すように、
Ｐ−ＭＯＳスイッチ４３，４４，４５，４６を用いても
よい。
【００２０】又、前記実施例ではアナログスイッチ（Ｍ
ＯＳトランジスタ）を２分割した例を示したが、３分割
以上でもよい。さらに、トランジスタの分割の方法とし
て、前記実施例では同じゲート幅を有するＭＯＳトラン
ジスタを用いたが、重み付けした分割でもよい。つま
り、異なるゲート幅を有するＭＯＳトランジスタを用い
て分割してもよい。尚、この場合においては、最初にオ
ン抵抗の大きな（ゲートサイズの小さな）トランジスタ
をオンし、その後に、オン抵抗の小さな（ゲートサイズ
の大きな）トランジスタをオンさせることが望ましい
が、あまりにオン抵抗の小さな（ゲートサイズの大き
な）トランジスタを用いると、このオン抵抗の小さなト
ランジスタをオンさせる際にノイズが発生するのでその
ための考慮は必要である。
ＯＳトランジスタ）を２分割した例を示したが、３分割
以上でもよい。さらに、トランジスタの分割の方法とし
て、前記実施例では同じゲート幅を有するＭＯＳトラン
ジスタを用いたが、重み付けした分割でもよい。つま
り、異なるゲート幅を有するＭＯＳトランジスタを用い
て分割してもよい。尚、この場合においては、最初にオ
ン抵抗の大きな（ゲートサイズの小さな）トランジスタ
をオンし、その後に、オン抵抗の小さな（ゲートサイズ
の大きな）トランジスタをオンさせることが望ましい
が、あまりにオン抵抗の小さな（ゲートサイズの大き
な）トランジスタを用いると、このオン抵抗の小さなト
ランジスタをオンさせる際にノイズが発生するのでその
ための考慮は必要である。
【００２１】さらに、上記実施例では４つのアナログス
イッチ２〜５とも２組のＭＯＳトランジスタを並列接続
したが、キャパシタ１の放電のためのアナログスイッチ
３，５のみ２組のＣ−ＭＯＳトランジスタを並列接続し
た構成とし、他のアナログスイッチ２，４については１
組のＣ−ＭＯＳトランジスタを使用してもよい。
イッチ２〜５とも２組のＭＯＳトランジスタを並列接続
したが、キャパシタ１の放電のためのアナログスイッチ
３，５のみ２組のＣ−ＭＯＳトランジスタを並列接続し
た構成とし、他のアナログスイッチ２，４については１
組のＣ−ＭＯＳトランジスタを使用してもよい。
【００２２】
【発明の効果】以上詳述したように各請求項の発明によ
れば、ローパスフィルタを用いることなくサンプリング
ノイズの低減を図ることができる優れた効果を発揮す
る。
れば、ローパスフィルタを用いることなくサンプリング
ノイズの低減を図ることができる優れた効果を発揮す
る。
【図１】実施例のスイッチトキャパシタ積分器の構成図
である。
である。
【図２】タイミング発生回路を示す電気回路図である。
【図３】アナログスイッチの駆動クロックタイミングを
示す図である。
示す図である。
【図４】別例のスイッチトキャパシタ積分器の構成図で
ある。
ある。
【図５】他の別例のスイッチトキャパシタ積分器の構成
図である。
図である。
【図６】アナログスイッチを説明するための図である。
【図７】クロックタイミングを示す図である。
【図８】従来技術を説明するためのスイッチトキャパシ
タ積分器の構成図である。
タ積分器の構成図である。
【図９】アナログスイッチの構成図である。
【図１０】アナログスイッチの駆動クロックタイミング
を示す図である。
を示す図である。
【図１１】ローパスフィルタを備えたＳＣＦの構成図で
ある。
ある。
３ ＭＯＳスイッチング手段としてのＣ−ＭＯＳアナロ
グスイッチ ５ ＭＯＳスイッチング手段としてのＣ−ＭＯＳアナロ
グスイッチ １１ タイミング発生手段としてのタイミング発生回路
グスイッチ ５ ＭＯＳスイッチング手段としてのＣ−ＭＯＳアナロ
グスイッチ １１ タイミング発生手段としてのタイミング発生回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03H 19/00 ＪＩＣＳＴファイル（ＪＯＩＳ) 特許ファイル（ＰＡＴＯＬＩＳ) 実用ファイル（ＰＡＴＯＬＩＳ)
Claims (5)
- 【請求項１】 電荷を蓄積するキャパシタと、前記キャパシタに電荷を充電、あるいは、キャパシタか
ら電荷を放電させるための複数個のアナログスイッチ
と、 前記アナログスイッチのオン・オフを制御するためのタ
イミング発生手段とを備え、 前記各アナログスイッチは、ＭＯＳトランジスタがその
ゲート幅を一定値に保つように複数個に分割され、か
つ、並列接続されて構成されていると共に、 前記タイミング発生手段は、一つのアナログスイッチを
構成する複数個の前記ＭＯＳトランジスタを順次オンさ
せるべく、立ち上がりのタイミングを遅延させた出力信
号を発生する ことを特徴とするスイッチトキャパシタ回
路。 - 【請求項２】 前記各アナログスイッチは、Ｐ型及びＮ
型ＭＯＳトランジスタがそれぞれのゲート幅を一定値に
保つように複数個に分割され、かつ、並列接続されてお
り、当該Ｐ型及びＮ型ＭＯＳトランジスタの組み合わせ
からなる複数組のＣＭＯＳトランジスタを備えたＣＯＭ
Ｓアナログスイッチであり、 前記タイミング発生手段は、一つの前記ＣＯＭＳアナロ
グスイッチを構成する複数組の前記ＣＭＯＳトランジス
タを順次オンさせるべく、立ち上がりのタイミングを遅
延させた出力信号を発生する請求項１に記載のスイッチ
トキャパシタ回路。 - 【請求項３】 前記各アナログスイッチは、Ｎ型ＭＯＳ
トランジスタがそのゲート幅を一定値に保つように複数
個に分割され、かつ、並列接続されて構成されていると
共に、 前記タイミング発生手段は、一つの前記アナログスイッ
チを構成する複数個のＮ型ＭＯＳトランジスタを順次オ
ンさせるべく、立ち上がりのタイミングを遅延させた出
力信号を発生する請求項１に記載のスイッチトキャパシ
タ回路。 - 【請求項４】 前記各アナログスイッチは、Ｐ型ＭＯＳ
トランジスタがそのゲート幅を一定値に保つように複数
個に分割され、かつ、並列接続されて構成されていると
共に、 前記タイミング発生手段は、一つの前記アナログスイッ
チを構成する複数個の Ｐ型ＭＯＳトランジスタを順次オ
ンさせるべく、立ち上がりのタイミングを遅延させた出
力信号を発生する請求項１に記載のスイッチトキャパシ
タ回路。 - 【請求項５】 電荷を蓄積するキャパシタと、 前記キャパシタに電荷を充電、あるいは、キャパシタか
ら電荷を放電させるための複数個のアナログスイッチ
と、 前記アナログスイッチのオン・オフを制御するためのタ
イミング発生手段とを備え、 前記各アナログスイッチは、Ｐ型及びＮ型ＭＯＳトラン
ジスタがそれぞれのゲート幅を一定値に保つように同一
サイズで２分割され、かつ、並列接続されており、当該
Ｐ型及びＮ型ＭＯＳトランジスタの組み合わせからなる
２組のＣＭＯＳトランジスタを備えたＣＯＭＳアナログ
スイッチであり、 前記タイミング発生手段は、一つの前記ＣＯＭＳアナロ
グスイッチを構成する２組の前記ＣＭＯＳトランジスタ
を順次オンさせるべく、立ち上がりのタイミングを遅延
させた出力信号を発生するスイッチトキャパシタ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03194505A JP3132064B2 (ja) | 1991-08-02 | 1991-08-02 | スイッチトキャパシタ回路 |
| US08/309,499 US5495199A (en) | 1991-08-02 | 1994-09-23 | Switched capacitor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03194505A JP3132064B2 (ja) | 1991-08-02 | 1991-08-02 | スイッチトキャパシタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0537300A JPH0537300A (ja) | 1993-02-12 |
| JP3132064B2 true JP3132064B2 (ja) | 2001-02-05 |
Family
ID=16325640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03194505A Expired - Lifetime JP3132064B2 (ja) | 1991-08-02 | 1991-08-02 | スイッチトキャパシタ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5495199A (ja) |
| JP (1) | JP3132064B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CA2157690A1 (en) * | 1995-09-07 | 1997-03-08 | Bosco Leung | Lower power passive sigma-delta converter |
| US5734288A (en) * | 1996-01-31 | 1998-03-31 | Analogic Corporation | Apparatus for and method of autozeroing the output of a charge-to-voltage converter |
| US6429719B1 (en) * | 1998-11-27 | 2002-08-06 | Matsushita Electric Industrial Co., Ltd. | Signal processing circuit for charge generation type detection device |
| US6191628B1 (en) | 1999-01-04 | 2001-02-20 | International Business Machines Corporation | Circuit for controlling the slew rate of a digital signal |
| US6542017B2 (en) * | 2001-06-13 | 2003-04-01 | Texas Instruments Incorporated | Feed-forward approach for timing skew in interleaved and double-sampled circuits |
| CN100338880C (zh) * | 2003-09-30 | 2007-09-19 | 联发科技股份有限公司 | 可抑制时钟脉冲馈通效应且具有低相位噪声的切换式电容电路与相关方法 |
| US7002393B2 (en) * | 2004-03-19 | 2006-02-21 | Mediatek Inc. | Switched capacitor circuit capable of minimizing clock feedthrough effect and having low phase noise and method thereof |
| JP4662826B2 (ja) * | 2005-08-05 | 2011-03-30 | 三洋電機株式会社 | スイッチ制御回路、δς変調回路、及びδς変調型ａｄコンバータ |
| JP5882539B2 (ja) | 2013-08-21 | 2016-03-09 | 旭化成エレクトロニクス株式会社 | Ｄ／ａ変換器及びｄ／ａ変換器の制御方法 |
| US9825646B1 (en) | 2016-07-07 | 2017-11-21 | Tech Idea Co., Ltd. | Integrator and A/D converter using the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5641579A (en) * | 1979-09-10 | 1981-04-18 | Toshiba Corp | Address selector |
| US4446390A (en) * | 1981-12-28 | 1984-05-01 | Motorola, Inc. | Low leakage CMOS analog switch circuit |
| JPS58198918A (ja) * | 1982-05-17 | 1983-11-19 | Matsushita Electric Ind Co Ltd | フイルタ回路 |
| KR860001485B1 (ko) * | 1982-09-13 | 1986-09-26 | 산요덴기 가부시기가이샤 | 애널로그스위치회로 |
| JPH0666640B2 (ja) * | 1986-07-21 | 1994-08-24 | 日本電信電話株式会社 | スイツチ制御回路 |
| JP2726413B2 (ja) * | 1986-12-25 | 1998-03-11 | 株式会社東芝 | 振幅比較回路 |
-
1991
- 1991-08-02 JP JP03194505A patent/JP3132064B2/ja not_active Expired - Lifetime
-
1994
- 1994-09-23 US US08/309,499 patent/US5495199A/en not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| １９９１年電子情報通信学会秋季大会講演論文集〔分冊５〕（１９９１年９月５日〜８日）ｐ．５−１２４ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5495199A (en) | 1996-02-27 |
| JPH0537300A (ja) | 1993-02-12 |
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