JP2004320566A - 擬似断熱的ダイナミック論理回路 - Google Patents
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Abstract
【課題】繰り返し波電源を用いる低消費電力論理回路において、より高速な動作を可能にすることである。
【解決手段】擬似断熱的ダイナミック論理回路１００において、各段の反転論理回路１０１，１０２，１０３，１０４は、充電ダイオードとｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタと放電ダイオードとが直列に接続され、充電ダイオード側の一端と放電ダイオード側の他端に繰り返し波電源回路１１０が接続される。奇数段の反転論理回路１０１，１０３に接続される第１繰り返し波電源回路１１１の出力電圧と、偶数段の反転論理回路１０２，１０４に接続される第２繰り返し波電源回路１１２の出力電圧とは、逆位相の関係に設定される。この構成により、各段の論理遷移は、繰り返し波電源の半周期を待つことなく行われ、高速応答が可能となる。
【選択図】 図３
【解決手段】擬似断熱的ダイナミック論理回路１００において、各段の反転論理回路１０１，１０２，１０３，１０４は、充電ダイオードとｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタと放電ダイオードとが直列に接続され、充電ダイオード側の一端と放電ダイオード側の他端に繰り返し波電源回路１１０が接続される。奇数段の反転論理回路１０１，１０３に接続される第１繰り返し波電源回路１１１の出力電圧と、偶数段の反転論理回路１０２，１０４に接続される第２繰り返し波電源回路１１２の出力電圧とは、逆位相の関係に設定される。この構成により、各段の論理遷移は、繰り返し波電源の半周期を待つことなく行われ、高速応答が可能となる。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、断熱的ダイナミック論理回路（ＡＤＣＬ回路、ＡｄｉａｂａｔｉｃＤｙｎａｍｉｃ ＣＭＯＳ Ｌｏｇｉｃ ｃｉｒｃｕｉｔ）を改良した擬似断熱的ダイナミック論理回路に関する。
【０００２】
【従来の技術】
断熱的ダイナミック論理回路（以下、ＡＤＣＬ回路と称する）は、ディッキンソンとデンカーにより１９９５年に提案された断熱的ダイナミックロジック（ＡＤＬ，Ａｄｉａｂａｔｉｃ Ｄｙｎａｍｉｃ Ｌｏｇｉｃ）を発展させた回路である。その特徴は、超低電力動作が可能な論理回路で、ＬＳＩとして集積化ができるところにある。ＡＤＣＬ回路は、非特許文献１に記載されるように、図１１に示す基本構成を有する。
【０００３】
図１１に示すように、ＡＤＣＬ回路１０は、スイッチング回路１２を介して、繰り返し波電源１４が電圧保持容量１６に直列接続された充放電回路である。スイッチング回路１２は、充電電流パス２２と放電電流パス２４とが並列に接続され、充電電流パス２２は、繰り返し波電源１４から電圧保持容量１６に向かって順方向に接続されたダイオード２８と、直列に接続されたｐチャネルＭＯＳトランジスタ２６とを含み、放電電流パス２４は、電圧保持容量１６から繰り返し波電源１４に向かって順方向に接続されたダイオード３２と、直列に接続されたｎチャネルＭＯＳトランジスタ３０とを含む。そして、ｐチャネルＭＯＳトランジスタ２６とｎチャネルＭＯＳトランジスタ３０の共通ゲート端子を入力端子４２とし、スイッチング回路１２と電圧保持容量１６との中間端子を出力端子４４とし、繰り返し波電源１４が接続される端子を電源端子４６とする。ここで繰り返し波電源とは、出力電圧波形が三角波、正弦波等の繰り返し波形を有する電源である。
【０００４】
図１２は、ＡＤＣＬ回路１０の動作を説明するタイムチャートで、（ａ）に繰り返し波電源電圧Ｖφ、（ｂ）に入力端子４２から入力される入力信号電圧Ｖｉｎ、（ｃ）に出力端子４４に出力される出力信号電圧Ｖｏｕｔを、横軸に時刻、縦軸に電圧を取って示す。ＡＤＣＬ回路１０においては、入力信号電圧Ｖｉｎを「Ｈレベル」から「Ｌレベル」に遷移させるタイミングを、繰り返し波電源電圧Ｖφの谷の近傍のタイミングに同期させる。また、入力信号電圧Ｖｉｎを「Ｌレベル」から「Ｈレベル」に遷移させるタイミングを、繰り返し波電源電圧Ｖφの山の近傍のタイミングに同期させる。そして繰り返し波電源電圧Ｖφの周期は、ｐチャネルＭＯＳトランジスタ２６、ｎチャネルＭＯＳトランジスタ３０のＯＮ抵抗成分と、電圧保持容量１６とで定まる時定数に比して、十分長い周期にとられる。
【０００５】
したがって、入力信号電圧Ｖｉｎが「Ｈレベル」から「Ｌレベル」に遷移したときは、ｐチャネルＭＯＳトランジスタ２６がＯＮして充電電流パス２２が導通し、繰り返し波電源電圧Ｖφが谷から山に遷移するにつれて電圧保持容量１６に電荷が充電され、出力端子４４の電圧が「Ｌレベル」から「Ｈレベル」に遷移する。このとき、繰り返し波電源電圧Ｖφの周期は、ｐチャネルＭＯＳトランジスタ２６のＯＮ抵抗と電圧保持容量１６とで定まる充電時定数より十分長いので、ｐチャネルＭＯＳトランジスタ２６のドレイン−ソース間の電圧差は殆ど生じない。すなわち充電に伴って消費する電力は極めて少ないものとなる。
【０００６】
入力信号電圧Ｖｉｎが「Ｌレベル」から「Ｈレベル」に遷移したときは、ｎチャネルＭＯＳトランジスタ３０がＯＮして放電電流パス２４が導通し、繰り返し波電源電圧Ｖφが山から谷に遷移するにつれて電圧保持容量１６の電荷が放電され、出力端子４４の電圧が「Ｈレベル」から「Ｌレベル」に遷移する。このとき、繰り返し波電源電圧Ｖφの周期は、ｎチャネルＭＯＳトランジスタ３０のＯＮ抵抗と電圧保持容量１６とで定まる放電時定数より十分長いので、ｎチャネルＭＯＳトランジスタ３０のドレイン−ソース間の電圧差は殆ど生じない。すなわち放電に伴って消費する電力は極めて少ないものとなる。
【０００７】
このように、ＡＤＣＬ回路１０は、Ｖｉｎの「Ｈレベル」「Ｌレベル」の電圧変化に応じ、Ｖｏｕｔにその反転した「Ｌレベル」「Ｈレベル」の電圧変化を出力する反転論理回路（インバータ回路）の働きをする。そして、この反転動作において、ｐチャネルＭＯＳトランジスタ２６のＯＮ抵抗及びｎチャネルＭＯＳトランジスタ３０のＯＮ抵抗で消費する電力、すなわち熱となって失われる電力損失はきわめて小さく、いわゆる断熱的な論理遷移が可能となる。
【０００８】
ＡＤＣＬ回路の有する特質は、低電力動作論理回路の代表とされる相補型ＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ ＭＯＳ：以下ＣＭＯＳと示す）回路と比較することでさらによく理解できる。図１３と図１４は、ＡＤＣＬ回路の他の構成例である。すなわち、図１１に示す構成から放電電流パスの中でｎチャネルＭＯＳトランジスタと放電用のダイオードとの直列接続の順序を逆にした構成が図１３であり、図１３の構成を書き換えてＣＭＯＳインバータ回路に類似した表現とした構成が図１４である。ＣＭＯＳインバータ回路の構成は図１５に示した。
【０００９】
ＡＤＣＬ回路の一構成例である図１４とＣＭＯＳインバータ回路の構成を示す図１５とを比較すると、ＡＤＣＬ回路は、ＣＭＯＳインバータ回路の基本構成に対してさらに、ｐチャネルＭＯＳトランジスタのソース端子と電源との間に充電用のダイオードを設け、ｎチャネルＭＯＳトランジスタのソース端子と電源との間に放電用のダイオードを設けたものであることが理解できる。そして、さらに特徴的なことに、ｐチャネルＭＯＳトランジスタ側の電源とｎチャネルＭＯＳトランジスタ側の電源は同一電源である。このような構成により、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを貫通して流れる電流というのが本質的に生じない。
【００１０】
このように、低電力動作論理回路の代表とされるＣＭＯＳ回路における消費電力成分であるスイッチング素子のＯＮ抵抗による消費電力成分の抑制も、相補型スイッチング素子を貫通して流れる貫通電流による消費電力成分の抑制も、ＡＤＣＬ回路においてはともに可能である。
【００１１】
【非特許文献１】
池上、高橋、王、水沼，超低消費電力ＡＤＣＬ回路，信学秋総大，Ｃ−５１４，１９９６
【００１２】
【発明が解決しようとする課題】
しかし、ＡＤＣＬ回路において、スイッチング素子の両端における電圧差をなくすためには、充放電のタイミングを繰り返し波の山と谷のタイミングに同期させる必要がある。また、ＡＤＣＬ回路を複数段縦続接続すると、各段の論理状態遷移は、繰り返し波の半周期、すなわち山と谷との間の遷移時間分ずつ遅れる性質がある。図１及び図２はその様子を示す図である。
【００１３】
図１において、ＡＤＣＬ回路が４段縦続接続されている。各ＡＤＣＬ回路の構成は図１４に説明した構成を用いている。図２は、繰り返し波電源電圧Ｖφと、各段のＡＤＣＬ回路への入力信号電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４について、横軸に時刻、縦軸に電圧を取って示したものである。図２（ａ），（ｂ），（ｃ）に示すように、繰り返し波電源電圧Ｖφが山から谷へ遷移するのに同期して初段のＡＤＣＬ回路５０への入力信号電圧Ｖ１が「Ｌレベル」から「Ｈレベル」に変化すると、初段のＡＤＣＬ回路５０の出力信号電圧すなわち第２段目のＡＤＣＬ回路５２への入力信号電圧Ｖ２は繰り返し波電源電圧Ｖφの半周期の時間をかけて「Ｈレベル」から「Ｌレベル」へ遷移する。
【００１４】
また、図２（ｃ），（ｄ）に示すように、第２段目のＡＤＣＬ回路５２への入力信号電圧Ｖ２が「Ｌレベル」へ遷移すると第２段目の充電電流パスが導通するが、その前に第２段目のＡＤＣＬ回路５２の電圧保持容量は放電電流パスにより十分に放電しているので、電圧保持容量の充電は繰り返し波電源電圧Ｖφが再び谷に遷移した後に始まる。すなわち第２段目のＡＤＣＬ回路５２における出力信号電圧すなわち第３段目のＡＤＣＬ回路５４への入力信号電圧Ｖ３の立ち上がりは、第２段目のＡＤＣＬ回路５２における入力信号電圧Ｖ２の立下りから、繰り返し波電源電圧Ｖφの半周期分遅れる。
【００１５】
同様に、図２（ｄ），（ｅ）に示すように、第３段目のＡＤＣＬ回路５４における出力信号電圧すなわち第４段目のＡＤＣＬ回路５６への入力信号電圧Ｖ４の立下りは、第３段目のＡＤＣＬ回路５４における入力信号電圧Ｖ３の立ち上がりから、繰り返し波電源電圧Ｖφの半周期分遅れる。このように、繰り返し波電源電圧Ｖφの半周期分ずつ遅れて各段の論理遷移が生ずる。
【００１６】
また、ＡＤＣＬ回路を複数段縦続接続するときの論理動作を確実にするには、出力端にある程度の大きさの電圧保持容量を設けることが望ましい。すなわち、出力端に何らの電圧保持容量を設けないときは、繰り返し波電源電圧Ｖφが、充電時においてｐチャネルＭＯＳトランジスタの寄生容量を介して出力端に回り込み、あるいは放電時においてｎチャネルＭＯＳトランジスタの寄生容量を介して出力端に回り込み、その結果出力端の電圧が不安定になることがある。これを防止するためには、ｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタの寄生容量、例えばゲート−ソース間の容量に比べて、十分大きい容量を出力端に設けることがよい。したがって、ＡＤＣＬ回路を複数段縦続接続するときには、各段の出力端に特別の電圧保持容量５８，６０，６２を設けることが望ましい。
【００１７】
このように、ＡＤＣＬ回路を複数段縦続接続するときの各段の論理遷移は、繰り返し波電源電圧Ｖφの半周期ずつ遅れて生ずるため、縦続接続全体の応答速度が遅くなる。また、ＡＤＣＬ回路を複数段縦続接続するときは、その論理動作を安定化するために、各出力端に特別の電圧保持容量を設けるため、集積度が阻害される。
【００１８】
本発明の目的は、かかる従来技術の課題を解決し、繰り返し波電源を用いる低消費電力論理回路において、より高速な動作を可能にすることである。本発明の他の目的は、繰り返し波電源を用いる低消費電力論理回路において、より集積度をあげることを可能にすることである。
【００１９】
【課題を解決するための手段】
１．擬似断熱的ダイナミック論理回路の原理
図３は、本発明に係る擬似断熱的ダイナミック論理回路の原理説明図である。従来の断熱的ダイナミック論理回路の例である図１と比較しやすいように、スイッチング素子、繰り返し波電源の表現を同様のものにしてある。図３において、擬似断熱的ダイナミック論理回路１００は、反転論理回路を４段縦続接続して構成されるものとして示したが、縦続接続段数は何段でもよい。
【００２０】
図３に示すように、各段の反転論理回路１０１，１０２，１０３，１０４は、図１と同様に、ダイオードとｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとダイオードとが直列に接続され、両端のダイオードに繰り返し波電源回路１１０が接続される。図１と比べて特徴的なことは、奇数段の反転論理回路１０１，１０３と偶数段の反転論理回路１０２，１０４とが区別され、それぞれ異なる繰り返し波電源回路に接続されることである。ここで、奇数段の反転論理回路１０１，１０３に接続される第１繰り返し波電源回路１１１の出力電圧と、奇数段の反転論理回路１０１，１０３に接続される第２繰り返し波電源回路１１２の出力電圧とは、相互に位相が逆位相の関係に設定される。
【００２１】
図４は、第１繰り返し波電源電圧Ｖφ１、第２繰り返し波電源電圧Ｖφ２、各段の反転論理回路への入力信号電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４について、横軸に時刻、縦軸に電圧を取って示したものである。
【００２２】
初段の反転論理回路１０１は、第１繰り返し波電源回路１１１に接続され、図４（ａ），（ｃ）に示すように、第１繰り返し波電源電圧Ｖφ１が山の近傍へ遷移するのに同期して入力信号電圧Ｖ１が「Ｌレベル」から「Ｈレベル」に変化する。これに応じて、図４（ａ），（ｄ）に示すように、初段の反転論理回路１０１の出力信号電圧すなわち第２段目の反転論理回路１０２への入力信号電圧Ｖ２は、第１繰り返し波電源電圧Ｖφ１の半周期の時間をかけて「Ｈレベル」から「Ｌレベル」へ遷移する。この状態遷移は、図１で説明したＡＤＣＬ回路、すなわち断熱的ダイナミック論理回路の動作と同様である。
【００２３】
第２段目の反転論理回路１０２は、第２繰り返し波電源回路１１２に接続される。図４（ａ），（ｂ）に示すように、第１繰り返し波電源電圧Ｖφ１と第２繰り返し波電源電圧Ｖφ２とは相互に逆位相の関係にある。そこで図４（ｂ），（ｄ）に示すように、第２段目の反転論理回路１０２への入力信号電圧Ｖ２が「Ｈレベル」から「Ｌレベル」へ遷移するとき、第２繰り返し波電源電圧Ｖφ２は谷から山へ遷移しつつある。したがって、第２段目の反転論理回路１０２への入力信号電圧Ｖ２が「Ｈレベル」から「Ｌレベル」へ遷移することでｐチャネルトランジスタがＯＮするとき、充電電流パスには谷から山へ遷移する第２繰り返し波電源電圧Ｖφ２が供給されていることになる。このことで、図４（ｂ），（ｅ）に示すように、第２段目の反転論理回路１０２の出力信号電圧すなわち第３段目の反転論理回路１０３への入力信号電圧Ｖ３は、「Ｌレベル」から「Ｈレベル」へ遷移する。この遷移は、第２繰り返し波電源電圧Ｖφ２の谷から山への遷移に伴って行われるのであって、第１繰り返し波電源電圧Ｖφ１の谷から山への遷移を待つ必要がない。つまり、第２段目の反転論理回路１０２の論理遷移は、第１繰り返し波電源電圧Ｖφ１の半周期を待つことなく行われる。
【００２４】
第３段目の反転論理回路１０３は、第１繰り返し波電源回路１１１に接続される。 図４（ａ），（ｅ）に示すように、第３段目の反転論理回路１０３への入力信号電圧Ｖ３が「Ｌレベル」から「Ｈレベル」へ遷移するとき、第１繰り返し波電源電圧Ｖφ１はまだ山から谷へ遷移しつつある。したがって、第３段目の反転論理回路１０３への入力信号電圧Ｖ３が「Ｌレベル」から「Ｈレベル」へ遷移することでｎチャネルトランジスタがＯＮするとき、放電電流パスには山から谷へ遷移する第１繰り返し波電源電圧Ｖφ１が供給されていることになる。このことで、第３段目の反転論理回路１０３の出力信号電圧すなわち第４段目の反転論理回路１０４への入力信号電圧Ｖ４は、「Ｈレベル」から「Ｌレベル」へ遷移する。この遷移は、第１繰り返し波電源電圧Ｖφ１の山から谷への遷移に伴って行われるのであって、第２繰り返し波電源電圧Ｖφ２の山から谷への遷移を待つ必要がない。つまり、第３段目の反転論理回路１０３の論理遷移は、第２繰り返し波電源電圧Ｖφ２の半周期を待つことなく行われる。
【００２５】
このように、ＡＤＣＬ回路を縦続接続する際に、奇数段と複数段とに区別し、それぞれを異なる繰り返し波電源回路であって、相互に位相が逆位相の関係の繰り返し波電源回路に接続することで、縦続接続全体の応答速度を著しく向上させることができる。
【００２６】
また、各段の論理回路について繰り返し波電源の回り込みをみると、例えば、充電時においてｐチャネルＭＯＳトランジスタの寄生容量を介しての出力端への回り込みは、ゲート側からの回り込みとソース側からの回り込みについて互いに位相が逆位相の関係になり、結果として回り込みの影響が減殺される。放電時においても同様である。したがって、繰り返し波電源の回りこみによる出力端電圧の不安定現象は大幅に少なくなる。
【００２７】
図３の構成から明らかなように、擬似断熱的ダイナミック論理回路１００においても、断熱的ダイナミック論理回路と同様に、ｐチャネルＭＯＳトランジスタ側の電源とｎチャネルＭＯＳトランジスタ側の電源は同一電源である。したがって、擬似断熱的ダイナミック論理回路においては、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを貫通して流れる電流は本質的に生じない。
【００２８】
一方、上記の説明から明らかなように、図３の擬似断熱的ダイナミック論理回路１００においては、初段の論理回路の論理遷移を除き、第２段目以降の論理回路の論理遷移は、繰り返し波電源の谷から山あるいは山から谷の遷移に同期していない。すなわち、論理遷移の際に、ｐチャネルＭＯＳトランジスタのソース−ドレイン間の電圧差あるいはｐチャネルＭＯＳトランジスタのソース−ドレイン間の電圧差はゼロにはならない。したがって、断熱的ダイナミック論理回路と異なり、擬似断熱的ダイナミック論理回路においては、ｐチャネルＭＯＳトランジスタのＯＮ抵抗及びｎチャネルＭＯＳトランジスタのＯＮ抵抗で消費する電力、すなわち熱となって失われる電力損失が発生する。このことが、「擬似」断熱的と呼ぶことにする所以である。
【００２９】
図５は、本発明に係る擬似断熱的ダイナミック論理回路を、従来の断熱的ダイナミック論理回路と、Ｃ／ＭＯＳ論理回路と比較して並べた図である。ここに示されるように、擬似断熱的ダイナミック論理回路は、断熱的ダイナミック論理回路の低消費電力の特質と、Ｃ／ＭＯＳ論理回路の高速性の特質とを折衷した特質を有する。
【００３０】
２．課題解決手段
本発明に係る擬似断熱的ダイナミック論理回路は、繰り返し波電源と、縦続接続された複数段のスイッチング論理回路とを含む縦続接続論理回路であって、各段のスイッチング論理回路は、並列に接続された充電電流パスと放電電流パスを介して、出力端子に繰り返し波電源が接続され、充電電流パスは、繰り返し波電源から出力端子に向かって順方向に接続された充電ダイオードと、直列に接続された第１極性のスイッチ素子とを含み、放電電流パスは、出力端子から繰り返し波電源に向かって順方向に接続された放電ダイオードと、直列に接続された第１極性と逆の極性の第２極性のスイッチ素子とを含み、両スイッチ素子の共通制御端子を入力端子とし、充電電流パスと放電電流パスとの接続点を出力端子とし、繰り返し波電源は、奇数段のスイッチング論理回路に接続される第１繰り返し波電源と、偶数段のスイッチング論理回路に接続され、第１繰り返し波電源と逆位相の関係にある第２繰り返し波電源とを含み、各段のスイッチ論理回路において、第１極性のスイッチ素子がＯＮすることで、繰り返し波電源から充電電流パスを介して充電が行われて出力端子電圧がＬレベルからＨレベルに変化し、第２極性のスイッチ素子がＯＮすることで繰り返し波電源へ向かって放電電流パスを介して放電が行われて出力端子電圧がＨレベルからＬレベルに変化し、かつ、縦続接続における先の段の出力電圧の変化とともに後の段の出力電圧が変化することを特徴とする。
【００３１】
上記構成により、奇数段のスイッチング論理回路に接続される第１繰り返し波電源の電圧と、偶数段のスイッチング論理回路に接続される第２繰り返し波電源の電圧とは、相互に位相が逆位相の関係にある。したがって、擬似断熱的ダイナミック論理回路の原理で説明したように、繰り返し波電源の半周期の遅れを待たずに各段の論理遷移が可能となり、高速化を図ることができる。また、相互に逆位相の繰り返し波電源が各段に交互に接続されるので、各段の出力電圧における繰り返し波電源の回りこみの影響を減殺できる。したがって、電圧保持容量を特に設けることを要せず、集積化が容易となる。
【００３２】
また、本発明に係る擬似断熱的ダイナミック論理回路において、奇数段の複数のスイッチング論理回路は、共通の第１充電ダイオードと、第１放電ダイオードとを備え、各段の第１極性のスイッチ素子がそれぞれ第１充電ダイオードに接続されて各充電電流パスを構成し、各第２極性のスイッチ素子がそれぞれ第１放電ダイオードに接続されて各放電電流パスを構成し、偶数段の複数のスイッチング論理回路は、共通の第２充電ダイオードと、第２放電ダイオードとを備え、各段の第１極性のスイッチ素子がそれぞれ第２充電ダイオードに接続されて各充電電流パスを構成し、各第２極性のスイッチ素子がそれぞれ第２放電ダイオードに接続され各放電電流パスを構成することを特徴とする。
【００３３】
縦続接続論理回路において各段の動作に注目すると、ある段が充電状態のときは次の段は放電状態、その次の段は充電状態というように１段おきに充電状態と放電状態になる。したがって、奇数段の各論理回路の動作は、すべて充電状態かあるいは放電状態であり、逆に偶数段の各論理回路の動作は、すべて放電状態かあるいは放電状態である。したがって、充電ダイオード及び放電ダイオードは、奇数段ごと、あるいは偶数段ごとに共通化することができる。上記構成により、奇数段の複数のスイッチング論理回路は、共通の第１充電ダイオードと、第１放電ダイオードとを備え、偶数段の複数のスイッチング論理回路は、共通の第２充電ダイオードと、第２放電ダイオードとを備える。したがって、回路構成が簡単になり、集積化が容易となる。
【００３４】
また、第１極性のスイッチ素子は、ｐチャネルＭＯＳトランジスタであり、第２極性のスイッチ素子は、ｎチャネルＭＯＳトランジスタであり、ダイオードは、ＭＯＳトランジスタのゲートとドレインとを短絡して得られるＭＯＳダイオードであることが好ましい。上記構成により、ＭＯＳトランジスタを基本とした簡明な回路構成とでき、集積化も容易となる。
【００３５】
また、第１極性のスイッチ素子は、ｐチャネルＭＯＳトランジスタであり、第２極性のスイッチ素子は、ｎチャネルＭＯＳトランジスタであり、ダイオードは、ショットキーダイオードであることが好ましい。上記構成により、ダイオードの順方向立ち上がり電圧を小さくでき、またＭＯＳダイオードにおいて生ずる基板効果による立ち上がり電圧の変化がないので、論理振幅をより大きくできる。
【００３６】
また、本発明に係る擬似断熱的ダイナミック論理回路は、シリコン集積回路であることを特徴とする。したがって、小型化を図ることができる。
【００３７】
【発明の実施の形態】
以下に図面を用い、本発明に係る実施の形態につき詳細に説明する。以下の説明では、４段の反転論理回路を縦続接続した例を示すが、段数は４段以外の複数段であればよい。また、各段の論理回路を構成するスイッチング素子としてｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを用いたが、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタを用いてもよく、また、極性の相互に異なるＭＯＳ構造以外の電界効果型トランジスタを用いてもよい。また、充電ダイオード及び放電ダイオードとしてｎチャネル型のＭＯＳダイオードを用いたが、ｐチャネル型のＭＯＳダイオードを用いてもよい。また、一般的なｐｎ接合ダイオードや、ショットキーダイオード等の他のタイプの整流素子を用いてもよい。
【００３８】
図６は、擬似断熱的ダイナミック論理回路２００として、反転論理回路を４段縦続接続した例を示す。擬似断熱的ダイナミック論理回路２００は、４つのスイッチング回路２０１，２０２，２０３，２０４と、２つの繰り返し波電源回路２１１，２１２を含む。４つのスイッチング回路２０１，２０２，２０３，２０４は、先の段の出力端が次の段の入力端となるように、縦続接続される。４つのスイッチング回路２０１，２０２，２０３，２０４は、奇数段のスイッチング回路２０１，２０３のグループと、偶数段のスイッチング回路２０２，２０４のグループに区別され、奇数段のグループには第１繰り返し波電源回路２１１が接 続され、偶数段のグループには第２繰り返し波電源回路２１２が接続される。
【００３９】
各スイッチング回路２０１，２０２，２０３，２０４は、繰り返し波電源回路への接続を除いて同様の構成を有する。例えば、奇数段の各スイッチング回路２０１，２０３は、ｐチャネルＭＯＳトランジスタ２４０とｎチャネルＭＯＳトランジスタ２４２と、２つのｎチャネル型ＭＯＳダイオード２４４，２４６とからなる。いま、ＭＯＳトランジスタのソースをＳ、ドレインをＤ、ゲートをＧ、基板をＢと表すことにすると、ｐチャネルＭＯＳトランジスタ２４０のゲートＧとｎチャネルＭＯＳトランジスタ２４２のゲートＧとは相互に接続され、各段のスイッチング回路における入力端子として用いられる。また、ｐチャネルＭＯＳトランジスタ２４０のドレインＤとｎチャネルＭＯＳトランジスタ２４２のドレインＤとは相互に接続され、各段のスイッチング回路の出力端子として用いられる。
【００４０】
また、２つのｎチャネル型ＭＯＳダイオード２４４，２４６は、ｎチャネルＭＯＳトランジスタのドレインＤとゲートＧとを短絡して形成される。すなわち、その短絡端子ＤＧを正極側端子端子とし、ソースＳを負極側端子として、両端子間の電圧−電流特性がダイオードの整流特性を有する素子として用いられる。一方のｎチャネル型ＭＯＳダイオード２４４の負極側端子はｐチャネルＭＯＳトランジスタ２４０のソースＳに接続されて充電用のダイオードとして用いられ、他方のｎチャネル型ＭＯＳダイオード２４６の正極側端子はｎチャネルＭＯＳトランジスタ２４２のソースＳに接続されて放電用のダイオードとして用いられる。
【００４１】
各スイッチング回路２０１，２０３を構成するｐチャネルＭＯＳトランジスタ２４０の基板Ｂは、正バイアスの基板電源回路２３０に接続され、ｎチャネルＭＯＳトランジスタ２４２の各基板Ｂと、ｎチャネル型ＭＯＳダイオード２４４，２４６の各基板Ｂは、接地電位に接続される。
【００４２】
偶数段の各スイッチング回路２０２，２０４も、ｐチャネルＭＯＳトランジスタ２５０とｎチャネルＭＯＳトランジスタ２５２と、２つのｎチャネル型ＭＯＳダイオード２５４，２５６とからなり、各構成要素における接続関係は、上に述べた奇数段の各スイッチング回路２０１，２０３における各構成要素の接続関係と同じである。
【００４３】
奇数段の各スイッチング回路２０１，２０３と偶数段の各スイッチング回路２０２，２０４とで異なるのは、繰り返し波電源回路との接続である。すなわち、奇数段の各スイッチング回路２０１，２０３においては、一方のｎチャネル型ＭＯＳダイオード２４４、すなわち充電用のダイオードの正極側端子と、他方のｎチャネル型ＭＯＳダイオード２４６、すなわち放電用のダイオードの負極側端子とが第１繰り返し波電源回路２１１に接続される。これに対し、偶数段の各スイッチング回路２０２，２０４においては、充電用ダイオードである一方のｎチャネル型ＭＯＳダイオード２５４の正極側端子と、放電用ダイオードである他方のｎチャネル型ＭＯＳダイオード２５６の負極側端子とが第２繰り返し波電源回路２１２に接続される。
【００４４】
第１繰り返し波電源回路２１１の出力電圧と第２繰り返し波電源回路２１２の出力電圧とは、相互の位相が逆位相の関係に設定される。第１繰り返し波電源回路２１１と第２繰り返し波電源回路２１２とはそれぞれ独立に設けることもでき、あるいは第１繰り返し波電源回路２１１に反転回路を接続し、その反転回路の出力電圧を第２繰り返し波電源回路２１２の出力電圧に相当するものとして用いることもできる。
【００４５】
図６の構成の擬似断熱的ダイナミック論理回路について動作確認した結果、繰り返し波電源を振幅５Ｖの５ＭＨｚ正弦波とし、初段入力信号を振幅５Ｖの１ＭＨｚ矩形波として、動作時の消費電力として３７０ｎＷを得ることができた。ここで用いたｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタは、ゲート酸化膜厚２５ｎｍ、チャネル長１．２μｍ、チャネル幅１０μｍ、ｎチャネルＭＯＳトランジスタのしきい値０．８Ｖ、ｐチャネルＭＯＳトランジスタのしきい値−０．８Ｖである。ｎチャネル型ＭＯＳダイオードは、スイッチング素子として用いたｎチャネルＭＯＳトランジスタと同じものをそのゲートＧとドレインＤとを短絡して用いている。ｐチャネルＭＯＳトランジスタの基板バイアス電源は、接地電位に対し＋５Ｖに設定してある。
【００４６】
この動作時の性能は、同じｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを用いて４段縦続接続の断熱的ダイナミック論理回路の性能と比較して、同じ消費電力において動作速度が断熱的ダイナミック論理回路よりもおよそ５倍速い。また、同じｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを用いた４段縦続接続のＣＭＯＳ論理回路の性能と比較して、同じ動作速度において消費電力はＣＭＯＳ論理回路のおよそ１／２ですむ。
【００４７】
図７に、他の擬似断熱的ダイナミック論理回路３００を示す。この例では、充電用のダイオードと放電用のダイオードを各段ごとに設けるのでなく、奇数段の各論理回路に共通の１つの充電ダイオードと共通の１つの放電ダイオードを設け、これと別に偶数段の各論理回路に共通の１つの充電ダイオードと共通の１つの放電ダイオードを設ける。このようにできる理由は以下のとおりである。縦続接続において、例えば初段が放電動作を行っていれば、次段は充電動作を行い、その次の段は放電動作、さらにその次の段は充電動作を行う。つまり、奇数段はすべて放電動作、偶数段はすべて充電動作を行うことになる。逆に、初段が充電動作を行うときは、奇数段はすべて充電動作、偶数段はすべて放電動作を行うことになる。したがって、縦続接続の各段を奇数段のグループと偶数段のグループに分けることで、それぞれ充電ダイオード及び放電ダイオードの共通化を図ることができる。
【００４８】
図７に示すように、初段のｐチャネルＭＯＳトランジスタ２４０のソースＳと、３段目のｐチャネルＭＯＳトランジスタ２４０のソースＳとは、共通のｎチャネル型ＭＯＳダイオード３０４の負極側端子であるソースＳと接続される。ここでｎチャネル型ＭＯＳダイオード３０４は、奇数段に共通の充電ダイオードの機能を有する。また、初段のｎチャネルＭＯＳトランジスタ２４２のソースＳと、３段目のｎチャネルＭＯＳトランジスタ２４２のソースＳとは、共通のｎチャネル型ＭＯＳダイオード３０６の正極側端子であるゲートＧとドレインＤとの短絡端子と接続される。ここでｎチャネル型ＭＯＳダイオード３０６は、奇数段に共通の放電ダイオードの機能を有する。同様に、偶数段に共通の充電ダイオードとしてｎチャネル型ＭＯＳダイオード３１４が設けられ、偶数段に共通の放電ダイオードとしてｎチャネル型ＭＯＳダイオード３１６が設けられる。
【００４９】
このように、充電ダイオードと放電ダイオードについて共通化を行うことで、回路構成がより簡明になり、回路の小型化を図ることができる。
【００５０】
上記において、擬似断熱ダイナミック論理回路の例として、反転論理回路の縦続接続について説明したが、擬似断熱ダイナミック論理回路としては、他の論理回路の縦続接続であってもよい。例えば、ＯＲ，ＮＯＲ，ＡＮＤ，ＮＯＲ等の論理回路を含む縦続接続であってもよい。
【００５１】
図８は、ＮＯＲ論理回路を含む擬似断熱ダイナミック論理回路の例として、ＮＯＲ論理回路とそれに縦続接続される反転論理回路の部分を抜き出して示した図である。この例において、２入力ＮＯＲ論理回路３５０と反転論理回路３５２とが縦続接続され、２入力ＮＯＲ論理回路３５０には第１繰り返し波電源回路３６０が接続され、反転論理回路３５２には第２繰り返し波電源回路３６２が接続される。第１繰り返し波電源回路３６０の出力電圧と第２繰り返し波電源回路３６２の出力電圧とは、相互に位相が逆位相の関係に設定される。充電ダイオードがｐチャネルＭＯＳトランジスタ側に接続され、放電ダイオードがｎチャネルＭＯＳトランジスタ側に接続されることは図６等と同様である。
【００５２】
図９は、２入力ＮＯＲ論理回路３５０における２つの入力信号電圧Ｖｉｎ１，Ｖｉｎ２と、出力信号電圧Ｖｏｕｔとのタイミング関係を示す図で、横軸に時刻、縦軸に電圧を取ってある。このように、２入力ＮＯＲ論理回路３５０において放電動作は、２つの入力信号電圧Ｖｉｎ１，Ｖｉｎ２のうち「Ｌレベル」から「Ｈレベル」への立ち上がりが早い方の入力信号に支配されて行われ、充電動作は、２つの入力信号電圧Ｖｉｎ１，Ｖｉｎ２のうち「Ｈレベル」から「Ｌレベル」への立下りが遅い方の入力信号に支配されて行われる。したがって、２つの入力信号電圧Ｖｉｎ１，Ｖｉｎ２に支配されて論理遷移が起こることを除けば、充電動作と放電動作が交代に起こることは１入力支配の反転論理回路と同じである。つまり、２入力ＮＯＲ論理回路３５０の前の段で充電動作が行われれば、２入力ＮＯＲ論理回路３５０では放電動作が行われ、２入力ＮＯＲ論理回路３５０の次の段である反転論理回路３６２では充電動作が行われる。そこで、縦続接続において例えば２入力ＮＯＲ論理回路３５０が奇数段に相当すれば、他の奇数段と同じ第１繰り返し波電源回路３６０を２入力ＮＯＲ論理回路３５０に接続し、２入力ＮＯＲ論理回路３５０の前後の段等の偶数段に対しては、第１繰り返し波電源回路３６０の出力電圧と逆位相の関係にある出力電圧を供給する第２繰り返し波電源回路３６０を接続することで、擬似断熱的ダイナミック論理回路を構成することができる。
【００５３】
図１０は、シリコン集積回路化した擬似断熱的ダイナミック論理回路４００の模式断面図である。図１０においては、擬似断熱的ダイナミック論理回路の一部として縦続接続された反転論理回路の２段分が示される。この例では、ｎ型シリコン基板にｐウエルが作りこまれ、ｎ型基板部分にｐチャネルＭＯＳトランジスタ４４２，４５２が形成され、ｐウエル部分にｎチャネルＭＯＳトランジスタ４４０，４５０及びｎチャネル型ＭＯＳダイオード４４４，４４６，４５４，４５６が形成される。なお、図示されていないが、各ｐウエルには最低電位が、ｎ型基板には最高電位が与えられて、各デバイスの分離が行われる。
【００５４】
縦続接続の前段の反転論理回路４０１は、ｎチャネル型ＭＯＳダイオード４４４とｐチャネルＭＯＳトランジスタ４４２とｎチャネルＭＯＳトランジスタ４４０とｎチャネル型ＭＯＳダイオード４４６とが直列に接続され、ｎチャネル型ＭＯＳダイオード４４４，４４６には第１繰り返し波電源回路４１１が接続される。ｐチャネルＭＯＳトランジスタ４４２のゲートＧとｎチャネルＭＯＳトランジスタ４４０のゲートＧとは相互に接続されて入力端子となり、その前の段から入力信号電圧Ｖｉｎが加えられる。ｐチャネルＭＯＳトランジスタ４４２のドレインＤとｎチャネルＭＯＳトランジスタ４４０のドレインＤとは相互に接続されて出力端子となり、その出力信号電圧Ｖｏｕｔは、後段の反転論理回路４０２の入力端子に入力される。後段の反転論理回路４０２の構成も同様で、異なるのは、充電ダイオードであるｎチャネル型ＭＯＳダイオード４５４と放電ダイオードであるｎチャネル型ＭＯＳダイオード４４６に第２繰り返し波電源回路４１２が接続されることである。既に述べているように、第２繰り返し波電源回路４１２の出力電圧は、第１繰り返し波電源回路４１１の出力電圧と相互に逆位相の関係に設定される。
【００５５】
【発明の効果】
本発明に係る擬似断熱的ダイナミック論理回路においては、繰り返し波電源を用いつつ、より高速な動作が可能になる。本発明に係る擬似断熱的ダイナミック論理回路においては、繰り返し波電源を用いつつ、より集積度をあげることが可能になる。
【図面の簡単な説明】
【図１】断熱的ダイナミック論理回路（４段縦続接続ＡＤＣＬ回路）を示す図である。
【図２】図１における、繰り返し波電源電圧Ｖφ及び各段の入力信号電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４のタイムチャートである。
【図３】本発明に係る擬似断熱的ダイナミック論理回路の原理説明図である。
【図４】図３における、第１繰り返し波電源電圧Ｖφ１と第２繰り返し波電源電圧Ｖφ２と各段の入力信号電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４のタイムチャートである。
【図５】本発明に係る擬似断熱的ダイナミック論理回路と、従来の断熱的ダイナミック論理回路及びＣ／ＭＯＳ論理回路と比較して並べた図である。
【図６】本発明に係る実施の形態における擬似断熱的ダイナミック論理回路として、反転論理回路を４段縦続接続した例を示す図である。
【図７】他の擬似断熱的ダイナミック論理回路を示す図である。
【図８】ＮＯＲ論理回路を含む擬似断熱ダイナミック論理回路の例を示す図である。
【図９】図８における２つの入力信号電圧Ｖｉｎ１，Ｖｉｎ２と出力信号電圧Ｖｏｕｔのタイミングチャートである。
【図１０】本発明に係る実施の形態におけるシリコン集積回路化した擬似断熱的ダイナミック論理回路の模式断面図である。
【図１１】ＡＤＣＬ回路の基本構成を示す図である。
【図１２】ＡＤＣＬ回路の動作を説明するタイムチャートである。
【図１３】ＡＤＣＬ回路の他の構成例を示す図である。
【図１４】ＡＤＣＬ回路のさらに他の構成例を示す図である。
【図１５】ＣＭＯＳインバータ回路の構成例を示す図である。
【符号の説明】
１０，５０，５２，５４ ＡＤＣＬ回路、１２，２０１，２０２，２０３，２０４ スイッチング回路、１４ 繰り返し波電源、２２ 充電電流パス、２４ 放電電流パス、２６，２４０，２５０，４４２，４５２ ｐチャネルＭＯＳトランジスタ、２８，３２ ダイオード、３０，２４２，２５２，４４０，４５０ ｎチャネルＭＯＳトランジスタ、４２ 入力端子、４４ 出力端子、１００，２００，３００，４００ 擬似断熱的ダイナミック論理回路、１０１，１０２，１０３，１０４，３５２，３６２，４０１，４０２ 反転論理回路、１１１，１１２，２１１，２１２，３６０，３６２，４１１，４１２ 繰り返し波電源回路、２４４，２４６，２５４，２５６，３０４，３０６，３１４，３１６，４４４，４４６，４５４，４５６ ｎチャネル型ＭＯＳダイオード。
【発明の属する技術分野】
本発明は、断熱的ダイナミック論理回路（ＡＤＣＬ回路、ＡｄｉａｂａｔｉｃＤｙｎａｍｉｃ ＣＭＯＳ Ｌｏｇｉｃ ｃｉｒｃｕｉｔ）を改良した擬似断熱的ダイナミック論理回路に関する。
【０００２】
【従来の技術】
断熱的ダイナミック論理回路（以下、ＡＤＣＬ回路と称する）は、ディッキンソンとデンカーにより１９９５年に提案された断熱的ダイナミックロジック（ＡＤＬ，Ａｄｉａｂａｔｉｃ Ｄｙｎａｍｉｃ Ｌｏｇｉｃ）を発展させた回路である。その特徴は、超低電力動作が可能な論理回路で、ＬＳＩとして集積化ができるところにある。ＡＤＣＬ回路は、非特許文献１に記載されるように、図１１に示す基本構成を有する。
【０００３】
図１１に示すように、ＡＤＣＬ回路１０は、スイッチング回路１２を介して、繰り返し波電源１４が電圧保持容量１６に直列接続された充放電回路である。スイッチング回路１２は、充電電流パス２２と放電電流パス２４とが並列に接続され、充電電流パス２２は、繰り返し波電源１４から電圧保持容量１６に向かって順方向に接続されたダイオード２８と、直列に接続されたｐチャネルＭＯＳトランジスタ２６とを含み、放電電流パス２４は、電圧保持容量１６から繰り返し波電源１４に向かって順方向に接続されたダイオード３２と、直列に接続されたｎチャネルＭＯＳトランジスタ３０とを含む。そして、ｐチャネルＭＯＳトランジスタ２６とｎチャネルＭＯＳトランジスタ３０の共通ゲート端子を入力端子４２とし、スイッチング回路１２と電圧保持容量１６との中間端子を出力端子４４とし、繰り返し波電源１４が接続される端子を電源端子４６とする。ここで繰り返し波電源とは、出力電圧波形が三角波、正弦波等の繰り返し波形を有する電源である。
【０００４】
図１２は、ＡＤＣＬ回路１０の動作を説明するタイムチャートで、（ａ）に繰り返し波電源電圧Ｖφ、（ｂ）に入力端子４２から入力される入力信号電圧Ｖｉｎ、（ｃ）に出力端子４４に出力される出力信号電圧Ｖｏｕｔを、横軸に時刻、縦軸に電圧を取って示す。ＡＤＣＬ回路１０においては、入力信号電圧Ｖｉｎを「Ｈレベル」から「Ｌレベル」に遷移させるタイミングを、繰り返し波電源電圧Ｖφの谷の近傍のタイミングに同期させる。また、入力信号電圧Ｖｉｎを「Ｌレベル」から「Ｈレベル」に遷移させるタイミングを、繰り返し波電源電圧Ｖφの山の近傍のタイミングに同期させる。そして繰り返し波電源電圧Ｖφの周期は、ｐチャネルＭＯＳトランジスタ２６、ｎチャネルＭＯＳトランジスタ３０のＯＮ抵抗成分と、電圧保持容量１６とで定まる時定数に比して、十分長い周期にとられる。
【０００５】
したがって、入力信号電圧Ｖｉｎが「Ｈレベル」から「Ｌレベル」に遷移したときは、ｐチャネルＭＯＳトランジスタ２６がＯＮして充電電流パス２２が導通し、繰り返し波電源電圧Ｖφが谷から山に遷移するにつれて電圧保持容量１６に電荷が充電され、出力端子４４の電圧が「Ｌレベル」から「Ｈレベル」に遷移する。このとき、繰り返し波電源電圧Ｖφの周期は、ｐチャネルＭＯＳトランジスタ２６のＯＮ抵抗と電圧保持容量１６とで定まる充電時定数より十分長いので、ｐチャネルＭＯＳトランジスタ２６のドレイン−ソース間の電圧差は殆ど生じない。すなわち充電に伴って消費する電力は極めて少ないものとなる。
【０００６】
入力信号電圧Ｖｉｎが「Ｌレベル」から「Ｈレベル」に遷移したときは、ｎチャネルＭＯＳトランジスタ３０がＯＮして放電電流パス２４が導通し、繰り返し波電源電圧Ｖφが山から谷に遷移するにつれて電圧保持容量１６の電荷が放電され、出力端子４４の電圧が「Ｈレベル」から「Ｌレベル」に遷移する。このとき、繰り返し波電源電圧Ｖφの周期は、ｎチャネルＭＯＳトランジスタ３０のＯＮ抵抗と電圧保持容量１６とで定まる放電時定数より十分長いので、ｎチャネルＭＯＳトランジスタ３０のドレイン−ソース間の電圧差は殆ど生じない。すなわち放電に伴って消費する電力は極めて少ないものとなる。
【０００７】
このように、ＡＤＣＬ回路１０は、Ｖｉｎの「Ｈレベル」「Ｌレベル」の電圧変化に応じ、Ｖｏｕｔにその反転した「Ｌレベル」「Ｈレベル」の電圧変化を出力する反転論理回路（インバータ回路）の働きをする。そして、この反転動作において、ｐチャネルＭＯＳトランジスタ２６のＯＮ抵抗及びｎチャネルＭＯＳトランジスタ３０のＯＮ抵抗で消費する電力、すなわち熱となって失われる電力損失はきわめて小さく、いわゆる断熱的な論理遷移が可能となる。
【０００８】
ＡＤＣＬ回路の有する特質は、低電力動作論理回路の代表とされる相補型ＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ ＭＯＳ：以下ＣＭＯＳと示す）回路と比較することでさらによく理解できる。図１３と図１４は、ＡＤＣＬ回路の他の構成例である。すなわち、図１１に示す構成から放電電流パスの中でｎチャネルＭＯＳトランジスタと放電用のダイオードとの直列接続の順序を逆にした構成が図１３であり、図１３の構成を書き換えてＣＭＯＳインバータ回路に類似した表現とした構成が図１４である。ＣＭＯＳインバータ回路の構成は図１５に示した。
【０００９】
ＡＤＣＬ回路の一構成例である図１４とＣＭＯＳインバータ回路の構成を示す図１５とを比較すると、ＡＤＣＬ回路は、ＣＭＯＳインバータ回路の基本構成に対してさらに、ｐチャネルＭＯＳトランジスタのソース端子と電源との間に充電用のダイオードを設け、ｎチャネルＭＯＳトランジスタのソース端子と電源との間に放電用のダイオードを設けたものであることが理解できる。そして、さらに特徴的なことに、ｐチャネルＭＯＳトランジスタ側の電源とｎチャネルＭＯＳトランジスタ側の電源は同一電源である。このような構成により、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを貫通して流れる電流というのが本質的に生じない。
【００１０】
このように、低電力動作論理回路の代表とされるＣＭＯＳ回路における消費電力成分であるスイッチング素子のＯＮ抵抗による消費電力成分の抑制も、相補型スイッチング素子を貫通して流れる貫通電流による消費電力成分の抑制も、ＡＤＣＬ回路においてはともに可能である。
【００１１】
【非特許文献１】
池上、高橋、王、水沼，超低消費電力ＡＤＣＬ回路，信学秋総大，Ｃ−５１４，１９９６
【００１２】
【発明が解決しようとする課題】
しかし、ＡＤＣＬ回路において、スイッチング素子の両端における電圧差をなくすためには、充放電のタイミングを繰り返し波の山と谷のタイミングに同期させる必要がある。また、ＡＤＣＬ回路を複数段縦続接続すると、各段の論理状態遷移は、繰り返し波の半周期、すなわち山と谷との間の遷移時間分ずつ遅れる性質がある。図１及び図２はその様子を示す図である。
【００１３】
図１において、ＡＤＣＬ回路が４段縦続接続されている。各ＡＤＣＬ回路の構成は図１４に説明した構成を用いている。図２は、繰り返し波電源電圧Ｖφと、各段のＡＤＣＬ回路への入力信号電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４について、横軸に時刻、縦軸に電圧を取って示したものである。図２（ａ），（ｂ），（ｃ）に示すように、繰り返し波電源電圧Ｖφが山から谷へ遷移するのに同期して初段のＡＤＣＬ回路５０への入力信号電圧Ｖ１が「Ｌレベル」から「Ｈレベル」に変化すると、初段のＡＤＣＬ回路５０の出力信号電圧すなわち第２段目のＡＤＣＬ回路５２への入力信号電圧Ｖ２は繰り返し波電源電圧Ｖφの半周期の時間をかけて「Ｈレベル」から「Ｌレベル」へ遷移する。
【００１４】
また、図２（ｃ），（ｄ）に示すように、第２段目のＡＤＣＬ回路５２への入力信号電圧Ｖ２が「Ｌレベル」へ遷移すると第２段目の充電電流パスが導通するが、その前に第２段目のＡＤＣＬ回路５２の電圧保持容量は放電電流パスにより十分に放電しているので、電圧保持容量の充電は繰り返し波電源電圧Ｖφが再び谷に遷移した後に始まる。すなわち第２段目のＡＤＣＬ回路５２における出力信号電圧すなわち第３段目のＡＤＣＬ回路５４への入力信号電圧Ｖ３の立ち上がりは、第２段目のＡＤＣＬ回路５２における入力信号電圧Ｖ２の立下りから、繰り返し波電源電圧Ｖφの半周期分遅れる。
【００１５】
同様に、図２（ｄ），（ｅ）に示すように、第３段目のＡＤＣＬ回路５４における出力信号電圧すなわち第４段目のＡＤＣＬ回路５６への入力信号電圧Ｖ４の立下りは、第３段目のＡＤＣＬ回路５４における入力信号電圧Ｖ３の立ち上がりから、繰り返し波電源電圧Ｖφの半周期分遅れる。このように、繰り返し波電源電圧Ｖφの半周期分ずつ遅れて各段の論理遷移が生ずる。
【００１６】
また、ＡＤＣＬ回路を複数段縦続接続するときの論理動作を確実にするには、出力端にある程度の大きさの電圧保持容量を設けることが望ましい。すなわち、出力端に何らの電圧保持容量を設けないときは、繰り返し波電源電圧Ｖφが、充電時においてｐチャネルＭＯＳトランジスタの寄生容量を介して出力端に回り込み、あるいは放電時においてｎチャネルＭＯＳトランジスタの寄生容量を介して出力端に回り込み、その結果出力端の電圧が不安定になることがある。これを防止するためには、ｐチャネルＭＯＳトランジスタあるいはｎチャネルＭＯＳトランジスタの寄生容量、例えばゲート−ソース間の容量に比べて、十分大きい容量を出力端に設けることがよい。したがって、ＡＤＣＬ回路を複数段縦続接続するときには、各段の出力端に特別の電圧保持容量５８，６０，６２を設けることが望ましい。
【００１７】
このように、ＡＤＣＬ回路を複数段縦続接続するときの各段の論理遷移は、繰り返し波電源電圧Ｖφの半周期ずつ遅れて生ずるため、縦続接続全体の応答速度が遅くなる。また、ＡＤＣＬ回路を複数段縦続接続するときは、その論理動作を安定化するために、各出力端に特別の電圧保持容量を設けるため、集積度が阻害される。
【００１８】
本発明の目的は、かかる従来技術の課題を解決し、繰り返し波電源を用いる低消費電力論理回路において、より高速な動作を可能にすることである。本発明の他の目的は、繰り返し波電源を用いる低消費電力論理回路において、より集積度をあげることを可能にすることである。
【００１９】
【課題を解決するための手段】
１．擬似断熱的ダイナミック論理回路の原理
図３は、本発明に係る擬似断熱的ダイナミック論理回路の原理説明図である。従来の断熱的ダイナミック論理回路の例である図１と比較しやすいように、スイッチング素子、繰り返し波電源の表現を同様のものにしてある。図３において、擬似断熱的ダイナミック論理回路１００は、反転論理回路を４段縦続接続して構成されるものとして示したが、縦続接続段数は何段でもよい。
【００２０】
図３に示すように、各段の反転論理回路１０１，１０２，１０３，１０４は、図１と同様に、ダイオードとｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとダイオードとが直列に接続され、両端のダイオードに繰り返し波電源回路１１０が接続される。図１と比べて特徴的なことは、奇数段の反転論理回路１０１，１０３と偶数段の反転論理回路１０２，１０４とが区別され、それぞれ異なる繰り返し波電源回路に接続されることである。ここで、奇数段の反転論理回路１０１，１０３に接続される第１繰り返し波電源回路１１１の出力電圧と、奇数段の反転論理回路１０１，１０３に接続される第２繰り返し波電源回路１１２の出力電圧とは、相互に位相が逆位相の関係に設定される。
【００２１】
図４は、第１繰り返し波電源電圧Ｖφ１、第２繰り返し波電源電圧Ｖφ２、各段の反転論理回路への入力信号電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４について、横軸に時刻、縦軸に電圧を取って示したものである。
【００２２】
初段の反転論理回路１０１は、第１繰り返し波電源回路１１１に接続され、図４（ａ），（ｃ）に示すように、第１繰り返し波電源電圧Ｖφ１が山の近傍へ遷移するのに同期して入力信号電圧Ｖ１が「Ｌレベル」から「Ｈレベル」に変化する。これに応じて、図４（ａ），（ｄ）に示すように、初段の反転論理回路１０１の出力信号電圧すなわち第２段目の反転論理回路１０２への入力信号電圧Ｖ２は、第１繰り返し波電源電圧Ｖφ１の半周期の時間をかけて「Ｈレベル」から「Ｌレベル」へ遷移する。この状態遷移は、図１で説明したＡＤＣＬ回路、すなわち断熱的ダイナミック論理回路の動作と同様である。
【００２３】
第２段目の反転論理回路１０２は、第２繰り返し波電源回路１１２に接続される。図４（ａ），（ｂ）に示すように、第１繰り返し波電源電圧Ｖφ１と第２繰り返し波電源電圧Ｖφ２とは相互に逆位相の関係にある。そこで図４（ｂ），（ｄ）に示すように、第２段目の反転論理回路１０２への入力信号電圧Ｖ２が「Ｈレベル」から「Ｌレベル」へ遷移するとき、第２繰り返し波電源電圧Ｖφ２は谷から山へ遷移しつつある。したがって、第２段目の反転論理回路１０２への入力信号電圧Ｖ２が「Ｈレベル」から「Ｌレベル」へ遷移することでｐチャネルトランジスタがＯＮするとき、充電電流パスには谷から山へ遷移する第２繰り返し波電源電圧Ｖφ２が供給されていることになる。このことで、図４（ｂ），（ｅ）に示すように、第２段目の反転論理回路１０２の出力信号電圧すなわち第３段目の反転論理回路１０３への入力信号電圧Ｖ３は、「Ｌレベル」から「Ｈレベル」へ遷移する。この遷移は、第２繰り返し波電源電圧Ｖφ２の谷から山への遷移に伴って行われるのであって、第１繰り返し波電源電圧Ｖφ１の谷から山への遷移を待つ必要がない。つまり、第２段目の反転論理回路１０２の論理遷移は、第１繰り返し波電源電圧Ｖφ１の半周期を待つことなく行われる。
【００２４】
第３段目の反転論理回路１０３は、第１繰り返し波電源回路１１１に接続される。 図４（ａ），（ｅ）に示すように、第３段目の反転論理回路１０３への入力信号電圧Ｖ３が「Ｌレベル」から「Ｈレベル」へ遷移するとき、第１繰り返し波電源電圧Ｖφ１はまだ山から谷へ遷移しつつある。したがって、第３段目の反転論理回路１０３への入力信号電圧Ｖ３が「Ｌレベル」から「Ｈレベル」へ遷移することでｎチャネルトランジスタがＯＮするとき、放電電流パスには山から谷へ遷移する第１繰り返し波電源電圧Ｖφ１が供給されていることになる。このことで、第３段目の反転論理回路１０３の出力信号電圧すなわち第４段目の反転論理回路１０４への入力信号電圧Ｖ４は、「Ｈレベル」から「Ｌレベル」へ遷移する。この遷移は、第１繰り返し波電源電圧Ｖφ１の山から谷への遷移に伴って行われるのであって、第２繰り返し波電源電圧Ｖφ２の山から谷への遷移を待つ必要がない。つまり、第３段目の反転論理回路１０３の論理遷移は、第２繰り返し波電源電圧Ｖφ２の半周期を待つことなく行われる。
【００２５】
このように、ＡＤＣＬ回路を縦続接続する際に、奇数段と複数段とに区別し、それぞれを異なる繰り返し波電源回路であって、相互に位相が逆位相の関係の繰り返し波電源回路に接続することで、縦続接続全体の応答速度を著しく向上させることができる。
【００２６】
また、各段の論理回路について繰り返し波電源の回り込みをみると、例えば、充電時においてｐチャネルＭＯＳトランジスタの寄生容量を介しての出力端への回り込みは、ゲート側からの回り込みとソース側からの回り込みについて互いに位相が逆位相の関係になり、結果として回り込みの影響が減殺される。放電時においても同様である。したがって、繰り返し波電源の回りこみによる出力端電圧の不安定現象は大幅に少なくなる。
【００２７】
図３の構成から明らかなように、擬似断熱的ダイナミック論理回路１００においても、断熱的ダイナミック論理回路と同様に、ｐチャネルＭＯＳトランジスタ側の電源とｎチャネルＭＯＳトランジスタ側の電源は同一電源である。したがって、擬似断熱的ダイナミック論理回路においては、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを貫通して流れる電流は本質的に生じない。
【００２８】
一方、上記の説明から明らかなように、図３の擬似断熱的ダイナミック論理回路１００においては、初段の論理回路の論理遷移を除き、第２段目以降の論理回路の論理遷移は、繰り返し波電源の谷から山あるいは山から谷の遷移に同期していない。すなわち、論理遷移の際に、ｐチャネルＭＯＳトランジスタのソース−ドレイン間の電圧差あるいはｐチャネルＭＯＳトランジスタのソース−ドレイン間の電圧差はゼロにはならない。したがって、断熱的ダイナミック論理回路と異なり、擬似断熱的ダイナミック論理回路においては、ｐチャネルＭＯＳトランジスタのＯＮ抵抗及びｎチャネルＭＯＳトランジスタのＯＮ抵抗で消費する電力、すなわち熱となって失われる電力損失が発生する。このことが、「擬似」断熱的と呼ぶことにする所以である。
【００２９】
図５は、本発明に係る擬似断熱的ダイナミック論理回路を、従来の断熱的ダイナミック論理回路と、Ｃ／ＭＯＳ論理回路と比較して並べた図である。ここに示されるように、擬似断熱的ダイナミック論理回路は、断熱的ダイナミック論理回路の低消費電力の特質と、Ｃ／ＭＯＳ論理回路の高速性の特質とを折衷した特質を有する。
【００３０】
２．課題解決手段
本発明に係る擬似断熱的ダイナミック論理回路は、繰り返し波電源と、縦続接続された複数段のスイッチング論理回路とを含む縦続接続論理回路であって、各段のスイッチング論理回路は、並列に接続された充電電流パスと放電電流パスを介して、出力端子に繰り返し波電源が接続され、充電電流パスは、繰り返し波電源から出力端子に向かって順方向に接続された充電ダイオードと、直列に接続された第１極性のスイッチ素子とを含み、放電電流パスは、出力端子から繰り返し波電源に向かって順方向に接続された放電ダイオードと、直列に接続された第１極性と逆の極性の第２極性のスイッチ素子とを含み、両スイッチ素子の共通制御端子を入力端子とし、充電電流パスと放電電流パスとの接続点を出力端子とし、繰り返し波電源は、奇数段のスイッチング論理回路に接続される第１繰り返し波電源と、偶数段のスイッチング論理回路に接続され、第１繰り返し波電源と逆位相の関係にある第２繰り返し波電源とを含み、各段のスイッチ論理回路において、第１極性のスイッチ素子がＯＮすることで、繰り返し波電源から充電電流パスを介して充電が行われて出力端子電圧がＬレベルからＨレベルに変化し、第２極性のスイッチ素子がＯＮすることで繰り返し波電源へ向かって放電電流パスを介して放電が行われて出力端子電圧がＨレベルからＬレベルに変化し、かつ、縦続接続における先の段の出力電圧の変化とともに後の段の出力電圧が変化することを特徴とする。
【００３１】
上記構成により、奇数段のスイッチング論理回路に接続される第１繰り返し波電源の電圧と、偶数段のスイッチング論理回路に接続される第２繰り返し波電源の電圧とは、相互に位相が逆位相の関係にある。したがって、擬似断熱的ダイナミック論理回路の原理で説明したように、繰り返し波電源の半周期の遅れを待たずに各段の論理遷移が可能となり、高速化を図ることができる。また、相互に逆位相の繰り返し波電源が各段に交互に接続されるので、各段の出力電圧における繰り返し波電源の回りこみの影響を減殺できる。したがって、電圧保持容量を特に設けることを要せず、集積化が容易となる。
【００３２】
また、本発明に係る擬似断熱的ダイナミック論理回路において、奇数段の複数のスイッチング論理回路は、共通の第１充電ダイオードと、第１放電ダイオードとを備え、各段の第１極性のスイッチ素子がそれぞれ第１充電ダイオードに接続されて各充電電流パスを構成し、各第２極性のスイッチ素子がそれぞれ第１放電ダイオードに接続されて各放電電流パスを構成し、偶数段の複数のスイッチング論理回路は、共通の第２充電ダイオードと、第２放電ダイオードとを備え、各段の第１極性のスイッチ素子がそれぞれ第２充電ダイオードに接続されて各充電電流パスを構成し、各第２極性のスイッチ素子がそれぞれ第２放電ダイオードに接続され各放電電流パスを構成することを特徴とする。
【００３３】
縦続接続論理回路において各段の動作に注目すると、ある段が充電状態のときは次の段は放電状態、その次の段は充電状態というように１段おきに充電状態と放電状態になる。したがって、奇数段の各論理回路の動作は、すべて充電状態かあるいは放電状態であり、逆に偶数段の各論理回路の動作は、すべて放電状態かあるいは放電状態である。したがって、充電ダイオード及び放電ダイオードは、奇数段ごと、あるいは偶数段ごとに共通化することができる。上記構成により、奇数段の複数のスイッチング論理回路は、共通の第１充電ダイオードと、第１放電ダイオードとを備え、偶数段の複数のスイッチング論理回路は、共通の第２充電ダイオードと、第２放電ダイオードとを備える。したがって、回路構成が簡単になり、集積化が容易となる。
【００３４】
また、第１極性のスイッチ素子は、ｐチャネルＭＯＳトランジスタであり、第２極性のスイッチ素子は、ｎチャネルＭＯＳトランジスタであり、ダイオードは、ＭＯＳトランジスタのゲートとドレインとを短絡して得られるＭＯＳダイオードであることが好ましい。上記構成により、ＭＯＳトランジスタを基本とした簡明な回路構成とでき、集積化も容易となる。
【００３５】
また、第１極性のスイッチ素子は、ｐチャネルＭＯＳトランジスタであり、第２極性のスイッチ素子は、ｎチャネルＭＯＳトランジスタであり、ダイオードは、ショットキーダイオードであることが好ましい。上記構成により、ダイオードの順方向立ち上がり電圧を小さくでき、またＭＯＳダイオードにおいて生ずる基板効果による立ち上がり電圧の変化がないので、論理振幅をより大きくできる。
【００３６】
また、本発明に係る擬似断熱的ダイナミック論理回路は、シリコン集積回路であることを特徴とする。したがって、小型化を図ることができる。
【００３７】
【発明の実施の形態】
以下に図面を用い、本発明に係る実施の形態につき詳細に説明する。以下の説明では、４段の反転論理回路を縦続接続した例を示すが、段数は４段以外の複数段であればよい。また、各段の論理回路を構成するスイッチング素子としてｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを用いたが、ｐｎｐバイポーラトランジスタとｎｐｎバイポーラトランジスタを用いてもよく、また、極性の相互に異なるＭＯＳ構造以外の電界効果型トランジスタを用いてもよい。また、充電ダイオード及び放電ダイオードとしてｎチャネル型のＭＯＳダイオードを用いたが、ｐチャネル型のＭＯＳダイオードを用いてもよい。また、一般的なｐｎ接合ダイオードや、ショットキーダイオード等の他のタイプの整流素子を用いてもよい。
【００３８】
図６は、擬似断熱的ダイナミック論理回路２００として、反転論理回路を４段縦続接続した例を示す。擬似断熱的ダイナミック論理回路２００は、４つのスイッチング回路２０１，２０２，２０３，２０４と、２つの繰り返し波電源回路２１１，２１２を含む。４つのスイッチング回路２０１，２０２，２０３，２０４は、先の段の出力端が次の段の入力端となるように、縦続接続される。４つのスイッチング回路２０１，２０２，２０３，２０４は、奇数段のスイッチング回路２０１，２０３のグループと、偶数段のスイッチング回路２０２，２０４のグループに区別され、奇数段のグループには第１繰り返し波電源回路２１１が接 続され、偶数段のグループには第２繰り返し波電源回路２１２が接続される。
【００３９】
各スイッチング回路２０１，２０２，２０３，２０４は、繰り返し波電源回路への接続を除いて同様の構成を有する。例えば、奇数段の各スイッチング回路２０１，２０３は、ｐチャネルＭＯＳトランジスタ２４０とｎチャネルＭＯＳトランジスタ２４２と、２つのｎチャネル型ＭＯＳダイオード２４４，２４６とからなる。いま、ＭＯＳトランジスタのソースをＳ、ドレインをＤ、ゲートをＧ、基板をＢと表すことにすると、ｐチャネルＭＯＳトランジスタ２４０のゲートＧとｎチャネルＭＯＳトランジスタ２４２のゲートＧとは相互に接続され、各段のスイッチング回路における入力端子として用いられる。また、ｐチャネルＭＯＳトランジスタ２４０のドレインＤとｎチャネルＭＯＳトランジスタ２４２のドレインＤとは相互に接続され、各段のスイッチング回路の出力端子として用いられる。
【００４０】
また、２つのｎチャネル型ＭＯＳダイオード２４４，２４６は、ｎチャネルＭＯＳトランジスタのドレインＤとゲートＧとを短絡して形成される。すなわち、その短絡端子ＤＧを正極側端子端子とし、ソースＳを負極側端子として、両端子間の電圧−電流特性がダイオードの整流特性を有する素子として用いられる。一方のｎチャネル型ＭＯＳダイオード２４４の負極側端子はｐチャネルＭＯＳトランジスタ２４０のソースＳに接続されて充電用のダイオードとして用いられ、他方のｎチャネル型ＭＯＳダイオード２４６の正極側端子はｎチャネルＭＯＳトランジスタ２４２のソースＳに接続されて放電用のダイオードとして用いられる。
【００４１】
各スイッチング回路２０１，２０３を構成するｐチャネルＭＯＳトランジスタ２４０の基板Ｂは、正バイアスの基板電源回路２３０に接続され、ｎチャネルＭＯＳトランジスタ２４２の各基板Ｂと、ｎチャネル型ＭＯＳダイオード２４４，２４６の各基板Ｂは、接地電位に接続される。
【００４２】
偶数段の各スイッチング回路２０２，２０４も、ｐチャネルＭＯＳトランジスタ２５０とｎチャネルＭＯＳトランジスタ２５２と、２つのｎチャネル型ＭＯＳダイオード２５４，２５６とからなり、各構成要素における接続関係は、上に述べた奇数段の各スイッチング回路２０１，２０３における各構成要素の接続関係と同じである。
【００４３】
奇数段の各スイッチング回路２０１，２０３と偶数段の各スイッチング回路２０２，２０４とで異なるのは、繰り返し波電源回路との接続である。すなわち、奇数段の各スイッチング回路２０１，２０３においては、一方のｎチャネル型ＭＯＳダイオード２４４、すなわち充電用のダイオードの正極側端子と、他方のｎチャネル型ＭＯＳダイオード２４６、すなわち放電用のダイオードの負極側端子とが第１繰り返し波電源回路２１１に接続される。これに対し、偶数段の各スイッチング回路２０２，２０４においては、充電用ダイオードである一方のｎチャネル型ＭＯＳダイオード２５４の正極側端子と、放電用ダイオードである他方のｎチャネル型ＭＯＳダイオード２５６の負極側端子とが第２繰り返し波電源回路２１２に接続される。
【００４４】
第１繰り返し波電源回路２１１の出力電圧と第２繰り返し波電源回路２１２の出力電圧とは、相互の位相が逆位相の関係に設定される。第１繰り返し波電源回路２１１と第２繰り返し波電源回路２１２とはそれぞれ独立に設けることもでき、あるいは第１繰り返し波電源回路２１１に反転回路を接続し、その反転回路の出力電圧を第２繰り返し波電源回路２１２の出力電圧に相当するものとして用いることもできる。
【００４５】
図６の構成の擬似断熱的ダイナミック論理回路について動作確認した結果、繰り返し波電源を振幅５Ｖの５ＭＨｚ正弦波とし、初段入力信号を振幅５Ｖの１ＭＨｚ矩形波として、動作時の消費電力として３７０ｎＷを得ることができた。ここで用いたｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタは、ゲート酸化膜厚２５ｎｍ、チャネル長１．２μｍ、チャネル幅１０μｍ、ｎチャネルＭＯＳトランジスタのしきい値０．８Ｖ、ｐチャネルＭＯＳトランジスタのしきい値−０．８Ｖである。ｎチャネル型ＭＯＳダイオードは、スイッチング素子として用いたｎチャネルＭＯＳトランジスタと同じものをそのゲートＧとドレインＤとを短絡して用いている。ｐチャネルＭＯＳトランジスタの基板バイアス電源は、接地電位に対し＋５Ｖに設定してある。
【００４６】
この動作時の性能は、同じｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを用いて４段縦続接続の断熱的ダイナミック論理回路の性能と比較して、同じ消費電力において動作速度が断熱的ダイナミック論理回路よりもおよそ５倍速い。また、同じｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを用いた４段縦続接続のＣＭＯＳ論理回路の性能と比較して、同じ動作速度において消費電力はＣＭＯＳ論理回路のおよそ１／２ですむ。
【００４７】
図７に、他の擬似断熱的ダイナミック論理回路３００を示す。この例では、充電用のダイオードと放電用のダイオードを各段ごとに設けるのでなく、奇数段の各論理回路に共通の１つの充電ダイオードと共通の１つの放電ダイオードを設け、これと別に偶数段の各論理回路に共通の１つの充電ダイオードと共通の１つの放電ダイオードを設ける。このようにできる理由は以下のとおりである。縦続接続において、例えば初段が放電動作を行っていれば、次段は充電動作を行い、その次の段は放電動作、さらにその次の段は充電動作を行う。つまり、奇数段はすべて放電動作、偶数段はすべて充電動作を行うことになる。逆に、初段が充電動作を行うときは、奇数段はすべて充電動作、偶数段はすべて放電動作を行うことになる。したがって、縦続接続の各段を奇数段のグループと偶数段のグループに分けることで、それぞれ充電ダイオード及び放電ダイオードの共通化を図ることができる。
【００４８】
図７に示すように、初段のｐチャネルＭＯＳトランジスタ２４０のソースＳと、３段目のｐチャネルＭＯＳトランジスタ２４０のソースＳとは、共通のｎチャネル型ＭＯＳダイオード３０４の負極側端子であるソースＳと接続される。ここでｎチャネル型ＭＯＳダイオード３０４は、奇数段に共通の充電ダイオードの機能を有する。また、初段のｎチャネルＭＯＳトランジスタ２４２のソースＳと、３段目のｎチャネルＭＯＳトランジスタ２４２のソースＳとは、共通のｎチャネル型ＭＯＳダイオード３０６の正極側端子であるゲートＧとドレインＤとの短絡端子と接続される。ここでｎチャネル型ＭＯＳダイオード３０６は、奇数段に共通の放電ダイオードの機能を有する。同様に、偶数段に共通の充電ダイオードとしてｎチャネル型ＭＯＳダイオード３１４が設けられ、偶数段に共通の放電ダイオードとしてｎチャネル型ＭＯＳダイオード３１６が設けられる。
【００４９】
このように、充電ダイオードと放電ダイオードについて共通化を行うことで、回路構成がより簡明になり、回路の小型化を図ることができる。
【００５０】
上記において、擬似断熱ダイナミック論理回路の例として、反転論理回路の縦続接続について説明したが、擬似断熱ダイナミック論理回路としては、他の論理回路の縦続接続であってもよい。例えば、ＯＲ，ＮＯＲ，ＡＮＤ，ＮＯＲ等の論理回路を含む縦続接続であってもよい。
【００５１】
図８は、ＮＯＲ論理回路を含む擬似断熱ダイナミック論理回路の例として、ＮＯＲ論理回路とそれに縦続接続される反転論理回路の部分を抜き出して示した図である。この例において、２入力ＮＯＲ論理回路３５０と反転論理回路３５２とが縦続接続され、２入力ＮＯＲ論理回路３５０には第１繰り返し波電源回路３６０が接続され、反転論理回路３５２には第２繰り返し波電源回路３６２が接続される。第１繰り返し波電源回路３６０の出力電圧と第２繰り返し波電源回路３６２の出力電圧とは、相互に位相が逆位相の関係に設定される。充電ダイオードがｐチャネルＭＯＳトランジスタ側に接続され、放電ダイオードがｎチャネルＭＯＳトランジスタ側に接続されることは図６等と同様である。
【００５２】
図９は、２入力ＮＯＲ論理回路３５０における２つの入力信号電圧Ｖｉｎ１，Ｖｉｎ２と、出力信号電圧Ｖｏｕｔとのタイミング関係を示す図で、横軸に時刻、縦軸に電圧を取ってある。このように、２入力ＮＯＲ論理回路３５０において放電動作は、２つの入力信号電圧Ｖｉｎ１，Ｖｉｎ２のうち「Ｌレベル」から「Ｈレベル」への立ち上がりが早い方の入力信号に支配されて行われ、充電動作は、２つの入力信号電圧Ｖｉｎ１，Ｖｉｎ２のうち「Ｈレベル」から「Ｌレベル」への立下りが遅い方の入力信号に支配されて行われる。したがって、２つの入力信号電圧Ｖｉｎ１，Ｖｉｎ２に支配されて論理遷移が起こることを除けば、充電動作と放電動作が交代に起こることは１入力支配の反転論理回路と同じである。つまり、２入力ＮＯＲ論理回路３５０の前の段で充電動作が行われれば、２入力ＮＯＲ論理回路３５０では放電動作が行われ、２入力ＮＯＲ論理回路３５０の次の段である反転論理回路３６２では充電動作が行われる。そこで、縦続接続において例えば２入力ＮＯＲ論理回路３５０が奇数段に相当すれば、他の奇数段と同じ第１繰り返し波電源回路３６０を２入力ＮＯＲ論理回路３５０に接続し、２入力ＮＯＲ論理回路３５０の前後の段等の偶数段に対しては、第１繰り返し波電源回路３６０の出力電圧と逆位相の関係にある出力電圧を供給する第２繰り返し波電源回路３６０を接続することで、擬似断熱的ダイナミック論理回路を構成することができる。
【００５３】
図１０は、シリコン集積回路化した擬似断熱的ダイナミック論理回路４００の模式断面図である。図１０においては、擬似断熱的ダイナミック論理回路の一部として縦続接続された反転論理回路の２段分が示される。この例では、ｎ型シリコン基板にｐウエルが作りこまれ、ｎ型基板部分にｐチャネルＭＯＳトランジスタ４４２，４５２が形成され、ｐウエル部分にｎチャネルＭＯＳトランジスタ４４０，４５０及びｎチャネル型ＭＯＳダイオード４４４，４４６，４５４，４５６が形成される。なお、図示されていないが、各ｐウエルには最低電位が、ｎ型基板には最高電位が与えられて、各デバイスの分離が行われる。
【００５４】
縦続接続の前段の反転論理回路４０１は、ｎチャネル型ＭＯＳダイオード４４４とｐチャネルＭＯＳトランジスタ４４２とｎチャネルＭＯＳトランジスタ４４０とｎチャネル型ＭＯＳダイオード４４６とが直列に接続され、ｎチャネル型ＭＯＳダイオード４４４，４４６には第１繰り返し波電源回路４１１が接続される。ｐチャネルＭＯＳトランジスタ４４２のゲートＧとｎチャネルＭＯＳトランジスタ４４０のゲートＧとは相互に接続されて入力端子となり、その前の段から入力信号電圧Ｖｉｎが加えられる。ｐチャネルＭＯＳトランジスタ４４２のドレインＤとｎチャネルＭＯＳトランジスタ４４０のドレインＤとは相互に接続されて出力端子となり、その出力信号電圧Ｖｏｕｔは、後段の反転論理回路４０２の入力端子に入力される。後段の反転論理回路４０２の構成も同様で、異なるのは、充電ダイオードであるｎチャネル型ＭＯＳダイオード４５４と放電ダイオードであるｎチャネル型ＭＯＳダイオード４４６に第２繰り返し波電源回路４１２が接続されることである。既に述べているように、第２繰り返し波電源回路４１２の出力電圧は、第１繰り返し波電源回路４１１の出力電圧と相互に逆位相の関係に設定される。
【００５５】
【発明の効果】
本発明に係る擬似断熱的ダイナミック論理回路においては、繰り返し波電源を用いつつ、より高速な動作が可能になる。本発明に係る擬似断熱的ダイナミック論理回路においては、繰り返し波電源を用いつつ、より集積度をあげることが可能になる。
【図面の簡単な説明】
【図１】断熱的ダイナミック論理回路（４段縦続接続ＡＤＣＬ回路）を示す図である。
【図２】図１における、繰り返し波電源電圧Ｖφ及び各段の入力信号電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４のタイムチャートである。
【図３】本発明に係る擬似断熱的ダイナミック論理回路の原理説明図である。
【図４】図３における、第１繰り返し波電源電圧Ｖφ１と第２繰り返し波電源電圧Ｖφ２と各段の入力信号電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４のタイムチャートである。
【図５】本発明に係る擬似断熱的ダイナミック論理回路と、従来の断熱的ダイナミック論理回路及びＣ／ＭＯＳ論理回路と比較して並べた図である。
【図６】本発明に係る実施の形態における擬似断熱的ダイナミック論理回路として、反転論理回路を４段縦続接続した例を示す図である。
【図７】他の擬似断熱的ダイナミック論理回路を示す図である。
【図８】ＮＯＲ論理回路を含む擬似断熱ダイナミック論理回路の例を示す図である。
【図９】図８における２つの入力信号電圧Ｖｉｎ１，Ｖｉｎ２と出力信号電圧Ｖｏｕｔのタイミングチャートである。
【図１０】本発明に係る実施の形態におけるシリコン集積回路化した擬似断熱的ダイナミック論理回路の模式断面図である。
【図１１】ＡＤＣＬ回路の基本構成を示す図である。
【図１２】ＡＤＣＬ回路の動作を説明するタイムチャートである。
【図１３】ＡＤＣＬ回路の他の構成例を示す図である。
【図１４】ＡＤＣＬ回路のさらに他の構成例を示す図である。
【図１５】ＣＭＯＳインバータ回路の構成例を示す図である。
【符号の説明】
１０，５０，５２，５４ ＡＤＣＬ回路、１２，２０１，２０２，２０３，２０４ スイッチング回路、１４ 繰り返し波電源、２２ 充電電流パス、２４ 放電電流パス、２６，２４０，２５０，４４２，４５２ ｐチャネルＭＯＳトランジスタ、２８，３２ ダイオード、３０，２４２，２５２，４４０，４５０ ｎチャネルＭＯＳトランジスタ、４２ 入力端子、４４ 出力端子、１００，２００，３００，４００ 擬似断熱的ダイナミック論理回路、１０１，１０２，１０３，１０４，３５２，３６２，４０１，４０２ 反転論理回路、１１１，１１２，２１１，２１２，３６０，３６２，４１１，４１２ 繰り返し波電源回路、２４４，２４６，２５４，２５６，３０４，３０６，３１４，３１６，４４４，４４６，４５４，４５６ ｎチャネル型ＭＯＳダイオード。
Claims (5)
- 繰り返し波電源と、縦続接続された複数段のスイッチング論理回路とを含む縦続接続論理回路であって、
各段のスイッチング論理回路は、
並列に接続された充電電流パスと放電電流パスを介して、出力端子に繰り返し波電源が接続され、
充電電流パスは、繰り返し波電源から出力端子に向かって順方向に接続された充電ダイオードと、直列に接続された第１極性のスイッチ素子とを含み、
放電電流パスは、出力端子から繰り返し波電源に向かって順方向に接続された放電ダイオードと、直列に接続された第１極性と逆の極性の第２極性のスイッチ素子とを含み、
両スイッチ素子の共通制御端子を入力端子とし、
充電電流パスと放電電流パスとの接続点を出力端子とし、
繰り返し波電源は、
奇数段のスイッチング論理回路に接続される第１繰り返し波電源と、
偶数段のスイッチング論理回路に接続され、第１繰り返し波電源と逆位相の関係にある第２繰り返し波電源とを含み、
各段のスイッチ論理回路において、第１極性のスイッチ素子がＯＮすることで、繰り返し波電源から充電電流パスを介して充電が行われて出力端子電圧がＬレベルからＨレベルに変化し、第２極性のスイッチ素子がＯＮすることで繰り返し波電源へ向かって放電電流パスを介して放電が行われて出力端子電圧がＨレベルからＬレベルに変化し、かつ、縦続接続における先の段の出力電圧の変化とともに後の段の出力電圧が変化することを特徴とする擬似断熱的ダイナミック論理回路。 - 請求項１に記載の擬似断熱的ダイナミック論理回路において、
奇数段の複数のスイッチング論理回路は、
共通の第１充電ダイオードと、第１放電ダイオードとを備え、各段の第１極性のスイッチ素子がそれぞれ第１充電ダイオードに接続されて各充電電流パスを構成し、各第２極性のスイッチ素子がそれぞれ第１放電ダイオードに接続されて各放電電流パスを構成し、
偶数段の複数のスイッチング論理回路は、
共通の第２充電ダイオードと、第２放電ダイオードとを備え、各段の第１極性のスイッチ素子がそれぞれ第２充電ダイオードに接続されて各充電電流パスを構成し、各第２極性のスイッチ素子がそれぞれ第２放電ダイオードに接続され各放電電流パスを構成することを特徴とする擬似断熱的ダイナミック論理回路。 - 請求項１または請求項２に記載の擬似断熱的ダイナミック論理回路において、
第１極性のスイッチ素子は、ｐチャネルＭＯＳトランジスタであり、第２極性のスイッチ素子は、ｎチャネルＭＯＳトランジスタであり、ダイオードは、ＭＯＳトランジスタのゲートとドレインとを短絡して得られるＭＯＳダイオードであることを特徴とする擬似断熱的ダイナミック論理回路。 - 請求項１または請求項２に記載の擬似断熱的ダイナミック論理回路において、
第１極性のスイッチ素子は、ｐチャネルＭＯＳトランジスタであり、第２極性のスイッチ素子は、ｎチャネルＭＯＳトランジスタであり、ダイオードは、ショットキーダイオードであることを特徴とする擬似断熱的ダイナミック論理回路。 - 請求項１から請求項４のいずれか一つに記載の擬似断熱的ダイナミック論理回路は、シリコン集積回路であることを特徴とする擬似断熱的ダイナミック論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| JP2004320566A true JP2004320566A (ja) | 2004-11-11 |
| JP2004320566A5 JP2004320566A5 (ja) | 2005-09-02 |
Family
ID=33473378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2003113434A Pending JP2004320566A (ja) | 2003-04-17 | 2003-04-17 | 擬似断熱的ダイナミック論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004320566A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8542034B2 (en) | 2011-05-20 | 2013-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US9455709B2 (en) | 2014-03-05 | 2016-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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2003
- 2003-04-17 JP JP2003113434A patent/JP2004320566A/ja active Pending
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