JPH07105714B2 - 論理信号増倍回路 - Google Patents
論理信号増倍回路Info
- Publication number
- JPH07105714B2 JPH07105714B2 JP59197014A JP19701484A JPH07105714B2 JP H07105714 B2 JPH07105714 B2 JP H07105714B2 JP 59197014 A JP59197014 A JP 59197014A JP 19701484 A JP19701484 A JP 19701484A JP H07105714 B2 JPH07105714 B2 JP H07105714B2
- Authority
- JP
- Japan
- Prior art keywords
- inverter stage
- capacitor
- voltage
- inverter
- output node
- Prior art date
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-
- G—PHYSICS
- G04—HOROLOGY
- G04G—ELECTRONIC TIME-PIECES
- G04G19/00—Electric power supply circuits specially adapted for use in electronic time-pieces
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
- H03K5/023—Shaping pulses by amplifying using field effect transistors
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
- H04R25/00—Deaf-aid sets, i.e. electro-acoustic or electro-mechanical hearing aids; Electric tinnitus maskers providing an auditory perception
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は消費電力の少ない論理信号増倍回路に関する
ものである。
ものである。
腕時計、電卓、補聴器などのような小型の携帯用装置の
たいていの電子回路は電池すなわちセルから給電され、
その電圧はリチウム・セルでは1.5ボルトまたは３ボル
トの値に標準化されている。これらの比較的低い電圧で
回路の正しい動作を確保するための技術特にCMOS技術が
採用されたが、それにもかかわらず電源電圧よりも高い
電圧を回路から得る必要がある用途がまだ存在する。事
実、デイスプレイ（液晶式デイスプレイまたはステツプ
・モータ）の制御で持ち出された問題が既に知られてお
り、この問題はスイス国特許第621,917号明細書に述べ
られたようにダイオード電圧増倍回路の使用で解決さ
れ、或は他のスイス国特許第593510号明細書に述べられ
たように先行例のダイオードがMOSトランジスタで置換
された増倍回路の助けを借りて解決された。
たいていの電子回路は電池すなわちセルから給電され、
その電圧はリチウム・セルでは1.5ボルトまたは３ボル
トの値に標準化されている。これらの比較的低い電圧で
回路の正しい動作を確保するための技術特にCMOS技術が
採用されたが、それにもかかわらず電源電圧よりも高い
電圧を回路から得る必要がある用途がまだ存在する。事
実、デイスプレイ（液晶式デイスプレイまたはステツプ
・モータ）の制御で持ち出された問題が既に知られてお
り、この問題はスイス国特許第621,917号明細書に述べ
られたようにダイオード電圧増倍回路の使用で解決さ
れ、或は他のスイス国特許第593510号明細書に述べられ
たように先行例のダイオードがMOSトランジスタで置換
された増倍回路の助けを借りて解決された。
電圧増倍回路を提供できることが必要な他の特に重要な
分野は切換え式のコンデンサ回路の分野である。これら
の回路は、所定のシーケンスに従つてコンデンサ間で電
荷の転送を確保するコンデンサ、増幅器およびスイツチ
の使用に依存する。このような回路は、「電子部品の科
学と技術」第９巻、第４号（1982年）、第263〜273ペー
ジに掲載されたイー・ビトズ（E.Vittoz）著の論文“マ
イクロワツト切換え式コンデンサ回路の設計”に述べら
れている。前述したように、基本素子の１つはMOSトラ
ンジスタで実施されるスイツチである。MOSトランジス
タは、通常、電源電圧に大体等しい値をもち得る信号に
よつて制御される。これは、そのドレインに印加された
電圧の全ての値に対しｐチヤネルまたはｎチヤネルのMO
Sトランジスタ中で完全導通を確保させない。従つて、
この欠点の影響を少なくするために、しばしば伝送ゲー
トに頼る。この伝送ゲートは、ｐチヤネルMOSトランジ
スタおよびｎチヤネルMOSトランジスタを並列に置くこ
とによつて構成され、逆相信号で制御される。
分野は切換え式のコンデンサ回路の分野である。これら
の回路は、所定のシーケンスに従つてコンデンサ間で電
荷の転送を確保するコンデンサ、増幅器およびスイツチ
の使用に依存する。このような回路は、「電子部品の科
学と技術」第９巻、第４号（1982年）、第263〜273ペー
ジに掲載されたイー・ビトズ（E.Vittoz）著の論文“マ
イクロワツト切換え式コンデンサ回路の設計”に述べら
れている。前述したように、基本素子の１つはMOSトラ
ンジスタで実施されるスイツチである。MOSトランジス
タは、通常、電源電圧に大体等しい値をもち得る信号に
よつて制御される。これは、そのドレインに印加された
電圧の全ての値に対しｐチヤネルまたはｎチヤネルのMO
Sトランジスタ中で完全導通を確保させない。従つて、
この欠点の影響を少なくするために、しばしば伝送ゲー
トに頼る。この伝送ゲートは、ｐチヤネルMOSトランジ
スタおよびｎチヤネルMOSトランジスタを並列に置くこ
とによつて構成され、逆相信号で制御される。
上述のスイス国特許第593,510号の問題点は、電力効率
が低いのでその用途が比較的遅い回路の制御に制限され
ることである。伝送ゲートには、２個のトランジスタお
よびスイツチ毎に２種類の制御信号を要するので、スイ
ツチの数が多くなると有効な使用範囲が制限される。
が低いのでその用途が比較的遅い回路の制御に制限され
ることである。伝送ゲートには、２個のトランジスタお
よびスイツチ毎に２種類の制御信号を要するので、スイ
ツチの数が多くなると有効な使用範囲が制限される。
従つて、この発明の目的は、前述した問題点をもたない
論理信号増倍回路を提供することである。
論理信号増倍回路を提供することである。
本発明によればこの課題は以下の構成により解決され
る。すなわち、出力ノードと、第１の制御信号を受信す
るための制御入力端子とを有する第１の相補形MOSトラ
ンジスタインバータ段と、出力ノードと、第２の制御信
号を受信するための制御入力端子とを有する第２の相補
形MOSトランジスタインバータ段と、前記の第１および
第２の相補形MOSトランジスタインバータ段の各出力ノ
ードの間に接続された第１のコンデンサと、前記の第１
および第２の相補形MOSトランジスタインバータ段の各
制御入力端子へ制御信号を供給する手段とが設けられて
おり、前記の第１の相補形MOSトランジスタインバータ
段は、電圧供給源の各端子の間に直列に接続された第１
の相補形トランジスタ対を有しており、該第１のトラン
ジスタ対の各ゲートは互いに接続されて前記制御入力端
子を形成し、前記の第２の相補形MOSトランジスタイン
バータ段は、電圧供給源の各端子の間に直列に接続され
た第２の相補形トランジスタ対を有しており、前記の制
御信号供給手段により、第１時相中、第１のコンデンサ
が充電され第１のインバータ段の出力ノードに電源電圧
とほぼ等しい電圧が生じ、第２時相中、第１のコンデン
サが充電され第１のインバータ段の出力ノードに電源電
圧よりも大きい値に増大された電圧が生じ、第３時相
中、第１のインバータ段の出力ノードは該出力ノードに
おける電圧が実質的にゼロまで減少するように接続さ
れ、これにより前記第１および第２のインバータ段の各
出力ノードは、電源電圧よりも著しく高いピーク−ピー
ク値を有する交流出力電圧を発生し、前記の第１および
第２のインバータ段はそれぞれ、第２時相と第３時相中
の第１のコンデンサの放電を阻止する手段を有してお
り、前記制御信号供給手段は、第１のインバータ段へ第
１の制御信号を供給する手段と、第１のインバータ段の
出力電圧から第２の制御信号を導出して該第２の制御信
号を第２のインバータ段へ供給する手段とを有してお
り、該手段は、第３のインバータ段を成す第３の相補形
トランジスタ対と、電圧供給源の各端子の間に直列に接
続された第４の相補形トランジスタ対と、第２のコンデ
ンサとを有しており、前記の第３の相補形トランジスタ
対は第２の相補形トランジスタ対とともに接続されてOR
形論理ゲートを形成し、該第３のトランジスタ対の各ゲ
ートは互いに接続されて第１の制御信号を受信し、前記
第４の相補形トランジスタ対の各ゲートは互いに接続さ
れて第１のインバータ段の出力ノードと接続されてお
り、前記の第２のコンデンサの第１の端子は、直列接続
された第４の相補形トランジスタ対の各トランジスタ間
の共通点と接続されており、該第２のコンデンサの第２
の端子は、電圧供給源の負の端子と接続されており、該
第２のコンデンサの第１の端子は、前記第２の相補形ト
ランジスタ対のゲートとも接続されており、当該第２の
コンデンサにより、前記第１のコンデンサの充電のため
に十分である遅延が保証される構成により解決される。
る。すなわち、出力ノードと、第１の制御信号を受信す
るための制御入力端子とを有する第１の相補形MOSトラ
ンジスタインバータ段と、出力ノードと、第２の制御信
号を受信するための制御入力端子とを有する第２の相補
形MOSトランジスタインバータ段と、前記の第１および
第２の相補形MOSトランジスタインバータ段の各出力ノ
ードの間に接続された第１のコンデンサと、前記の第１
および第２の相補形MOSトランジスタインバータ段の各
制御入力端子へ制御信号を供給する手段とが設けられて
おり、前記の第１の相補形MOSトランジスタインバータ
段は、電圧供給源の各端子の間に直列に接続された第１
の相補形トランジスタ対を有しており、該第１のトラン
ジスタ対の各ゲートは互いに接続されて前記制御入力端
子を形成し、前記の第２の相補形MOSトランジスタイン
バータ段は、電圧供給源の各端子の間に直列に接続され
た第２の相補形トランジスタ対を有しており、前記の制
御信号供給手段により、第１時相中、第１のコンデンサ
が充電され第１のインバータ段の出力ノードに電源電圧
とほぼ等しい電圧が生じ、第２時相中、第１のコンデン
サが充電され第１のインバータ段の出力ノードに電源電
圧よりも大きい値に増大された電圧が生じ、第３時相
中、第１のインバータ段の出力ノードは該出力ノードに
おける電圧が実質的にゼロまで減少するように接続さ
れ、これにより前記第１および第２のインバータ段の各
出力ノードは、電源電圧よりも著しく高いピーク−ピー
ク値を有する交流出力電圧を発生し、前記の第１および
第２のインバータ段はそれぞれ、第２時相と第３時相中
の第１のコンデンサの放電を阻止する手段を有してお
り、前記制御信号供給手段は、第１のインバータ段へ第
１の制御信号を供給する手段と、第１のインバータ段の
出力電圧から第２の制御信号を導出して該第２の制御信
号を第２のインバータ段へ供給する手段とを有してお
り、該手段は、第３のインバータ段を成す第３の相補形
トランジスタ対と、電圧供給源の各端子の間に直列に接
続された第４の相補形トランジスタ対と、第２のコンデ
ンサとを有しており、前記の第３の相補形トランジスタ
対は第２の相補形トランジスタ対とともに接続されてOR
形論理ゲートを形成し、該第３のトランジスタ対の各ゲ
ートは互いに接続されて第１の制御信号を受信し、前記
第４の相補形トランジスタ対の各ゲートは互いに接続さ
れて第１のインバータ段の出力ノードと接続されてお
り、前記の第２のコンデンサの第１の端子は、直列接続
された第４の相補形トランジスタ対の各トランジスタ間
の共通点と接続されており、該第２のコンデンサの第２
の端子は、電圧供給源の負の端子と接続されており、該
第２のコンデンサの第１の端子は、前記第２の相補形ト
ランジスタ対のゲートとも接続されており、当該第２の
コンデンサにより、前記第１のコンデンサの充電のため
に十分である遅延が保証される構成により解決される。
この発明の増倍回路は、制御信号（φ１）で制御される
第１のインバータ（T1−T2）、制御信号（φ２）で制御
される第２のインバータ（T3−T4）、および第１と第２
のインバータの出力ノード間に接続されたコンデンサ
（Ｃ）を備え、制御信号が３つの相すなわち（Ｉ）コン
デンサ（Ｃ）のトランジスタ（T1,T4）を通る充電、（I
I）ノード（Ａ）の電圧の2VDDへの上昇、および（III）
ノード（Ａ）の大地電位への設定を規定し、ダイオード
（D1−D2）がトランジスタ（T1,T4）の導通時コンデン
サ（Ｃ）の放電を防止する。
第１のインバータ（T1−T2）、制御信号（φ２）で制御
される第２のインバータ（T3−T4）、および第１と第２
のインバータの出力ノード間に接続されたコンデンサ
（Ｃ）を備え、制御信号が３つの相すなわち（Ｉ）コン
デンサ（Ｃ）のトランジスタ（T1,T4）を通る充電、（I
I）ノード（Ａ）の電圧の2VDDへの上昇、および（III）
ノード（Ａ）の大地電位への設定を規定し、ダイオード
（D1−D2）がトランジスタ（T1,T4）の導通時コンデン
サ（Ｃ）の放電を防止する。
この発明の他の目的、特色および利点は、添付図面に例
示した特定の実施例に関する以下の説明を読めばもつと
明白になるだろう。
示した特定の実施例に関する以下の説明を読めばもつと
明白になるだろう。
第１図はこの発明の論理信号増倍回路の回路図を示す。
この回路の第１の枝路は、電源の正端子VDDと負端子Ｏ
の間に接続され、直列接続された第１のｐチヤネルMOS
トランジスタT1、第１のダイオードD1および第１のｎチ
ヤネルMOSトランジスタT2から成り、トランジスタT1お
よびT2のゲートは一緒に接続されてから、クロツク信号
φ１を受ける第１の入力端子へ接続される。第２の枝路
２も正端子VDDと負端子Ｏの間に接続され、直列接続さ
れた第２のｐチヤネルMOSトランジスタT3、第２のダイ
オードD2および第２のｎチヤネルMOSトランジスタT4か
ら成り、トランジスタT3およびT4のゲートは、クロツク
信号φ２を受ける第２の入力端子へ一緒に接続される。
この回路の第１の枝路は、電源の正端子VDDと負端子Ｏ
の間に接続され、直列接続された第１のｐチヤネルMOS
トランジスタT1、第１のダイオードD1および第１のｎチ
ヤネルMOSトランジスタT2から成り、トランジスタT1お
よびT2のゲートは一緒に接続されてから、クロツク信号
φ１を受ける第１の入力端子へ接続される。第２の枝路
２も正端子VDDと負端子Ｏの間に接続され、直列接続さ
れた第２のｐチヤネルMOSトランジスタT3、第２のダイ
オードD2および第２のｎチヤネルMOSトランジスタT4か
ら成り、トランジスタT3およびT4のゲートは、クロツク
信号φ２を受ける第２の入力端子へ一緒に接続される。
この回路は、D1、T2間の共結点とT3、D2間の共結点との
間に接続されたコンデンサＣも備える。第１図には、回
路の出力ノードＡでの電荷を表わすコンデンサCLおよび
出力ノードＢでの寄生電荷を表わすコンデンサCPも示さ
れている。
間に接続されたコンデンサＣも備える。第１図には、回
路の出力ノードＡでの電荷を表わすコンデンサCLおよび
出力ノードＢでの寄生電荷を表わすコンデンサCPも示さ
れている。
クロツク信号φ１を表わす第2.a図、クロツク信号φ２
を表わす第2.b図および回路のそれぞれノードA,Bでの電
圧を示す第2.c図について、回路動作を今から詳しく説
明する。第１の相（すなわち相Ｉ）中、クロツク信号φ
２は論理状態“1"にあるが、クロツク信号φ１は論理状
態“0"にある。この相Ｉ中、トランジスタT1およびT4は
導通し、トランジスタT2およびT3はオフであり、そして
コンデンサＣはトランジスタT1、ダイオードD1、ダイオ
ードD2およびトランジスタT4を通して電圧VA−VB＝VDD
−2VDまで充電される。ただし、VA,VBはそれぞれノード
A,Bの電圧であり、VDD電源電圧であり、そしてVDは各ダ
イオードD1,D2での電圧降下である。第２の相（すなわ
ち相II）中、クロツク信号φ１およびφ２は両方共論理
状態“0"にあり、トランジスタT1およびT3は導通するが
トランジスタT2およびT4はオフである。ノードＢは電源
電圧VDDまで上昇され、これはノードＡの電圧を値 まで上昇させる。ただし、C,CLはそれぞれコンデンサＣ
の容量、ノードＡでの容量性電荷の値である。ダイオー
ドD1の存在は、導通時のトランジスタT1を通るコンデン
サＣの放電を防止する。第３の相（すなわち相III）
中、クロツク信号φ１およびφ２は両方共論理状態“1"
にあり、そしてトランジスタT2およびT4は導通するがト
ランジスタT1およびT3はオフである。ノードＡはトラン
ジスタT2の導通により大地電位すなわちＯボルトまで電
位低下するが、これはノードＢの電圧を負の値 まで低下させる。ダイオードD2の存在は導通時のトラン
ジスタT4を通るコンデンサＣの放電を防止する。
を表わす第2.b図および回路のそれぞれノードA,Bでの電
圧を示す第2.c図について、回路動作を今から詳しく説
明する。第１の相（すなわち相Ｉ）中、クロツク信号φ
２は論理状態“1"にあるが、クロツク信号φ１は論理状
態“0"にある。この相Ｉ中、トランジスタT1およびT4は
導通し、トランジスタT2およびT3はオフであり、そして
コンデンサＣはトランジスタT1、ダイオードD1、ダイオ
ードD2およびトランジスタT4を通して電圧VA−VB＝VDD
−2VDまで充電される。ただし、VA,VBはそれぞれノード
A,Bの電圧であり、VDD電源電圧であり、そしてVDは各ダ
イオードD1,D2での電圧降下である。第２の相（すなわ
ち相II）中、クロツク信号φ１およびφ２は両方共論理
状態“0"にあり、トランジスタT1およびT3は導通するが
トランジスタT2およびT4はオフである。ノードＢは電源
電圧VDDまで上昇され、これはノードＡの電圧を値 まで上昇させる。ただし、C,CLはそれぞれコンデンサＣ
の容量、ノードＡでの容量性電荷の値である。ダイオー
ドD1の存在は、導通時のトランジスタT1を通るコンデン
サＣの放電を防止する。第３の相（すなわち相III）
中、クロツク信号φ１およびφ２は両方共論理状態“1"
にあり、そしてトランジスタT2およびT4は導通するがト
ランジスタT1およびT3はオフである。ノードＡはトラン
ジスタT2の導通により大地電位すなわちＯボルトまで電
位低下するが、これはノードＢの電圧を負の値 まで低下させる。ダイオードD2の存在は導通時のトラン
ジスタT4を通るコンデンサＣの放電を防止する。
第2.c図は、回路のノードA,Bにおけるそれぞれの電圧の
変化を示す。ノードＡでの出力信号はＯボルトと実際に
は電源電圧VDDの２倍の値との間で変るが、ノードＢで
の出力信号は事実上−VDDと＋VDDの間で変る。ノードＡ
での出力信号は、ｎチヤネルMOSトランジスタ・スイツ
チが浮遊しているときでさえこれらのスイツチの良好な
動作を保証しながらこれらのスイツチを制御するために
使用され得る。実際には前縁が例えばできる限り急に立
上る制御信号を使用することが望ましいけれど、ｐチヤ
ネルMOSトランジスタ・スイツチを制御するためにノー
ドＢでの出力信号を使用することが可能である。これ
は、第2.a図および第2.b図のクロツク信号に対して少し
シフトされた制御信号によつて制御される第１図の回路
で容易に達成される。これらの制御信号はその前縁が同
相であるようなものであるが、φ２の立下りはφ１の立
下りよりも期間△Ｔだけ遅れる。
変化を示す。ノードＡでの出力信号はＯボルトと実際に
は電源電圧VDDの２倍の値との間で変るが、ノードＢで
の出力信号は事実上−VDDと＋VDDの間で変る。ノードＡ
での出力信号は、ｎチヤネルMOSトランジスタ・スイツ
チが浮遊しているときでさえこれらのスイツチの良好な
動作を保証しながらこれらのスイツチを制御するために
使用され得る。実際には前縁が例えばできる限り急に立
上る制御信号を使用することが望ましいけれど、ｐチヤ
ネルMOSトランジスタ・スイツチを制御するためにノー
ドＢでの出力信号を使用することが可能である。これ
は、第2.a図および第2.b図のクロツク信号に対して少し
シフトされた制御信号によつて制御される第１図の回路
で容易に達成される。これらの制御信号はその前縁が同
相であるようなものであるが、φ２の立下りはφ１の立
下りよりも期間△Ｔだけ遅れる。
相ＩがコンデンサＣの充電を確保するのに役立ちかつ第
2.c図がノードＡおよびＢでの中間レベルの電圧の存在
を示すことは前述した。たいていの用途では、この中間
レベルが不都合でない。しかし、相Ｉの期間△Ｔは、低
い値のコンデンサＣ、導通抵抗ができるだけ低いトラン
ジスタT1およびT4として大きなチヤネルを有するトラン
ジスタ、および低抵抗のダイオードを選ぶことで短縮で
きるのは明らかである。
2.c図がノードＡおよびＢでの中間レベルの電圧の存在
を示すことは前述した。たいていの用途では、この中間
レベルが不都合でない。しかし、相Ｉの期間△Ｔは、低
い値のコンデンサＣ、導通抵抗ができるだけ低いトラン
ジスタT1およびT4として大きなチヤネルを有するトラン
ジスタ、および低抵抗のダイオードを選ぶことで短縮で
きるのは明らかである。
第３図の回路は、単一の制御信号φから所要の制御信号
φ１およびφ２が発生される増倍回路を示す。第３図に
おいても第１図と同一の素子は同一符号で示す。従つ
て、トランジスタT1〜T4、コンデンサＣ、ダイオードD1
およびD2並びにノードＡの容量性電荷CLがある。制御信
号φは、一方ではトランジスタT1およびT2のゲートへ印
加され、他方ではトランジスタT5およびT6のゲートへ印
加される。トランジスタT5はｐ型であつて、トランジス
タT3とノードＢの間でトランジスタT3と直列に接続され
る。トランジスタT6はｎ型であつて、トランジスタT4と
並列に接続される。トランジスタ対T5−T6はトランジス
タ対T3−T4と共に制御信号φとトランジスタT3およびT4
のゲートに存在する信号との間で“OR"機能を行う論理
ゲートを形成する。上述のゲートに存在する信号は、相
補トランジスタ対T7−T8によつて形成されたインバータ
で反転されかつコンデンサCOで遅延された、ノードＡで
の信号である。このように、第３図の回路では乗算回路
の動作を確保するのに単一の制御信号が必要である。
φ１およびφ２が発生される増倍回路を示す。第３図に
おいても第１図と同一の素子は同一符号で示す。従つ
て、トランジスタT1〜T4、コンデンサＣ、ダイオードD1
およびD2並びにノードＡの容量性電荷CLがある。制御信
号φは、一方ではトランジスタT1およびT2のゲートへ印
加され、他方ではトランジスタT5およびT6のゲートへ印
加される。トランジスタT5はｐ型であつて、トランジス
タT3とノードＢの間でトランジスタT3と直列に接続され
る。トランジスタT6はｎ型であつて、トランジスタT4と
並列に接続される。トランジスタ対T5−T6はトランジス
タ対T3−T4と共に制御信号φとトランジスタT3およびT4
のゲートに存在する信号との間で“OR"機能を行う論理
ゲートを形成する。上述のゲートに存在する信号は、相
補トランジスタ対T7−T8によつて形成されたインバータ
で反転されかつコンデンサCOで遅延された、ノードＡで
の信号である。このように、第３図の回路では乗算回路
の動作を確保するのに単一の制御信号が必要である。
第１図および第３図の回路は、浮遊ダイオード（すなわ
ち基板または電源端子から離れた、回路の任意の点に接
続され得るダイオード）をもつ必要があることを示す。
スイス特許第581904号はこの条件を満足するダイオード
の製造方法に言及する。他の解決策は、バイポーラ・ト
ランジスタ（そのコレクタが基板へ接続されている）の
ベース−エミツタ・ダイオードを使用することであり、
これも等しく可能である。そのような構成は、例えば
「固体回路のIEEE J」第SC−13巻、第６号（1978年12月
号）に掲載されたヤニス・ピー・テシイビデイス（Yann
is P.Tsividis）他著の論文“CMOS電圧基準”に述べら
れている。第4.a図はｎ段の増倍回路を示す。第１図と
同一の素子には同一符号を付けた。従つて、枝路１はト
ランジスタT1およびT2によつて構成され、信号φ１によ
つて制御されかつダイオードD1と直列に接続され、他方
枝路２はトランジスタT3およびT4によつて構成され、信
号φ２によつて制御されかつダイオードD2と直列に接続
される。第4.a図の回路は図示の枝路ｉのような中間の
枝路の存在によつて第１図の回路と区別され、中間の各
枝路は電源端子ＯとVDDの間で２個のダイオードDiおよ
びDi＋１と直列に接続された相補型のトランジスタ対Ti
およびTi＋１によつて構成されかつ信号φｉによつて制
御される。ダイオードDiおよびDi＋１に共通の点Ｉは、
中間枝路ｉのノードを作りかつ一方ではコンデンサCi
（その他端は後続の中間枝路のノードまたは枝路２のノ
ードＢへ接続されている）の一端へ接続され他方では先
行の中間枝路へ接続されたコンデンサまたはコンデンサ
C1の一端へ接続される。
ち基板または電源端子から離れた、回路の任意の点に接
続され得るダイオード）をもつ必要があることを示す。
スイス特許第581904号はこの条件を満足するダイオード
の製造方法に言及する。他の解決策は、バイポーラ・ト
ランジスタ（そのコレクタが基板へ接続されている）の
ベース−エミツタ・ダイオードを使用することであり、
これも等しく可能である。そのような構成は、例えば
「固体回路のIEEE J」第SC−13巻、第６号（1978年12月
号）に掲載されたヤニス・ピー・テシイビデイス（Yann
is P.Tsividis）他著の論文“CMOS電圧基準”に述べら
れている。第4.a図はｎ段の増倍回路を示す。第１図と
同一の素子には同一符号を付けた。従つて、枝路１はト
ランジスタT1およびT2によつて構成され、信号φ１によ
つて制御されかつダイオードD1と直列に接続され、他方
枝路２はトランジスタT3およびT4によつて構成され、信
号φ２によつて制御されかつダイオードD2と直列に接続
される。第4.a図の回路は図示の枝路ｉのような中間の
枝路の存在によつて第１図の回路と区別され、中間の各
枝路は電源端子ＯとVDDの間で２個のダイオードDiおよ
びDi＋１と直列に接続された相補型のトランジスタ対Ti
およびTi＋１によつて構成されかつ信号φｉによつて制
御される。ダイオードDiおよびDi＋１に共通の点Ｉは、
中間枝路ｉのノードを作りかつ一方ではコンデンサCi
（その他端は後続の中間枝路のノードまたは枝路２のノ
ードＢへ接続されている）の一端へ接続され他方では先
行の中間枝路へ接続されたコンデンサまたはコンデンサ
C1の一端へ接続される。
第4.a図の回路動作は第１図のものに似ている。しかし
ながら、中間枝路と同数の相補制御信号φｉがあるこ
と、そして各中間枝路ｉが一方では先行枝路のために枝
路２の役割をなし他方では後続枝路のために枝路１の役
割をなす。第4.b図ないし第4.d図は、わずか３つの枝路
すなわち枝路１、枝路ｉおよび枝路２から成る第4.a図
と同様な回路の制御信号を示す。相Ｉ′の間中、信号φ
ｉおよびφ２は“1"状態にあるが、信号φ１は“0"状態
にある。コンデンサC1はトランジスタT1、ダイオードD
1、ダイオードDi＋１およびトランジスタTi＋１を通し
て充電される。相Ｉ″の間中、信号φ２は“1"状態にあ
るが、信号φ１およびφｉは“0"状態にある。コンデン
サCiはトランジスタTi、ダイオードDi、ダイオードD2お
よびトランジスタT4を通して充電される。相Ｉ′および
II′はコンデンサC1およびCiを充電するのに役立つ。相
IIの間中、全ての信号φ1,φｉおよびφ２は“0"状態に
ある。ノードＢでの電位は電源電圧に近い値まで上昇
し、枝路ｉのノードＩの電位は電源電圧の２倍に近い値
まで上昇し、そしてノードＡの電位は電源電圧の３倍に
近い値まで上昇する。ノードＡで達した実際の値は、使
用した技術で許容できる電圧（ダイオードのブレイクダ
ウン電圧）および各ノードに存在する漏洩に依存する。
相III中、全ての信号φ1,φｉおよびφ２は“1"状態に
あり、これはノードＡでの電位を０まで下降させる。
ながら、中間枝路と同数の相補制御信号φｉがあるこ
と、そして各中間枝路ｉが一方では先行枝路のために枝
路２の役割をなし他方では後続枝路のために枝路１の役
割をなす。第4.b図ないし第4.d図は、わずか３つの枝路
すなわち枝路１、枝路ｉおよび枝路２から成る第4.a図
と同様な回路の制御信号を示す。相Ｉ′の間中、信号φ
ｉおよびφ２は“1"状態にあるが、信号φ１は“0"状態
にある。コンデンサC1はトランジスタT1、ダイオードD
1、ダイオードDi＋１およびトランジスタTi＋１を通し
て充電される。相Ｉ″の間中、信号φ２は“1"状態にあ
るが、信号φ１およびφｉは“0"状態にある。コンデン
サCiはトランジスタTi、ダイオードDi、ダイオードD2お
よびトランジスタT4を通して充電される。相Ｉ′および
II′はコンデンサC1およびCiを充電するのに役立つ。相
IIの間中、全ての信号φ1,φｉおよびφ２は“0"状態に
ある。ノードＢでの電位は電源電圧に近い値まで上昇
し、枝路ｉのノードＩの電位は電源電圧の２倍に近い値
まで上昇し、そしてノードＡの電位は電源電圧の３倍に
近い値まで上昇する。ノードＡで達した実際の値は、使
用した技術で許容できる電圧（ダイオードのブレイクダ
ウン電圧）および各ノードに存在する漏洩に依存する。
相III中、全ての信号φ1,φｉおよびφ２は“1"状態に
あり、これはノードＡでの電位を０まで下降させる。
この発明を特定の実施例について説明したが、範囲を超
えないかぎり変形や変更を行なえることは明らかであ
る。
えないかぎり変形や変更を行なえることは明らかであ
る。
この発明によれば、消費電力が極めて少ない増倍回路が
得られる効果がある。
得られる効果がある。
第１図はこの発明に係る増倍回路を示す回路図、第2.a
図ないし第2.c図は第１図の回路の入力信号および出力
信号を示す波形図、第３図は単一の制御入力を要する他
の増倍回路を示す回路図、第4.a図はｎ段の増倍回路を
示す回路図、そして第4.b図ないし第4.d図は３段の増倍
回路のための制御信号を示す波形図である。 T1〜T4……トランジスタ、D1〜D2……ダイオード、Ｃ…
…コンデンサ。
図ないし第2.c図は第１図の回路の入力信号および出力
信号を示す波形図、第３図は単一の制御入力を要する他
の増倍回路を示す回路図、第4.a図はｎ段の増倍回路を
示す回路図、そして第4.b図ないし第4.d図は３段の増倍
回路のための制御信号を示す波形図である。 T1〜T4……トランジスタ、D1〜D2……ダイオード、Ｃ…
…コンデンサ。
Claims (5)
- 【請求項１】CMOS技術で実現するための論理信号増倍回
路において、 出力ノード（Ａ）と、第１の制御信号（φ１）を受信す
るための制御入力端子とを有する第１の相補形MOSトラ
ンジスタインバータ段と、 出力ノード（Ｂ）と、第２の制御信号（φ２）を受信す
るための制御入力端子とを有する第２の相補形MOSトラ
ンジスタインバータ段と、 前記の第１および第２の相補形MOSトランジスタインバ
ータ段の各出力ノード（A,B）の間に接続された第１の
コンデンサ（Ｃ）と、 前記の第１および第２の相補形MOSトランジスタインバ
ータ段の各制御入力端子へ制御信号（φ1,φ２）を供給
する手段とが設けられており、 前記の第１の相補形MOSトランジスタインバータ段は、
電圧供給源の各端子（0,VDD）の間に直列に接続された
第１の相補形トランジスタ対（T1,T2）を有しており、
該第１のトランジスタ対（T1,T2）の各ゲートは互いに
接続されて前記制御入力端子を形成し、 前記の第２の相補形MOSトランジスタインバータ段は、
電圧供給源の各端子（0,VDD）の間に直列に接続された
第２の相補形トランジスタ対（T3,T4）を有しており、 前記の制御信号供給手段により、第１時相（Ｉ）中、第
１のコンデンサ（Ｃ）が充電され第１のインバータ段の
出力ノード（Ａ）に電源電圧（VDD）とほぼ等しい電圧
が生じ、第２時相（II）中、第１のコンデンサ（Ｃ）が
充電され第１のインバータ段の出力ノード（Ａ）に電源
電圧（VDD）よりも大きい値（2VDD）に増大された電圧
が生じ、第３時相（III）中、第１のインバータ段の出
力ノード（Ａ）は該出力ノード（Ａ）における電圧が実
質的にゼロまで減少するように接続され、これにより前
記第１および第２のインバータ段の各出力ノード（A,
B）は、電源電圧（VDD）よりも著しく高いピーク−ピー
ク値（2VDD）を有する交流出力電圧を発生し、 前記の第１および第２のインバータ段はそれぞれ、第２
時相（II）と第３時相（III）中の第１のコンデンサ
（Ｃ）の放電を阻止する手段（D1,D2）を有しており、 前記制御信号供給手段は、第１のインバータ段へ第１の
制御信号（φ１）を供給する手段と、第１のインバータ
段の出力電圧から第２の制御信号（φ２）を導出して該
第２の制御信号（φ２）を第２のインバータ段へ供給す
る手段とを有しており、該手段は、第３のインバータ段
を成す第３の相補形トランジスタ対（T5,T6）と、電圧
供給源の各端子（0,VDD）の間に直列に接続された第４
の相補形トランジスタ対（T7,T8）と、第２のコンデン
サ（CO）とを有しており、 前記の第３の相補形トランジスタ対（T5,T6）は第２の
相補形トランジスタ対（T3,T4）とともに接続されてOR
形論理ゲートを形成し、該第３のトランジスタ対（T5,T
6）の各ゲートは互いに接続されて第１の制御信号（φ
１）を受信し、 前記第４の相補形トランジスタ対（T7,T8）の各ゲート
は互いに接続されて第１のインバータ段の出力ノード
（Ａ）と接続されており、 前記の第２のコンデンサ（CO）の第１の端子は、直列接
続された第４の相補形トランジスタ対（T7,T8）の各ト
ランジスタ間の共通点と接続されており、該第２のコン
デンサ（CO）の第２の端子は、電圧供給源の負の端子と
接続されており、該第２のコンデンサ（CO）の第１の端
子は、前記第２の相補形トランジスタ対（T3,T4）のゲ
ートとも接続されており、当該第２のコンデンサ（CO）
により、前記第１のコンデンサ（Ｃ）の充電のために十
分である遅延が保証されることを特徴とする、論理信号
増倍回路。 - 【請求項２】CMOS技術で実現するための論理信号増倍回
路において、 出力ノード（Ａ）と第１の制御信号（φ１）を受信する
ための制御入力端子とを有する第１の相補形MOSトラン
ジスタインバータ段が設けられており、該第１のインバ
ータ段は、電圧供給源の各端子（0,VDD）間に直列接続
された第１の相補形トランジスタ対（T1,T2）を有して
おり、該第１の相補形トランジスタ対（T1,T2）の各ゲ
ートが互いに接続されて前記第１の制御信号（φ１）の
ための前記制御入力端子が形成され、 出力ノード（Ｂ）と第２の制御信号（φ２）を受信する
ための制御入力端子とを有する第２の相補形MOSトラン
ジスタインバータ段が設けられており、該第２のインバ
ータ段は、電圧供給源の各端子（0,VDD）間に直列接続
された第２の相補形トランジスタ対（T3,T4）を有して
おり、該第２の相補形トランジスタ対（T3,T4）の各ゲ
ートが互いに接続されて前記第２の制御信号（φ２）の
ための前記制御入力端子が形成され、 前記第１の相補形MOSトランジスタインバータ段と前記
第２の相補形MOSトランジスタインバータ段との間に、
少なくとも１つの中間の段の相補形MOSトランジスタイ
ンバータ段（ｉ）が並列接続されており、該中間の段の
インバータ段は、電圧供給源の各端子（0,VDD）間に直
列接続された第３の相補形トランジスタ対（Ti,Ti＋
１）を有しており、該第３の相補形トランジスタ対（T
i,Ti＋１）の各ゲートが互いに接続されて第３の制御信
号（φｉ）のための制御入力端子が形成され、 前記第１のインバータ段の出力ノード（Ａ）と、前記少
なくとも１つの中間の段のインバータ段（ｉ）の出力ノ
ード（Ｉ）との間に第１のコンデンサ（C1）が接続され
ており、前記第２のインバータ段の出力ノード（Ｂ）と
前記少なくとも１つの中間の段のインバータ段の出力ノ
ード（Ｉ）との間に少なくとも１つの第２のコンデンサ
（Ci）が接続されており、 前記の第１、第２および第３のインバータ段の各制御入
力端子へ前記の各制御信号（φ1,φ2,φｉ）を供給する
手段が設けられており、 該制御信号供給手段により、第１時相（Ｉ）の第１部分
（Ｉ′）中、前記第１のコンデンサ（C1）が充電されて
前記第１のインバータ段の出力ノード（Ａ）に電源電圧
（VDD）とほぼ等しい電圧が生じ、前記第１時相（Ｉ）
の第２部分（Ｉ″）中、前記第２のコンデンサ（Ci）が
充電されて前記中間の段のインバータ段の出力ノード
（Ｉ）に電源電圧（VDD）とほぼ等しい電圧が生じ、第
２時相（II）中、前記第１のコンデンサ（C1）が充電さ
れて前記第１のインバータ段の出力ノード（Ａ）に電源
電圧（VDD）よりも大きい値（3VDD）に増大された電圧
が生じる一方で前記第２のコンデンサ（Ci）が充電され
て、前記中間の段のインバータ段の出力ノード（Ｉ）に
前記第１のインバータ段の出力ノード（Ａ）における電
圧よりも小さいが電源電圧（VDD）よりも大きい値（2V
DD）の電圧が生じ、第３時相（III）中、前記第１のイ
ンバータ段と前記中間の段のインバータ段の各MOSトラ
ンジスタは、該第１および中間の段のインバータ段の出
力ノード（A,I）における電圧が実質的にゼロまで減少
するように、第１および第３の制御信号（φ１、φｉ）
により制御され、これにより、前記第１のインバータ段
と前記中間の段のインバータ段の出力ノード（A,I）に
おいて、ならびに前記中間の段のインバータ段と前記第
２のインバータ段の出力ノード（I,B）においてそれぞ
れ、前記電源電圧（VDD）よりも著しく高いピーク−ピ
ーク値（2VDD）を有する交流出力電圧が発生し、 前記の第１のインバータ段、第２のインバータ段、およ
び中間の段のインバータ段の各々は、前記第２時相（I
I）中、前記第１および第２のコンデンサ（C1,Ci）の放
電を防止する手段（D1;D2;Di,Di＋１）を有することを
特徴とする、 CMOS技術で実現するための論理信号増倍回路。 - 【請求項３】ダイオードは、互いに逆のタイプのドープ
剤でドープされた連続領域を有する多結晶シリコン層中
に形成される、特許請求の範囲第２項記載の論理信号増
倍回路。 - 【請求項４】ダイオードはバイポーラ・トランジスタの
ベース・エミッタ接合によって形成され、前記バイポー
ラ・トランジスタのコレクタが回路の基板へ接続される
特許請求の範囲第２項記載の論理信号増倍回路。 - 【請求項５】増倍回路の出力信号は、切換え式コンデン
サ回路中でスイッチとして使用されるMOSトランジスタ
のゲートへ印加される、特許請求の範囲第１項から第４
項までのいずれか１項記載の論理信号増倍回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CH5127/83-9 | 1983-09-21 | ||
| CH512783A CH651177GA3 (ja) | 1983-09-21 | 1983-09-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6087522A JPS6087522A (ja) | 1985-05-17 |
| JPH07105714B2 true JPH07105714B2 (ja) | 1995-11-13 |
Family
ID=4288381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59197014A Expired - Lifetime JPH07105714B2 (ja) | 1983-09-21 | 1984-09-21 | 論理信号増倍回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4656574A (ja) |
| JP (1) | JPH07105714B2 (ja) |
| CH (1) | CH651177GA3 (ja) |
| DE (1) | DE3432418C2 (ja) |
| GB (1) | GB2148618B (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8811458D0 (en) * | 1988-05-13 | 1988-06-15 | Am Int | Two phase multiplexer circuit |
| JP3000633B2 (ja) * | 1990-07-18 | 2000-01-17 | セイコーエプソン株式会社 | 電子機器 |
| DE4103675C2 (de) * | 1991-02-07 | 1993-10-21 | Telefunken Microelectron | Schaltung zur Spannungsüberhöhung von Wechselspannungs-Eingangssignalen |
| US5870639A (en) * | 1996-03-04 | 1999-02-09 | Eastman Kodak Company | Optical data recording circuit for a photographic camera |
| US5886887A (en) * | 1997-03-27 | 1999-03-23 | Integrated Memory Technologies, Inc. | Voltage multiplier with low threshold voltage sensitivity |
| FR2773019B1 (fr) * | 1997-12-24 | 2001-10-12 | Sgs Thomson Microelectronics | Dispositif de generation d'une impulsion de tension |
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| CN108333915B (zh) * | 2018-03-30 | 2023-05-23 | 宗仁科技(平潭)有限公司 | 时间信号赋值电路、减法计数器以及倒计时装置 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3480796A (en) * | 1966-12-14 | 1969-11-25 | North American Rockwell | Mos transistor driver using a control signal |
| US3631267A (en) * | 1970-06-18 | 1971-12-28 | North American Rockwell | Bootstrap driver with feedback control circuit |
| JPS574182B2 (ja) * | 1974-02-14 | 1982-01-25 | ||
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| CH581904A5 (ja) * | 1974-08-29 | 1976-11-15 | Centre Electron Horloger | |
| US3975671A (en) * | 1975-02-24 | 1976-08-17 | Intel Corporation | Capacitive voltage converter employing CMOS switches |
| JPS51122721A (en) * | 1975-04-21 | 1976-10-27 | Hitachi Ltd | Boosting circuit |
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| JPS5931893B2 (ja) * | 1976-04-05 | 1984-08-04 | 三菱電機株式会社 | 半導体集積回路 |
| US4049979A (en) * | 1976-08-24 | 1977-09-20 | National Semiconductor Corporation | Multi-bootstrap driver circuit |
| CH621917B (fr) * | 1977-06-27 | Centre Electron Horloger | Dispositif integre de commande. | |
| DE2947712C2 (de) * | 1979-11-27 | 1984-07-05 | EUROSIL electronic GmbH, 8057 Eching | Schaltungsanordnung in integrierter MOS-Technik zur impulsartigen Speisung einer Last |
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| DE3327393A1 (de) * | 1983-07-29 | 1985-02-14 | Robert Bosch Gmbh, 7000 Stuttgart | Steuereinrichtung zum schnelleren schalten eines elektromagnetischen verbrauchers, insbesondere in verbindung mit brennkraftmaschinen |
-
1983
- 1983-09-21 CH CH512783A patent/CH651177GA3/fr not_active IP Right Cessation
-
1984
- 1984-09-04 DE DE3432418A patent/DE3432418C2/de not_active Expired - Fee Related
- 1984-09-06 GB GB08422543A patent/GB2148618B/en not_active Expired
- 1984-09-17 US US06/651,335 patent/US4656574A/en not_active Expired - Lifetime
- 1984-09-21 JP JP59197014A patent/JPH07105714B2/ja not_active Expired - Lifetime
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| DE3432418C2 (de) | 1995-07-13 |
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| GB2148618A (en) | 1985-05-30 |
| CH651177GA3 (ja) | 1985-09-13 |
| GB8422543D0 (en) | 1984-10-10 |
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