JP2019198067A - デバイス回路用ドライバ回路 - Google Patents

Abstract

【課題】 デバイス回路用ドライバ回路を提供する。【解決手段】 デバイス回路を駆動するドライバ回路であって、ドライバ電源電圧と結合されたバルク入力を有し、ドライバ電源電圧とポジティブ制御ノードとの間に結合されたダイオード接続トランジスタであって、ドライバ電源電圧はデバイス回路の閾値電圧より低い、ダイオード接続トランジスタと、ポジティブ制御ノードと信号入力との間に結合されたキャパシタと、を含み、信号入力で受けられる入力信号がハイの場合に、デバイス回路の入力トランジスタを制御するように構成された、ポジティブ制御ノードにおけるポジティブ制御電圧が、デバイス回路の閾値電圧より高い、ドライバ回路。【選択図】図１

Description

混在信号回路では、信号を、デジタル電源領域から、典型的には振幅がより大きいアナログ電源領域に変換することが必要になる場合がある。この変換は、デジタル電源電圧がアナログデバイスの閾値電圧に近いか、又はこれを下回る場合に問題となる。特に、面積、電力、及びロバストネスの関係が最も重要である場合に、容認できる性能でこの変換を達成することは困難である。

多段レベルシフタ、又はカスケード入力のレベルシフタであれば、電源／バイアス電圧の追加が必要である。二段レベルシフタの場合には初段用の追加電源電圧が存在し、カスケード入力のレベルシフタの場合にはバイアス電圧が存在する。電源／バイアス電圧が追加されると、面積が増え、消費電力が増え、引き回しが複雑になり、更には、異なるレベルシフタ間の可能なクロストーク経路が増える。

本開示の態様による、デバイス回路を駆動するように構成されたドライバ回路を含む混在信号回路を示す。 充電フェーズにおけるダイオード接続ＮＭＯＳデバイスの断面図を示す。 ブーストフェーズにおけるダイオード接続ＮＭＯＳデバイスの断面図を示す。 本開示の態様による、デバイス回路を駆動するように構成されたドライバ回路を含む混在信号回路のより詳細な例を示す。 本開示の態様による、図１のドライバ回路がデバイス回路を駆動する方法のフローチャートを示す。

本開示は、デジタル入力信号電圧を、アナログデバイスの閾値電圧のレベルより高いレベルまでブーストするように構成されたドライバ回路に関する。

図１は、本開示の態様による混在信号回路１００を示しており、これは、デバイス回路１２０を駆動するように構成されたドライバ回路１１０を含む。

ドライバ回路１１０は、ダイオード接続トランジスタＤ１、キャパシタＣ１、及びインバータＩｎｖ１を含む。ドライバ回路１１０は、デジタル電源領域にあり、ドライバ電源電圧ＶＤＤＣによって給電されている。ドライバ電源電圧ＶＤＤＣは、例えば、１Ｖ未満であってよい。

ダイオード接続トランジスタは、四端子トランジスタのうちのダイオードで構築される。酸化金属半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を使用する場合、ダイオード接続トランジスタは、ゲート、ドレイン、及びバルクを互いに接続することによって構築される。

デバイス回路１２０は、入力トランジスタＭ２及び負荷回路Ｌ２を含む。負荷回路Ｌ２は、デバイス電源電圧ＶＤＤＡと入力トランジスタＭ２との間に結合されている。負荷回路Ｌ２は、例えば、抵抗又は被制御電流源であってよい。混在信号回路１００が差動信号回路であれば、負荷回路Ｌ２は交差結合トランジスタを含んでよい。デバイス回路１２０は、アナログ電源領域にあり、デバイス電源電圧ＶＤＤＡによって給電されている。デバイス電源電圧ＶＤＤＡは、例えば、５Ｖであってよい。更に、ドライバ回路１１０及びデバイス回路１２０は、同一半導体ダイ上に配列されてよい。

ダイオード接続トランジスタＤ１は、ＮＭＯＳデバイスであり、ドライバ電源電圧ＶＤＤＣと結合されたバルク入力を有しており、ドライバ電源電圧ＶＤＤＣとポジティブ制御ノードＮ１＋との間に結合されている。キャパシタＣ１は、ポジティブ制御ノードＮ１＋と信号入力ＩＮ＿ｄｉｇとの間に結合されており、信号入力ＩＮ＿ｄｉｇはデジタル入力信号Ｖｉｎ＿ｄｉｇを受ける。インバータ回路Ｉｎｖ１は、信号入力ＩＮ＿ｄｉｇと、デバイス回路１２０の入力トランジスタＭ２の負の制御ノードＮ２−との間に結合されており、入力信号Ｖｉｎ＿ｄｉｇの論理値を反転するように構成されている。ドライバ電源電圧ＶＤＤＣは、デバイス回路１２０のアナログデバイスの閾値電圧より低い。アナログデバイスの閾値電圧は、例えば、１Ｖ以上であってよい。

動作概要として、キャパシタＣ１は、ポジティブ入力ノードＮ１＋における電圧Ｖｐをブーストする。信号入力ＩＮ＿ｄｉｇにおける入力信号Ｖｉｎ＿ｄｉｇがローになると、ドライバ回路１１０は入力トランジスタＭ２のソースをハイになるように制御し、これによって、入力トランジスタＭ２が完全にオフになり、この結果として、キャパシタＣ１はダイオード接続トランジスタＤ１によって充電された状態になる。入力信号Ｖｉｎ＿ｄｉｇがハイになると、入力トランジスタＭ２のソースはローになり、入力トランジスタＭ２のゲートは、アナログデバイス回路１２０の閾値電圧より高い電圧レベルまでブーストされる。

より具体的には、信号入力ＩＮ＿ｄｉｇにおいて受けられる入力信号Ｖｉｎ＿ｄｉｇがハイのときは、ブーストフェーズと充電フェーズとがある。ブーストフェーズは、信号入力ＩＮ＿ｄｉｇにおいて受けられる入力信号Ｖｉｎ＿ｄｉｇがローからハイに移行したときに発生する。逆に、充電フェーズは、信号入力ＩＮ＿ｄｉｇにおいて受けられる入力信号Ｖｉｎ＿ｄｉｇがハイからローに移行したときに発生する。

ブーストフェーズの間（Ｖｉｎ＿ｄｉｇがローからハイに移行する間）、ポジティブ制御ノードＮ１＋におけるポジティブ制御電圧Ｖｐは、アナログデバイス回路１２０の閾値電圧より高い。ポジティブ制御ノードＮ１＋における制御電圧Ｖｐは、ドライバ電源電圧ＶＤＤＣのほぼ２倍からダイオード接続トランジスタＤ１の閾値電圧Ｖｔｈ＿ｄｉｇを引いたものである（即ち、Ｖｐ＝２＊ＶＤＤＣ−Ｖｔｈ＿ｄｉｇ）。入力トランジスタＭ２のネガティブ制御ノードＮ２−におけるネガティブ制御電圧Ｖｎが、ドライバ接地電圧ＶＳＳＣにほぼ等しい。そうなると、電圧Ｖｐと電圧Ｖｎとの電圧差は２＊ＶＤＤＣ−Ｖｔｈ＿ｄｉｇとなり、これは、常にドライバ電源電圧ＶＤＤＣより高い。これは、デジタル回路の動作を可能にする為には、アナログデバイスの閾値がドライバのデジタル電源電圧ＶＤＤＣより低くなければならない為である。

充電フェーズの間（Ｖｉｎ＿ｄｉｇがハイからローに移行する間）、ポジティブ制御ノードＮ１＋における電圧Ｖｐが、ドライバ電源電圧ＶＤＤＣからダイオード接続トランジスタＤ１の閾値電圧Ｖｔｈ＿ｄｉｇを引いたものより小さくなると（即ち、Ｖｐ＜ＶＤＤＣ−Ｖｔｈ＿ｄｉｇになると）、ダイオード接続トランジスタＤ１はキャパシタＣ１を充電する。

信号入力ＩＮ＿ｄｉｇにおいて受けられる入力信号Ｖｉｎ＿ｄｉｇがローになると、ポジティブ制御ノードＮ１＋における制御電圧Ｖｐは、ドライバ電源電圧ＶＤＤＣからダイオード接続トランジスタＤ１の閾値電圧Ｖｔｈ＿ｄｉｇを引いたものにほぼ等しくなる（即ち、Ｖｐ＝ＶＤＤ−Ｖｔｈ＿ｄｉｇ）。入力トランジスタＭ２のネガティブ制御ノードＮ２−におけるネガティブ制御電圧Ｖｎが、ドライバ電源電圧ＶＤＤＣにほぼ等しい（即ち、Ｖｎ＝ＶＤＤＣ）。電圧Ｖｐと電圧Ｖｎとの間の電圧差は、入力トランジスタＭ２のネガティブ閾値電圧−Ｖｔｈ＿ａｎａになる。そして差信号Ｖｐ−Ｖｎは、元の入力信号Ｖｉｎ＿ｄｉｇより大きくなり、これによって、アナログデバイスの駆動が潜在的に可能になる。

ドライバ回路１１０は、その論理値を、キャパシタＣ１がその最小値ＶＤＤＣ−Ｖｔｈ＿ｄｉｇにおいて放電された場合でも保持する。実際、入力信号Ｖｉｎ＿ｄｉｇがハイであって、キャパシタＣ１がＶＤＤＣ−Ｖｔｈ＿ｄｉｇまで放電された場合には、電圧Ｖｐと電圧Ｖｎとの間の電圧差はＶＤＤＣ−Ｖｔｈ＿ｄｉｇであり、これによって、入力トランジスタＭ２が閾値以下で導通を維持することが可能になる。これに対し、入力信号Ｖｉｎ＿ｄｉｇがローの場合、電圧Ｖｐと電圧Ｖｎとの間の電圧差は、入力トランジスタＭ２のネガティブ閾値電圧−Ｖｔｈ＿ａｎａであり、従って、入力トランジスタＭ２は完全にオフになる。

図２Ａ及び２Ｂはダイオード接続ＮＭＯＳデバイスＤ１の断面図であり、図２Ａは充電フェーズ、図２ＢはブーストフェーズにおけるＤ１の断面を示す。これらの図のそれぞれに、等価回路が示されている。

ダイオード接続ＮＭＯＳＤ１の寄生バイポーラトランジスタは、ドライバ電源電圧ＶＤＤＣと静的結合されており、従って、短絡されている。寄生パスが形成されず、従って、ウェルＮｗが浮遊しない為、ウェル制御用充電ポンプが不要である。電力及び速度の観点からは、可動ウェルがないことが有利である。更に、ＮＭＯＳダイオードは、ＰＭＯＳダイオード又は別のアクティブスイッチに比べて消費する電力及び面積が小さい。これは、面積が小さいドレインのみがその電位を変化させる事実による。

図２Ａは、充電フェーズのダイオード接続ＮＭＯＳデバイスＤ１を示しており、キャパシタＣ１はドライバ電源電圧ＶＤＤＣより低い。ポジティブ制御電圧Ｖｐの範囲は、０からドライバ電源電圧ＶＤＤＣ−Ｖｔｈ＿ｄｉｇまでである。この充電フェーズでは、寄生バイポーラトランジスタ１は、そのエミッタがＮ拡散Ｎ＋と結合されており、そのコレクタがエピタキシャル層Ｎｅｐｉと結合されている。寄生バイポーラトランジスタ１及び２は、ＮＭＯＳチャネルとともにキャパシタＣ１を、ドライバ電源電圧ＶＤＤＣから１つのデジタルデバイス閾値Ｖｔｈ＿ｄｉｇを引いたものまで充電する。これは、周波数及びバルクの制御が必要な充電ポンプの場合には当てはまらない。

図２Ｂは、ブーストフェーズのダイオード接続ＮＭＯＳデバイスＤ１を示しており、キャパシタＣ１はドライバ電源電圧ＶＤＤＣより高い。ポジティブ制御電圧Ｖｐは、ドライバ電源電圧ＶＤＤＣより高い。このブーストフェーズでは、寄生バイポーラトランジスタ１は、そのコレクタがＮ拡散Ｎ＋と結合されており、そのエミッタがエピタキシャル層Ｎｅｐｉと結合されている。この構成では、全てのバイポーラのベース及びエミッタがＶＤＤＣに短絡されており、これによって、それらは全て非導通となる。

図３は、本開示の態様による混在信号回路のより詳細な例３００を示しており、これは、デバイス回路３２０を駆動するように構成されたドライバ回路３１０を含む。

この混在信号回路３００は、差動回路であること以外は、図１の混在信号回路１００と同様である。

混在信号回路３００は、ドライバ回路３１０、デバイス回路３２０、イネーブル回路３３０、オン／オフ回路３４０、及びインバータ回路３５０を含む。

ドライバ回路３１０は、相補形ドライバ回路３１０ｎ及び３１０ｐを含む。相補形ドライバ回路３１０ｎ及び３１０ｐのそれぞれは、図１のドライバ回路１１０と同様である。簡潔にする為に、これらの相補形回路の詳細については、ここでは省略する。

デバイス回路３２０は、相補形デバイス回路３２０ｎ及び３２０ｐを含む。相補形デバイス回路３２０ｎ及び３２０ｐのそれぞれは、図１のデバイス回路１２０と同様である。簡潔にする為に、これらの相補形回路の詳細については、ここでは省略する。このデバイス回路３２０の負荷回路Ｌ２は、交差結合トランジスタＭ２５、Ｍ２４を含み、これらの極性は、第１及び第２の入力トランジスタＭ２１、Ｍ２２の極性の反対である。この例では、入力トランジスタＭ２１、Ｍ２２はＮＭＯＳトランジスタであり、交差結合トランジスタＭ２４、Ｍ２５はＰＭＯＳトランジスタである。

イネーブル回路３３０は、第１のＮＡＮＤゲートＮＡ３１及び第２のＮＡＮＤゲートＮ３２を含む。第２のＮＡＮＤゲートＮＡ３２は、イネーブル信号入力ｅｎ＿ｄｉｇにおけるイネーブル信号と、信号入力ｓ＿１からの入力信号とを受けるように構成されている。第１のＮＡＮＤゲートＮＡ３１は、イネーブル信号入力ｅｎ＿ｄｉｇからのイネーブル信号と、第２のＮＡＮＤゲートＮＡ３２の出力とを受けるように構成されている。

オン／オフ回路３４０は、トランジスタＭ２６及びＭ２７を含み、負荷回路Ｌ２のオンとオフを切り替えるように構成されている。この例では、トランジスタＭ２６及びＭ２７はＰＭＯＳトランジスタである。

インバータ回路３５０は、トランジスタＭ２８、Ｍ２０９、及びＭ２１０を含む。インバータ回路３５０は、負荷回路Ｌ２の出力信号を反転し、反転された信号を信号出力ｍｖ＿ｓ＿ｏにおいて出力するように構成されている。

ドライバ回路３１０の動作中は、ドライバ回路３１０の第１の差動信号入力ＩＮ＿ｄｉｇ１において受けられる、差動入力信号対のうちの第１の差動入力信号Ｖｉｎ＿ｄｉｇ１がハイであり、第２の差動信号入力ＩＮ＿ｄｉｇ２において受けられる、差動入力信号対のうちの第２の差動入力信号Ｖｉｎ＿ｄｉｇ２がローである場合、第１の入力トランジスタＭ２１を制御する、第１のポジティブ制御ノードＮ１１＋における第１のポジティブ制御電圧Ｖｐ１１が、デバイス回路３２０の閾値電圧より高く、第２の入力トランジスタＭ２２を制御する、第２のポジティブ制御ノードＮ１２＋における第２のポジティブ制御電圧Ｖｐ１２が、ドライバ電源電圧ＶＤＤＣから第１のダイオード接続トランジスタＤ１１の閾値電圧Ｖｔｈ＿ｄｉｇ１１を引いたものにほぼ等しく（即ち、Ｖｐ１２＝ＶＤＤＣ−Ｖｔｈ＿ｄｉｇ１１）、デバイス回路３２０の第１の入力トランジスタＭ２１を制御する、第１のネガティブ制御ノードＮ１１−における第１のネガティブ制御電圧Ｖｎ１１が、ドライバ接地電圧にほぼ等しく、デバイス回路３２０の第２の入力トランジスタＭ２２を制御する、第２のネガティブ制御ノードＮ１２−における第２のネガティブ制御電圧Ｖｎ１２が、ドライバ電源電圧ＶＤＤＣにほぼ等しい（即ち、Ｖｎ１２＝ＶＤＤＣ）。

ドライバ回路３１０の第１の差動信号入力ＩＮ＿ｄｉｇ１において受けられる、差動入力信号対のうちの第１の差動入力信号Ｖｉｎ＿ｄｉｇ１がローであり、第２の差動信号入力ＩＮ＿ｄｉｇ２において受けられる、差動入力信号対のうちの第２の差動入力信号Ｖｉｎ＿ｄｉｇ２がハイである場合、第１のポジティブ制御ノードＮ１１＋における第１のポジティブ制御電圧Ｖｐ１１が、ドライバ電源電圧ＶＤＤＣからダイオード接続トランジスタＤ１１の閾値電圧Ｖｔｈ＿ｄｉｇ１１を引いたものにほぼ等しく（即ち、Ｖｐ１１＝ＶＤＤＣ−Ｖｔｈ＿ｄｉｇ１１）、第２のポジティブ制御ノードＮ１２＋における第２のポジティブ制御電圧Ｖｐ１２が、デバイス回路３２０の閾値電圧より高く、第１のネガティブ制御ノードＮ１１−における第１のネガティブ制御電圧Ｖｎ１１が、ドライバ電源電圧ＶＤＤＣにほぼ等しく（即ち、Ｖｎ１１＝ＶＤＤＣ）、第２のネガティブ制御ノードＮ１２−における第２のネガティブ制御電圧Ｖｎ１２が、ドライバ接地電圧にほぼ等しい。

混在信号回路３００の全体としての動作を考えると、ディセーブル状態では（即ち、トランジスタＭ２８を制御するインバータイネーブル信号ｉｎｖ＿ｅｎがハイであって、デジタルイネーブル信号ｅｎ＿ｄｉｇがローである場合には）、ドライバ回路３１０はノードＮ１１−及びＮ１２−の両方をローにプルする。同時に、第１のキャパシタＣ１１はダイオード接続トランジスタＤ１１によって充電されて、ノードＮ１１＋における電圧Ｖｐ１１を電圧レベルＶＤＤＣ−Ｖｔｈ＿ｄｉｇ１１まで持っていく。同様に、第２のキャパシタＣ１２はダイオード接続トランジスタＤ１２によって充電されて、ノードＮ１２＋における電圧Ｖｐ１２を電圧レベルＶＤＤＣ−Ｖｔｈ＿ｄｉｇ１２まで持っていく。

ドライバ回路３１０がイネーブル状態になると（即ち、インバータイネーブル信号ｉｎｖ＿ｅｎがローになり、デジタルイネーブル信号ｅｎ＿ｄｉｇがハイになると）、ノードＮ１２＋における電圧Ｖｐ１２はデジタル入力信号ｓ＿ｄｉｇに追従し、ノードＮ１１−における電圧Ｖｎ１１はデジタル入力信号ｓ＿ｄｉｇの否定である。デジタル入力信号ｓ＿ｄｉｇがハイの場合、ノードＮ１２＋における電圧Ｖｐ１２＋はドライバ電源電圧ＶＤＤＣによってシフトアップされて、電圧２＊ＶＤＤＣ−Ｖｔｈ＿ｄｉｇ１２に達し、ノードＮ１１＋における電圧Ｖｐ１１は逆にＶＤＤＣ−Ｖｔｈ＿ｄｉｇ１１にとどまる。そして、入力トランジスタＭ２１及びＭ２２は、ゲート−ソース電圧がそれぞれ−Ｖｔｈ＿ａｎａ及び２＊ＶＤＤＣ−Ｖｔｈ＿ａｎａになり、これによって、入力トランジスタＭ２２はオンになり、入力トランジスタＭ２１はオフになり、これによって、交差結合トランジスタＭ２４、Ｍ２５によって形成されるラッチが設定され、従って、出力電圧ｍｖ＿ｓ＿ｏがハイになる。入力信号ｓ＿ｄｉｇの論理値がローになると、全く逆の状態になる。この場合、ノードＮ１１＋における電圧Ｖｐ１１は、シフトアップされて、ＶＤＤＣ−Ｖｔｈ＿ｄｉｇ１１に達し、ノードＮ１２＋における電圧Ｖｐ１２はＶＤＤＣ−Ｖｔｈ＿ｄｉｇ１１までプッシュダウンされる。入力トランジスタＭ２２は、ゲート−ソース電圧が−Ｖｔｈ＿ｄｉｇになることによってオフになり、入力トランジスタＭ２１は、ゲート−ソース電圧が２＊ＶＤＤＣ−Ｖｔｈになることによってオンになり、これによって、交差結合トランジスタＭ２４及びＭ２５によって形成されるラッチが設定され、出力電圧ｍｖ＿ｓ＿ｏはローになる。

デバイス回路３２０が機能する為の条件は、２＊ＶＤＤＣ−Ｖｔｈ＿ｄｉｇがアナログデバイスの閾値電圧Ｖｔｈ＿ａｎａより高いことである。この条件は、典型的には、ｈｉｇｈ＿ｄｉｇがＶｔｈ＿ａｎａより高いという従来のトポロジ条件に比べて緩い。これは、デジタルドライバ回路３１０が機能する状態を維持する為に、ドライバ電源電圧ＶＤＤＣが常にデジタルデバイスの閾値電圧Ｖｔｈ＿ｄｉｇより高い為である。

デバイス回路３２０は、起動時に正常な状態であれば、動的条件及び静的条件の両方において正常に動作する。キャパシタＣ１１及びＣ１２の両方が、ドライバ電源電圧ＶＤＤＣからデジタルデバイスの閾値電圧Ｖｔｈ＿ｄｉｇを引いたもの（即ち、ＶＤＤＣ−Ｖｔｈ＿ｄｉｇ）まで放電されていれば、デバイス回路３２０は静的な状態に保たれる。これは、トランジスタＭ２１又はトランジスタＭ２２のいずれかのソースがデジタル電源電圧ＶＤＤＣであることによってゲート−ソース電圧が負のデジタル閾値電圧（−Ｖｔｈ＿ａｎａ）になる為である。トランジスタＭ２１及びＭ２２のうちの他方が、最悪の場合、閾値以下で導通しており、ゲート−ソース電圧が、ドライバ電源電圧ＶＤＤＣからデジタルデバイス閾値電圧を引いたもの（即ち、ＶＤＤＣ−Ｖｔｈ＿ｄｉｇ）になり、これは実際には常に０より高い。

図４は、本開示の態様による、図１のドライバ回路がデバイス回路を駆動する方法のフローチャート４００を示す。

４１０では、信号入力ＩＮ＿ｄｉｇで受けられる入力信号Ｖｉｎ＿ｄｉｇがハイの場合に、デバイス回路１２０の入力トランジスタＭ２のポジティブ制御ノードＮ１＋におけるポジティブ制御電圧Ｖｐを、デバイス回路１２０の閾値電圧より高くなるように制御する。

４２０では、信号入力ＩＮ＿ｄｉｇで受けられる入力信号Ｖｉｎ＿ｄｉｇがローの場合に、ポジティブ制御ノードＮ１＋におけるポジティブ制御電圧Ｖｐを、ドライバ電源電圧ＶＤＤＣから、ダイオード接続トランジスタＤ１の閾値電圧Ｖｔｈ＿ｄｉｇを引いたものにほぼ等しくなるように制御する。

本開示のドライバ回路は、ドライバ電源電圧がアナログデバイスの閾値電圧に近いか、又はこれを下回るレベルに達する任意の混在信号回路において実施されてよい。本ドライバ回路は、電源／バイアス電圧の追加が不要である。本ドライバ回路は単段であり、各段で遅延が発生する多段ドライバ回路より高速である。更に、本ドライバ回路は、周波数が高くなく、寄生キャパシタを有する大きなウェルがむしろ静的である。

上述の説明は例示的実施形態に関して行われてきたが、当然のことながら、「例示的」という語句は、最良又は最適という意味ではなく、あくまで一例という意味である。従って、本開示は、本開示の範囲に含まれうる代替物、修正物、及び等価物を包含するものとする。

本明細書では特定の実施形態について図示及び説明してきたが、当業者であれば理解されるように、本開示の範囲から逸脱しない限り、その図示及び説明された特定の実施形態に代わって様々な代替且つ／又は等価の実施態様が用いられてよい。本開示は、本明細書に記載の特定の実施形態の任意の翻案又は変形を包含するものである。

１、２ 寄生バイポーラトランジスタ
１００ 混在信号回路
１１０ ドライバ回路
１２０ デバイス回路
３００ 混在信号回路
３１０ ドライバ回路
３１０ｎ、３１０ｐ 相補形ドライバ回路
３２０ デバイス回路
３２０ｎ、３２０ｐ 相補形デバイス回路
３３０ イネーブル回路
３４０ オン／オフ回路
３５０ インバータ回路
４００ フローチャート
Ｌ２ 負荷回路

Claims (17)

1. デバイス回路を駆動するドライバ回路であって、
   ドライバ電源電圧と結合されたバルク入力を有し、前記ドライバ電源電圧とポジティブ制御ノードとの間に結合されたダイオード接続トランジスタであって、前記ドライバ電源電圧は前記デバイス回路の閾値電圧より低い、ダイオード接続トランジスタと、
   前記ポジティブ制御ノードと信号入力との間に結合されたキャパシタと、
   を含み、
   前記信号入力で受けられる入力信号がハイの場合、前記デバイス回路の入力トランジスタを制御するように構成された、前記ポジティブ制御ノードにおけるポジティブ制御電圧が、前記デバイス回路の前記閾値電圧より高い、
   ドライバ回路。
2. 前記信号入力で受けられる前記入力信号がハイの場合、前記ポジティブ制御ノードにおける前記制御電圧は、前記ドライバ電源電圧のほぼ２倍から前記ダイオード接続トランジスタの閾値電圧を引いたものである、請求項１に記載のドライバ回路。
3. 前記ダイオード接続トランジスタは、前記ポジティブ制御ノードにおける電圧が、前記ドライバ電源電圧から前記ダイオード接続トランジスタの閾値電圧を引いたものより低い場合に、前記キャパシタを充電するように構成されている、請求項１に記載のドライバ回路。
4. 前記信号入力で受けられる前記入力信号がローの場合、前記ポジティブ制御ノードにおける前記制御電圧は、前記ドライバ電源電圧から前記ダイオード接続トランジスタの閾値電圧を引いたものにほぼ等しい、請求項１に記載のドライバ回路。
5. 前記信号入力と、前記デバイス回路の前記入力トランジスタのネガティブ制御ノードとの間に結合されて、前記入力信号を反転するように構成されたインバータ回路
   を更に含む、請求項１に記載のドライバ回路。
6. 前記信号入力で受けられる前記入力信号がハイの場合、前記入力トランジスタのネガティブ制御ノードにおけるネガティブ制御電圧がドライバ接地電圧にほぼ等しい、請求項１に記載のドライバ回路。
7. 前記信号入力で受けられる前記入力信号がローの場合、前記入力トランジスタのネガティブ制御ノードにおけるネガティブ制御電圧が前記ドライバ電源電圧にほぼ等しい、請求項１に記載のドライバ回路。
8. デバイス回路であって、
   入力トランジスタと、
   デバイス電源電圧と前記入力トランジスタとの間に結合された負荷回路と、
   を含むデバイス回路と、
   ドライバ回路であって、
   ドライバ電源電圧と結合されたバルク入力を有し、前記ドライバ電源電圧とポジティブ制御ノードとの間に結合されたダイオード接続トランジスタであって、前記ドライバ電源電圧は前記デバイス回路の閾値電圧より低い、ダイオード接続トランジスタと、
   前記ポジティブ制御ノードと信号入力との間に結合されたキャパシタと、
   を含み、
   前記信号入力で受けられる入力信号がハイの場合、前記デバイス回路の前記入力トランジスタを制御するように構成され、前記ポジティブ制御ノードとネガティブ制御ノードとの間の差動制御電圧が、前記デバイス回路の前記閾値電圧より高い、
   ドライバ回路と、
   を含む半導体回路。
9. 前記ドライバ回路は更に、
   前記信号入力と、前記入力トランジスタの前記ネガティブ制御ノードとの間に結合されて、前記入力信号を反転するように構成されたインバータ回路
   を含み、
   前記信号入力で受けられる前記入力信号がハイの場合、前記入力トランジスタの前記ネガティブ制御ノードのネガティブ制御電圧がドライバ接地電圧にほぼ等しい、
   請求項８に記載の半導体回路。
10. 前記ドライバ回路及び前記デバイス回路は、同一半導体ダイ上に配列されている、請求項８に記載の半導体回路。
11. 前記負荷回路は、抵抗又は被制御電流源である、請求項８に記載の半導体回路。
12. 差動信号回路である、請求項８に記載の半導体回路。
13. 前記負荷回路は交差結合トランジスタ回路である、請求項１２に記載の半導体回路。
14. デバイス回路であって、
    第１の入力トランジスタと、
    第２の入力トランジスタと、
    デバイス電源と前記第１及び第２の入力トランジスタとの間に結合された交差結合トランジスタを含む負荷回路であって、前記交差結合トランジスタは、極性が前記第１及び第２の入力トランジスタの極性と反対である、負荷回路と、
    を含むデバイス回路と、
    前記デバイス回路を駆動するように構成されたドライバ回路であって、
    ドライバ電源電圧と結合されたバルク入力を有し、前記ドライバ電源電圧と第１のポジティブ制御ノードとの間に結合された第１のダイオード接続トランジスタであって、前記ドライバ電源電圧は前記デバイス回路の閾値電圧より低い、第１のダイオード接続トランジスタと、
    前記ドライバ電源電圧と結合されたバルク入力を有し、前記ドライバ電源電圧と第２のポジティブ制御ノードとの間に結合された第２のダイオード接続トランジスタと、
    前記第１のポジティブ制御ノードと第１の差動信号入力との間に結合された第１のキャパシタと、
    前記第２のポジティブ制御ノードと第２の差動信号入力との間に結合された第２のキャパシタと、
    を含み、
    前記第１の差動信号入力において受けられる、差動入力信号対のうちの第１の差動入力信号がハイであり、前記第２の差動信号入力において受けられる、前記差動入力信号対のうちの第２の差動入力信号がローである場合、前記デバイス回路の前記第１の入力トランジスタを制御するように構成された、前記第１のポジティブ制御ノードにおける第１のポジティブ制御電圧が、前記デバイス回路の前記閾値電圧より高く、前記第２の入力トランジスタを制御する、前記第２のポジティブ制御ノードにおける第２のポジティブ制御電圧が、前記ドライバ電源電圧から前記第１のダイオード接続トランジスタの閾値電圧を引いたものにほぼ等しく、前記デバイス回路の第１の入力トランジスタを制御するように構成された、第１のネガティブ制御ノードにおける第１のネガティブ制御電圧が、ドライバ接地電圧にほぼ等しく、前記デバイス回路の前記第２の入力トランジスタを制御するように構成された、第２のネガティブ制御ノードにおける第２のネガティブ制御電圧が、前記ドライバ電源電圧にほぼ等しい、
    ドライバ回路と、
    を含む半導体回路。
15. 前記第１の差動信号入力において受けられる、前記差動入力信号対のうちの前記第１の差動入力信号がローであり、前記第２の差動信号入力において受けられる、前記差動入力信号対のうちの前記第２の差動入力信号がハイである場合、前記第１のポジティブ制御ノードにおける前記第１のポジティブ制御電圧が、前記ドライバ電源電圧から前記第１のダイオード接続トランジスタの前記閾値電圧を引いたものにほぼ等しく、前記第２のポジティブ制御ノードにおける前記第２のポジティブ制御電圧が前記デバイス回路の前記閾値電圧より高く、前記第１のネガティブ制御ノードにおける前記第１のネガティブ制御電圧が前記ドライバ電源電圧にほぼ等しく、前記第２のネガティブ制御ノードにおける前記第２のネガティブ制御電圧が前記ドライバ接地電圧にほぼ等しい、請求項１４に記載の半導体回路。
16. ドライバ回路がデバイス回路を駆動する方法であって、
    信号入力で受けられる入力信号がハイの場合に、前記デバイス回路の入力トランジスタのポジティブ制御ノードにおけるポジティブ制御電圧を、前記デバイス回路の閾値電圧より高くなるように制御するステップ
    を含み、
    前記ドライバ回路は、
    ドライバ電源電圧と結合されたバルク入力を有し、前記ドライバ電源電圧と前記ポジティブ制御ノードとの間に結合されたダイオード接続トランジスタであって、前記ドライバ電源電圧は前記デバイス回路の前記閾値電圧より低い、ダイオード接続トランジスタと、
    前記ポジティブ制御ノードと前記信号入力との間に結合されたキャパシタと、
    を含む、
    方法。
17. 前記信号入力で受けられる前記入力信号がローの場合に、前記ポジティブ制御電圧を、ドライバ電源電圧からダイオード接続トランジスタの閾値電圧を引いたものにほぼ等しくなるように制御するステップ
    を更に含む、請求項１６に記載の方法。

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