JP2010536319A - マルチ出力を有する時分割キャパシタｄｃ／ｄｃコンバータ - Google Patents

Abstract

新しい時分割キャパシタ・コンバータ・アルゴリズム及び関連する回路トポロジを使用したマルチ出力ＤＣ−ＤＣ電圧コンバータを本明細書に開示する。本発明の１つの実施形態は、フライング・キャパシタと、第１の出力ノードと、第２の出力ノードと、スイッチング・ネットワークとを含む。スイッチング・ネットワークは、以下の回路動作モード、すなわち、１）フライング・キャパシタの正極が入力電圧に接続され、フライング・キャパシタの負極が接地された第１のモードと、２）フライング・キャパシタの負極が入力電圧に接続され、フライング・キャパシタの正極が第１の出力ノードに接続された第２のモードと、３）フライング・キャパシタの正極が接地され、フライング・キャパシタの負極が第２の出力ノードに接続された第３のモードとを提供するように構成される。

Description

ＤＣ−ＤＣコンバータ、すなわちバッテリ又はＤＣ電源を異なるＤＣ電圧に変換する電子回路を実装する際には、通常３つのアプローチが使用される。これらの方法は、線形調整、誘導性スイッチングレギュレータすなわちいわゆる「スイッチモード電源」、及び電荷ポンプとしても知られているスイッチドキャパシタ・コンバータを含む。これらの方法のうち、電荷ポンプは、その単純性、費用対効果、及び相対的に低ノイズ動作であることにより高く評価されている。いくつかの状況下では、電荷ポンプは高変換効率で動作できるが、スイッチドインダクタベースのコンバータが動作できる幅広い条件を通じて動作することはできない。

電荷ポンプの動作原理は単純であり、交互に動作する充電フェーズと電荷移動フェーズとからなる。図１Ａに示すように、従来技術の電荷ポンプダブラ型回路１は、４つのＭＯＳＦＥＴと、いずれの特定の供給電圧にも恒久的に接続されないフライング・キャパシタと、接地出力フィルタ・キャパシタとを含む。充電フェーズでは、バッテリ接続されたＭＯＳＦＥＴ３及び接地されたＭＯＳＦＥＴ２がオンにされ、電流を導通するとともにキャパシタ５を充電できるようになり、キャパシタをバッテリ又は回路への電圧入力と電気的に並列に接続する。ＭＯＳＦＥＴ１及び４は、充電動作フェーズ中はオフのままである。図１では、この充電電流を破線及び矢印により示している。ある時間後、キャパシタ５はバッテリ電圧Ｖｂａｔｔと等しい電圧に充電され、充電電流が下がる。

電荷移動フェーズ中、キャパシタ５は、バッテリに、具体的にはＭＯＳＦＥＴ１をオンすることによりバッテリの正極に短絡されたその負極に直列に接続される。バッテリ入力上にスタックされる直列連結したキャパシタ５の電圧は、Ｖ_batt＋Ｖ_batt＝２Ｖ_batt、すなわちバッテリ電圧の２倍の電圧を有し、従って「ダブラ」という名前はこの電荷ポンプに由来する。この直列回路は、ＭＯＳＦＥＴ４をオンすることにより同時に出力キャパシタ６に接続される。次にキャパシタ５は、実線及び矢印で示すようにＶ_out→２Ｖ_battになるまで、その電荷を出力キャパシタ６へ移動させる。

出力キャパシタ６の最初の充電後、唯一の流れている電流は、出力キャパシタ６において失われた、負荷に供給される電荷を補充するのに必要なもののみとなるため、電荷ポンプの動作が効率的になる。所望の出力電圧がこのバッテリ電圧の２倍、すなわち２Ｖｂａｔｔである限り、ダブラ電荷ポンプ１の効率は高く、９８％にも上る。実際の出力電圧Ｖｏｕｔと電荷ポンプの理想出力Ｖ_CP＝ｎ・Ｖ_inとの間のあらゆる偏差が、結果として以下の関係式により与えられるような効率損失をもたらす。

電荷ポンプとの間の電圧差は、トランジスタの１つに降下をインクリビジネスで満たすようにさせることにより効率を下げる。ダブラ電荷ポンプ内の低効率を招く１つの共通の状態は、負荷が要求する又は必要とするよりも高い電圧に出力を「オーバーポンプ」することである。

分数（フラクショナル）電荷ポンプの実施構成： オーバーポンピングに対する共通の解決策は、その入力を２倍にするのではなく１．５倍ずつステップアップさせる分数電荷ポンプを使用することである。図１Ｂに示すようにこのような分数電荷ポンプ２０は、マトリクス状のＭＯＳＦＥＴスイッチ２１〜２７により制御される２つのフライング・キャパシタ３０及び３２を必要とする。動作は、実線及び矢印で示すようにＭＯＳＦＥＴ２１、２２及び２３を介して、直列接続されたキャパシタ３０及び３１を充電するステップを含む。充電後、フライング・キャパシタは、導電性のＭＯＳＦＥＴ２４、２５、２６及び２７を介して出力キャパシタ３２から電荷を移動させる。

充電中、キャパシタ３０及び３１は直列に接続され、Ｖ_batt／２に等しい電圧に充電される。電荷移動中、キャパシタ３０及び３１は並列に配線され、出力キャパシタ３２を横切って接続された直列の組み合わせによりバッテリ入力Ｖ_battに直列に接続される。出力電圧は、電圧がＶ_out→１．５Ｖ_battになるまで充電され、この電圧はダブラ電荷ポンプ１の出力よりも２５％低い。

１．５倍型の分数電荷ポンプ技術を使用することにより、低い出力電圧では効率が改善するが、その入力は最高１．５倍に制限される。さらに、２倍型電荷ポンプと同様に、１．５倍型分数電荷ポンプは電圧を調整しない。この結果、出力電圧がその入力により変化し、このことは多くの用途において望ましくない。

電荷ポンプ効率の検討： 電荷ポンプの出力電圧はその入力により変化するので、電荷ポンプは電力コンバータとしてはうまく適合せず、多くの場合、出力電圧振幅を制限するために、電荷ポンプに直列に接続された線形レギュレータと組み合わせる必要がある。線形レギュレータは、電荷ポンプの入力又は出力のいずれに接続してもよい。

例えば、リチウム・イオン入力は、その放電中４．２Ｖから３．０Ｖに及ぶ。このような状況下で、分数１．５倍型電荷ポンプの出力は６．３Ｖから４．５Ｖまで変動する。２倍型電荷ポンプダブラの出力は、同じ状況下で８．４Ｖから６Ｖまで変動する。線形レギュレータにより、或いは負荷がその端子にかかる電圧をクランプするという理由により、負荷電圧が一定電圧に維持されている場合、効率は入力電圧によって変化することになる。線形調整された１．５倍型及び２倍型電荷ポンプの効率変動を、いくつかの一般に必要とされる供給電圧ごとに以下の表にまとめる。参考までに、表には、未調整の電荷ポンプの出力電圧を、１倍型コンバータとして表に示している電荷ポンプのない線形レギュレータと共に含めている。

表のように、個々の出力電圧は、バッテリの電圧により変化する効率の範囲を示しており、リチウム・イオン・セルが４．２Ｖまで完全に充電されている場合には低効率で始動し、バッテリが３Ｖまで放電すると改善する。「ＮＡ」という用語は使用不可を意味し、電荷ポンプが全入力範囲にわたって所望の出力電圧を生成できないことを意味する。出力が調整から外れて降下した場合、効率の意味は無くなる。

表に示され、上の関係式により与えられる効率が、ＭＯＳＦＥＴ抵抗における損失、スイッチング損失、又はその他の寄生効果を考慮に入れない電荷ポンプの最大理論効率である点にも留意されたい。損失により、表の理論的最大効率値からさらに３％から６％効率が低下する可能性がある。

表から、所望の出力電圧が未調整の電荷ポンプ電圧に近い場合、すなわちＶｏｕｔ＝Ｖｃｐである場合に効率が最高となることが明らかである。従って、低出力電圧は、電荷ポンプが電圧を高すぎる値にまでオーバーポンピングすることにより低効率を被る。例えば、電荷ポンプダブラの１．８Ｖボルト出力が３０％のピーク理論効率を有するのに対し、３Ｖ出力は５０％の変換効率を有する。同じ状況下で、分数電荷ポンプは、その出力をダブラほど高い電圧までポンピングしないので、１．８Ｖ出力の場合４０％、及び３Ｖ出力の場合６７％という高い効率を有する。

この一方で、分数電荷ポンプは、通常システムで要求される全ての電圧を出力することができない。例えば、１．５倍型電荷ポンプは、全リチウム・イオン範囲にわたって５Ｖ出力を生成することができない。３．３Ｖよりもわずかに上において、出力電圧が所望の５Ｖよりも下落してシステムが作動しなくなる可能性があり、これは、１．５倍型電荷ポンプは５Ｖの調整供給電圧を生成できる場合にはより高い効率を有するにも関わらず、これを５Ｖの調整供給電圧の生成に確実には使用できないことを意味する。

従って、ｎ＝２などのより高い電荷ポンプ倍数を使用した場合、コンバータはより広い電圧範囲に渡って制御を行うが、より低い効率で動作するようになる。ｎ＝１．５又はさらにｎ＝１などのより低い変換係数のｎを使用した場合、状態Ｖ_cp（ｍｉｎ）＞Ｖ_outが維持されない限り、コンバータは全バッテリ動作範囲にわたって電圧を供給することができない。

範囲対効率のトレードオフに対する１つの解決策は、モードスイッチングを使用すること、すなわちダブラと分数電荷ポンプをと組み合わせて、バッテリが放電を行い、その際に２倍モードに切り換わるまで１．５倍モードで動作する単一の回路にまとめることである。このようにすることで、バッテリ電圧範囲にわたってより高い平均効率を維持することができる。２つの異なる値の「ｎ」、この場合は１．５倍及び２倍で動作できるこのようなモードスイッチング型電荷ポンプは、デュアルモード電荷ポンプと呼ばれる。

３Ｖ及び３．３Ｖなどの出力の場合、電荷ポンプをオンにする必要が生じる前の時間のいくつかの部分には１倍モード又は線形レギュレータ専用モードさえも使用することができる。１．５倍モードの電荷ポンプと１倍モードの電荷ポンプとを組み合わせて単一の電荷ポンプにまとめた結果生まれるデュアルモード電荷ポンプの方が、２倍モードと１．５倍モードとを組み合わせるよりも低電圧出力により良く適合する。

より多用途ではあるがわずかに複雑なトリモード電荷ポンプは３つのモードのいずれかで動作することができ、例えば、バッテリの充電時にはステップダウン専用の１倍モードで動作し、バッテリが放電するようになったら１．５倍モードに切り換わり、負荷が一時的により高い電圧又は電流を要求する場合には２倍モードへとジャンプする。１つの例として、トリモード電荷ポンプは、その１．５倍及び１倍モードを使用して３．６Ｖの白色ＬＥＤを携帯電話のバックライトとして駆動させることができ、その後４．５ＶのカメラフラッシュＬＥＤが必要な場合にはいつでも瞬時に２倍モードに切り換わる。

フライング・キャパシタ４５及び４６の充電及び放電がマトリクス状のＭＯＳＦＥＴスイッチにより制御されるトリモード電荷ポンプ３５の例を図１Ｃに示す。このマトリクスは、電荷ポンプダブラ回路１の位相要素を、電荷ポンプ回路全体をバイパスさせて１倍パススルー動作を行えるようにする手段と共に分数電荷ポンプ２０に組み合わせたものである。

電荷ポンプがスイッチングを行わない１倍バイパスモードを除き、トリモード電荷ポンプ３５は、単一モードの電荷ポンプ１及び２０と同じ原理により、すなわちフライング・キャパシタ４５及び４６を連続的に電圧Ｖ_flyまで充電し、その後必要に応じてこれらの電荷を出力フィルタ・キャパシタ４９へ移動させることにより動作する。１．５倍モードでは、キャパシタが直列接続されて、各々が導電性ＭＯＳＦＥＴ３６、３７及び３８を介してＶ_batt／２の電圧に充電されるのに対し、他の全てのＭＯＳＦＥＴはオフのままとなる。２倍モードでは、個々のフライング・キャパシタがバッテリと並列に配置されて、導通スイッチ３６、３９、４２及び３８を介して電圧Ｖ_battに充電されるのに対し、ＭＯＳＦＥＴ３７を含む他の全てのＭＯＳＦＥＴはオフのままとなる。

電荷移動モードは、フライング・キャパシタ４５及び４６が電圧Ｖ_battに充電されるか、或いはＶ_batt／２に充電されるかに関わらず同じである。導電性ＭＯＳＦＥＴ４０及び４２は、充電済みのキャパシタ４５及び４６の負極を入力電圧Ｖ_battに接続する。導電性ＭＯＳＦＥＴ４３及び４４は、順方向バイアス・ダイオード４７及び４８と共に、充電済みのキャパシタ４５及び４６の正極をコンバータの出力に及びフィルタ・キャパシタ４９に接続する。ここで、Ｖ_out→（Ｖ_batt＋Ｖ_fly）となるように電荷移動が行われる。Ｖ_flyが電圧Ｖｂａｔｔに充電されるとＶ_out→２Ｖ_battになり、電荷ポンプ回路３５がダブラとして動作する。Ｖ_flyが電圧Ｖ_batt／２に充電されるとＶ_out→１．５Ｖ_battになり、回路３５が１．５倍型分数電荷ポンプとして動作する。

１倍バイパスモードで動作するためには、導電性ＭＯＳＦＥＴ３６、４２、４３、４４及び任意に４０及び３７が、Ｖ_outをＶ_battに直接接続する。この動作モードでは、スイッチング動作は必要ない。

従って、スイッチング・マトリクスを実現するために数多くのＭＯＳＦＥＴを含むという不都合は別にして、トリモード電荷ポンプ３５は、そのモードを調整してオーバーポンピングを低減させ、あらゆる所定の出力電圧における動作効率を改善することができる。

電荷ポンプの限界： 今日、多くのシステムは２以上の調整出力電圧を必要とする。この問題に対する１つの解決策は、電荷ポンプによりバッテリ電圧を強化し、その後図２の概略５０に示すように線形レギュレータを上回るものを使用して低電圧に調整することである。

図示のように、リチウム・イオン・バッテリ５８により給電された電荷ポンプ５１が、貯蔵キャパシタ５７に蓄えられるとともにその後線形レギュレータ５１、５２、及び５３により制御される電圧ＶＣＰを生成して、様々な必要調整電圧Ｖ_out1、Ｖ_out2、及びＶ_out3を生成する。キャパシタ５４、５５、及び５６は、追加のフィルタリングを行ってレギュレータの安定性を向上させる。

例えば、電荷ポンプ５１にダブラを使用することにより、線形レギュレータ５１、５２、及び５３を使用して１Ｖから６Ｖ近くまでのあらゆる所望の電圧を生成することができる。分数電荷ポンプを使用してコンバータ５１を実現すると、１．５倍モードでは３Ｖ出力を確実に生成できず、また典型的には３００ｍＶであるが、何らかの電圧が線形レギュレータにかかる電圧降下として失われるので、保証される電圧Ｖ_CPは３Ｖ未満に制限される。

さらに、正の、すなわち接地よりも高い供給電圧と、負の、すなわち接地未満の供給電圧との両方がシステムにより必要とされる場合、図２のアプローチは使用できず、複数の電荷ポンプが必要になる。

要約すれば、今日の電荷ポンプの限界は、電荷ポンプが単一電圧単一極性の出力を生成するという点にある。電荷ポンプの出力電圧はモードスイッチングごとに時間変動するが、システムが要求する最高電圧よりも高い電圧Ｖ_CPを常に供給しなければならない。このような制約は、電荷ポンプの使用を大幅に制限し、負荷ごとに１つの電荷ポンプの使用を設計者に強いることになり、コスト、部品数、及びプリント回路基板空間を望ましからず増大させてしまう。

最低数の部品であらゆる数の正及び負の供給電圧を同時に生成できるマルチ出力電荷ポンプ電圧コンバータ又はレギュレータが実際に必要とされている。

新しい時分割キャパシタ・コンバータアルゴリズム及び関連する回路トポロジを使用したマルチ出力ＤＣ−ＤＣ電圧コンバータを本明細書に開示する。電荷ポンプごとに単一の出力を生成するように制限された従来の電荷ポンプとは異なり、新しい時分割キャパシタトポロジ及び方法は、単一の供給電圧又はバッテリ入力から正極及び負極両方の複数の電圧出力を生成する。説明を明確にするために、本発明の様々な実施形態を、二極性マルチ出力コンバータ、マルチ正出力コンバータ、マルチ負出力コンバータ、及び再構成可能マルチ出力コンバータの４つのクラスに細かく分類する。

二極性時分割キャパシタ・コンバータ： 本発明の１つの実施形態は、正及び負の出力電圧を生成できる時分割キャパシタ・コンバータである。この実施形態の代表的な実施構成は、フライング・キャパシタと、第１の出力ノードと、第２の出力ノードと、スイッチング・ネットワークとを含む。スイッチング・ネットワークは、以下の回路動作モード、すなわち、１）フライング・キャパシタの正極が入力電圧に接続され、フライング・キャパシタの負極が接地された第１のモードと、２）フライング・キャパシタの負極が入力電圧に接続され、フライング・キャパシタの正極が第１の出力ノードに接続された第２のモードと、３）フライング・キャパシタの正極が接地され、フライング・キャパシタの負極が第２の出力ノードに接続された第３のモードとを提供するように構成される。

第１の動作モードは、フライング・キャパシタを入力電圧と等しい電圧に充電する。第２の動作モードは、第１の出力ノードにおいて入力電圧の２倍の電圧を提供する。第３の動作モードは、第２の出力ノードにおいて入力電圧と振幅は等しいが極性は反対の電圧を提供する。従って、単一の多重フライング・キャパシタを使用して正のブースト電圧及び反転電圧が提供される。

この実施形態の第２の代表的な実施構成は、第１のフライング・キャパシタと、第２のフライング・キャパシタと、第１の出力ノードと、第２の出力ノードと、スイッチング・ネットワークとを含む。スイッチング・ネットワークは、以下の回路動作モード、すなわち、１）第１及び第２のフライング・キャパシタが直列に接続され、第１のフライング・キャパシタの正極が入力電圧に接続され、第２のフライング・キャパシタの負極が接地された第１のモードと、２）フライング・キャパシタの負極が入力電圧に接続され、フライング・キャパシタの正極が第１の出力ノードに接続された第２のモードと、３）フライング・キャパシタの正極が接地され、フライング・キャパシタの負極が第２の出力ノードに接続された第３のモードとを提供するように構成される。

第１の動作モードは、フライング・キャパシタを入力電圧の１／２に等しい電圧に充電する。第２の動作モードは、第１の出力ノードにおいて入力電圧の１．５倍の電圧を提供する。第３の動作モードは、第２の出力ノードにおいて入力電圧の−０．５倍に等しい電圧を提供する。従って、２つの多重フライング・キャパシタを使用して正のブースト分数電圧及び反転分数電圧が提供される。

正のマルチ出力時分割キャパシタ・コンバータ： 本発明の別の実施形態は、＋１．５Ｖ_batt及び＋０．５Ｖ_battの２つの正の分数出力（この場合、Ｖ_battは電荷ポンプへの入力電圧を示す）を同時に生成できる時分割キャパシタデュアル出力コンバータである。この実施形態の代表的な実施構成は、第１のフライング・キャパシタと、第２のフライング・キャパシタと、第１の出力ノードと、第２の出力ノードと、スイッチング・ネットワークとを含む。スイッチング・ネットワークは、以下の回路動作モード、すなわち、１）第１及び第２のフライング・キャパシタが直列に接続され、第１のフライング・キャパシタの正極が入力電圧に接続され、第２のフライング・キャパシタの負極が接地された第１のモードと、２）フライング・キャパシタの負極が入力電圧に接続され、フライング・キャパシタの正極が第１の出力ノードに接続された第２のモードと、３）フライング・キャパシタの負極が接地され、フライング・キャパシタの正極が第２の出力ノードに接続された第３のモードとを提供するように構成される。

第１の動作モードは、フライング・キャパシタを入力電圧の１／２に等しい電圧に充電する。第２の動作モードは、第１の出力ノードにおいて入力電圧の１．５倍の電圧を提供する。第３の動作モードは、第２の出力ノードにおいて入力電圧の０．５倍に等しい電圧を提供する。従って、２つの多重フライング・キャパシタを使用して２つのブースト分数電圧が提供される。

負のマルチ出力時分割キャパシタ・コンバータ： 本発明の別の実施形態では、時分割キャパシタデュアル出力コンバータが、−０．５Ｖ_batt及び−Ｖ_battの２つの負の分数出力を同時に生成することができる（この場合、Ｖ_battは電荷ポンプへの入力電圧を示す）。この実施形態の代表的な実施構成は、第１のフライング・キャパシタと、第２のフライング・キャパシタと、第１の出力ノードと、第２の出力ノードと、スイッチング・ネットワークとを含む。スイッチング・ネットワークは、以下の回路動作モード、すなわち、１）第１及び第２のフライング・キャパシタが直列に接続され、第１のフライング・キャパシタの正極が入力電圧に接続され、第２のフライング・キャパシタの負極が接地された第１のモードと、２）フライング・キャパシタの正極が接地され、フライング・キャパシタの負極が第１の出力ノードに接続された第２のモードと、３）第１及び第２のフライング・キャパシタが直列に接続され、第１のフライング・キャパシタの正極が接地され、第２のフライング・キャパシタの負極が第２の出力ノードに接続された第３のモードとを提供するように構成される。

第１の動作モードは、フライング・キャパシタを入力電圧の１／２に等しい電圧に充電する。第２の動作モードは、第１の出力ノードにおいて入力電圧の−０．５倍の電圧を提供する。第３の動作モードは、第２の出力ノードにおいて入力電圧の−１．０倍に等しい電圧を提供する。従って、２つの多重フライング・キャパシタを使用して２つの反転分数電圧が提供される。

再構成可能マルチ出力時分割分数電荷ポンプ： いくつかの異なる電圧を同時に供給するために時分割キャパシタ電荷ポンプを拡張することができ、また異なる電圧の組を生成するようにこれを電気的に再構成することができる。この実施形態の代表的な実施構成は、第１のフライング・キャパシタと、第２のフライング・キャパシタと、第１の出力ノードと、第２の出力ノードと、第３の出力ノードと、スイッチング・ネットワークとを含む。スイッチング・ネットワークは、以下の回路動作モード、すなわち、１）フライング・キャパシタを入力電圧（Ｖ_IN）と接地との間に直列又は並列に接続して、フライング・キャパシタをＶ_IN、−Ｖ_IN、１／２Ｖ_IN、−１／２Ｖ_INの電圧のいずれかに充電できるようにした第１のモードと、２）第１及び第２のフライング・キャパシタが直列に接続され、第２のフライング・キャパシタの負極が入力電圧に接続され、第１のフライング・キャパシタの正極が第１の出力ノードに接続された第２のモードと、３）フライング・キャパシタの負極が入力電圧に接続され、フライング・キャパシタの正極が第２の出力ノードに接続された第３のモードとを提供するように構成される。

充電中及び出力中のスイッチング・ネットワークの構成に応じて、３つの出力ノードに異なる出力電圧の範囲が提供される。少なくとも以下の組合せが使用可能である（個々の３つの値は、第１の出力ノードにおける出力、第２の出力ノードにおける電圧及び第３の出力ノードにおける電圧を示す）。
１）３Ｖ_batt、２Ｖ_batt、−Ｖ_batt、
２）２Ｖ_batt、１．５Ｖ_batt、０．５Ｖ_batt、
３）２Ｖ_batt、１．５Ｖ_batt、−０．５Ｖ_batt、
４）未使用、−Ｖ_batt、−２．０Ｖ_batt、
５）未使用、−０．５Ｖ_batt、−Ｖ_batt。

従来技術の２倍型電荷ポンプを示すブロック図である。 従来技術の１．５倍型電荷ポンプを示すブロック図である。 従来技術のトリモード１倍型／１．５倍型／２倍型電荷ポンプを示すブロック図である。 いくつかの線形レギュレータを使用してマルチ出力を供給する電荷ポンプを示すブロック図である。 時分割ダブラ／インバータデュアル出力電荷ポンプを示すブロック図である。 ダブラ／インバータ電荷ポンプの、フライング・キャパシタ充電中の動作を示す図である。 ダブラ／インバータ電荷ポンプの、その＋２倍出力への電荷移動中の動作を示す図である。 ダブラ／インバータ電荷ポンプの、フライング・キャパシタ・リフレッシュ中の動作を示す図である。 ダブラ／インバータ電荷ポンプの、その−１倍出力への電荷移動中の動作を示す図である。 時分割ダブラ／インバータデュアル出力電荷ポンプの動作を示すフロー図である。 時分割ダブラ／インバータデュアル出力電荷ポンプの動作を示す状態図である。 時分割ダブラ／インバータデュアル出力電荷ポンプのスイッチング波形を示すグラフである。 時分割分数／分数インバータデュアル出力電荷ポンプを示す概略図である。 分数／分数インバータ電荷ポンプの、フライング・キャパシタ充電中の動作を示す図である。 分数／分数インバータ電荷ポンプの、その＋１．５倍出力への電荷移動中の動作を示す図である。 分数／分数インバータ電荷ポンプの、−０．５倍出力への電荷移動中の動作を示す図である。 時分割分数／分数インバータデュアル出力電荷ポンプの動作を示すフロー図である。 時分割分数デュアル正出力電荷ポンプを示す概略図である。 分数デュアル正出力電荷ポンプの、フライング・キャパシタ充電中の動作を示す図である。 分数デュアル正出力電荷ポンプの、その＋１．５倍出力への電荷移動中の動作を示す図である。 分数デュアル正出力電荷ポンプの、その＋０．５Ｘ出力への電荷移動中の動作を示す図である。 Ｐチャネル・ボディ-バイアス-ジェネレータの実施構成を使用した分数デュアル正出力電荷ポンプを示す図である。 電荷移動のために接地ＮチャネルＭＯＳＦＥＴを使用した分数デュアル正出力電荷ポンプを示す図である。 分離Ｎチャネルボディ-バイアス-ジェネレータを使用した分数デュアル正出力電荷ポンプを示す図である。 時分割分数デュアル正出力電荷ポンプの動作を示すフロー図である。 時分割分数デュアル負出力電荷ポンプの−０．５倍／−１倍の実施形態を示す概略図である。 図１２Ａの電荷ポンプの、その−０．５倍出力への電荷移動中の動作を示す図である。 図１２Ａの電荷ポンプの、その−１倍出力への電荷移動中の動作を示す図である。 分数デュアル負出力電荷ポンプの動作を示すフロー図である。 図１２Ｄのフロー図の−１倍／−２倍出力のための修正版を示す図である。 時分割トリプル出力分数電荷ポンプを示す概略図である。 図１３Ａの電荷ポンプのマルチプレクサ動作を示す等価回路図である。 図１３Ａの電荷ポンプのフライング・キャパシタの動作中の状態を示す図である。 トリプラモードにおける整数倍数電荷移動及び動作用に構成された図１３Ａの電荷ポンプを示す図である。 ダブラモードにおける整数倍数電荷移動及び動作用に構成された図１３Ａの電荷ポンプを示す図である。 インバータモードにおける整数倍数電荷移動及び動作用に構成された図１３Ａの電荷ポンプを示す図である。 整数倍数電荷移動用に構成された図１３Ａの電荷ポンプの動作を示すフロー図である。 ダブラモードにおける分数電荷移動及び動作用に構成された図１３Ａの電荷ポンプを示す図である。 １．５倍型分数モードにおける分数電荷移動及び動作用に構成された図１３Ａの電荷ポンプを示す図である。 ０．５倍型分数モードにおける分数電荷移動及び動作用に構成された図１３Ａの電荷ポンプを示す図である。 分数電荷移動用に構成された図１３Ａの電荷ポンプの動作を示すフロー図である。 −０．５倍型反転分数モードにおける分数電荷移動及び動作用に構成された図１３Ａの電荷ポンプを示す図である。 −１倍型反転モードにおける整数倍数電荷移動及び動作用に構成された図１３Ａの電荷ポンプを示す図である。 １〜２倍型反転モードにおける整数倍数電荷移動及び動作用に構成された図１３Ａの電荷ポンプを示す図である。 入力電圧の負の整数倍数用に構成された図１３Ａの電荷ポンプの動作を示すフロー図である。 −０．５倍型反転モードにおける分数電荷移動及び動作用に構成された図１３Ａの電荷ポンプを示す図である。 −１倍型反転モードにおける分数電荷移動及び動作用に構成された図１３Ａの電荷ポンプを示す図である。 入力電圧の負の分数倍数用に構成された図１３Ａの電荷ポンプの動作を示すフロー図である。 マルチ出力電荷ポンプの反復リフレッシュ中の動作を示す一般化状態図である。 マルチ出力電荷ポンプの部分的リフレッシュ中の動作を示す一般化状態図である。 マルチ出力電荷ポンプの可変電荷移動の方法を示すフロー図である。 マルチ出力電荷ポンプの可変電荷移動の改善した方法を示すフロー図である。 マルチ出力電荷ポンプのフィードバック制御の方法を示すフロー図である。 フィードバック制御されたマルチ出力電荷ポンプを示すブロック図である。 デジタル制御されたマルチ出力電荷ポンプを示すブロック図である。 マルチ出力電荷ポンプの割り込み駆動デジタル制御の方法を示すフロー図である。 ＬＤＯを事前調整したデジタル制御されたマルチ出力電荷ポンプを示すブロック図である。 ＬＤＯを事後調整したデジタル制御されたマルチ出力電荷ポンプを示すブロック図である。 事前調整及び事後調整したデジタル制御されたマルチ出力電荷ポンプを示すブロック図である。

新しい時分割キャパシタ・コンバータアルゴリズム及び関連する回路トポロジを使用したマルチ出力ＤＣ−ＤＣ電圧コンバータを本明細書に開示する。電荷ポンプごとに単一の出力を生成するように制限された従来の電荷ポンプとは異なり、新しい時分割キャパシタトポロジ及び方法により、単一の供給電圧又はバッテリ入力から正極及び負極両方の複数の電圧出力を生成する。説明を明確にするために、本発明の様々な実施形態を、二極性マルチ出力コンバータ、マルチ正出力コンバータ、マルチ負出力コンバータ、及び再構成可能マルチ出力コンバータの４つのクラスに細かく分類する。

二極性時分割キャパシタ・コンバータ： 本発明の１つの実施形態は、正及び負の出力電圧を同時に生成できる時分割キャパシタ・コンバータである。例えば図３では、回路６０が、ダブラの出力＋２Ｖ_batt及びインバータの出力−Ｖ_battを同時に生成できる時分割キャパシタデュアル出力コンバータを示している。

コンバータは、単一のフライング・キャパシタ６７と、ＭＯＳＦＥＴ６１〜６６と、貯蔵キャパシタ７０及び７１とを含む。任意に、ＭＯＳＦＥＴ６５及び６６は、ＭＯＳＦＥＴの実施構成に応じて固有のドレインソース間ＰＮダイオード６８及び６９を含むことができる。動作は、フライング・キャパシタを充電するステップと、正の出力キャパシタへ電荷を移動させるステップと、フライング・キャパシタをリフレッシュするステップと、負の出力キャパシタへ電荷を移動させるステップという一連の４つのフェーズを含む。

より詳細には、本明細書では充電フェーズとも呼ぶ図４Ａの回路８０によって示す第１の動作フェーズでは、導電性ＭＯＳＦＥＴ６１及び６２がフライング・キャパシタ６７を電圧＋Ｖ_battに充電する一方で、他の全てのＭＯＳＦＥＴはオフのままとなる。概略図では、充電電流を実線及び矢印で示す。充電中、ダイオード６８及び６９が逆バイアスされ非導電性であり続ける方向に向けられた状態で、フライング・キャパシタの端子がＶ_y＝Ｖ_batt及びＶ_x＝０でバイアスされる。このフェーズ中、正又は負の出力のいずれかに接続された負荷（図示せず）に供給されるあらゆる電流が出力キャパシタ７０及び７１により送出される必要がある。

本明細書では正電荷移動フェーズと呼ぶ、図４Ｂの回路８５で示す第２の動作フェーズでは、ＭＯＳＦＥＴ６１及び６２が遮断されるとともにＭＯＳＦＥＴ６４及び６５がオンにされ、電荷をフライング・キャパシタから正出力のキャパシタ７０及びいずれかの負荷（図示せず）へ移動させる。電荷移動中の電流の流れを実線矢印で示す。充電済みのフライング・キャパシタ６７の負端子Ｖ_xが導電性ＭＯＳＦＥＴ６４によってＶ_battに接続されることにより、Ｖ_x＝Ｖ_battになるとともにダイオード６９が逆バイアスされ非導電性のままとなる。この動作フェーズ中、ＭＯＳＦＥＴ６３及び６６はオフのままである。負端子をバッテリ入力に接続されることにより、その後フライング・キャパシタ６７の正端子Ｖ_yが（Ｖ_batt＋Ｖ_fly）になり、キャパシタ７０を横切る正出力Ｖ_out1を正の、すなわち接地よりも高い電圧Ｖ_out1→＋２Ｖ_battに充電する。

本明細書ではリフレッシュフェーズと呼ぶ、図４Ｃの回路９０で示す第３の動作フェーズは、第１のフェーズ８０と電気的に同一である。キャパシタ・リフレッシュ中、導電性ＭＯＳＦＥＴ６１及び６２が再度フライング・キャパシタ６７を電圧＋Ｖ_battに充電する一方で、他の全てのＭＯＳＦＥＴはオフのままとなる。充電中、ダイオード６８及び６９が逆バイアスされ非導電であり続ける方向に向けられた状態で、フライング・キャパシタの端子がＶ_y＝Ｖ_batt及びＶ_x＝０でバイアスされる。このフェーズ中、正又は負の出力のいずれかに接続された負荷（図示せず）に供給されるあらゆる電流が出力キャパシタ７０及び７１により送出される必要がある。

本明細書では負電荷移動フェーズと呼ぶ、図４Ｄの回路９５で示す第４かつ最終の動作フェーズでは、ＭＯＳＦＥＴ６１及び６２が遮断されるとともにＭＯＳＦＥＴ６３及び６６がオンにされ、電荷をフライング・キャパシタ６７から負出力のキャパシタ７１及びいずれかの負荷（図示せず）へ移動させる。電荷移動中の電流の流れを実線矢印で示す。充電済みのフライング・キャパシタ６７の正端子Ｖ_yが導電性ＭＯＳＦＥＴ６３によって接地されることにより、Ｖ_y＝０になるとともにダイオード６８が逆バイアスされ非導電性のままとなる。この動作フェーズ中、ＭＯＳＦＥＴ６５及び６４はオフのままである。正極を接地されることにより、その後フライング・キャパシタ６７の負極Ｖ_xが接地未満の電圧（−Ｖ_fly）に強制され、キャパシタ７１を横切る負出力Ｖ_out2を負の、すなわち接地未満の電圧Ｖ_out2→−Ｖ_battに充電する。

その後、図５のフロー図９９に示すように、サイクル全体がこれ自体を繰り返す。図示のように、充電、移動、充電、移動のシーケンスは、これらの間に再構成されるスイッチによるものであり、時間とともに正のＶ_out1出力を＋２Ｖ_battに及び負のＶ_out2出力を−Ｖ_battに繰り返し交互に充電する一方で、単一のフライング・キャパシタを使用して正及び負の両方の出力に給電を行うという機能を有する。従って、フライング・キャパシタの電荷移動が両出力間で時分割されるため、時分割キャパシタマルチ出力ＤＣ／ＤＣ電圧コンバータと呼ぶことができる。

図６は、コンバータ６０の状態図１００を示している。充電状態１１０では、バッテリ１０１は、電圧Ｖ_battへの充電を行うフライング・キャパシタ６７と並列である。コンバータ効率を最大化するために、キャパシタ６７の充電は、好ましくは終了状態１１０の前に完了すべきである。部分充電は全体的な効率を低下させる。

遷移"１"の間、コンバータは、正出力への電荷移動、すなわち状態１１１へ向けて再構成される。電荷移動状態１１１では、負極Ｖ_xをバッテリ１０１の正極に接続された、バッテリ１０１にスタックされたキャパシタ６７が、キャパシタ７０を電圧＋２Ｖ_battに充電する。

本発明の１つの実施形態では、次にコンバータが、遷移"２"において充電状態１１０に再構成される。その後、キャパシタ６７が、状態１１１中に失われたあらゆる電荷を補充する電圧Ｖ_battに充電されるまで、充電状態１１０が繰り返される。

キャパシタがリフレッシュされた後、コンバータは、遷移"３"中に電荷移動状態１１２に再び再構成される。この状態中、電荷フライング・キャパシタ６７は、その正極Ｖｙをバッテリ１０１の負極に接続された状態で接地未満に接続される。この構成では、フライング・キャパシタ６７から出力キャパシタ７１への電荷移動が、負の出力を−Ｖ_battと等しい電圧にする。

次にコンバータは、遷移"４"において充電状態１１０に再構成される。その後、キャパシタ６７が、状態１１２中に失われたあらゆる電荷を補充する電圧Ｖ_battに充電されるまで、充電状態１１０が繰り返される。

その後、"１"-充電-"２"-正移動-"３"-充電-"４"-負移動のシーケンスで全体が繰り返され、その後"１"、"２"、"３"、"４"、"１"、・・・・を繰り返す。この時分割シーケンスに関する電圧波形を図７のグラフに示しており、このグラフは、グラフ１２０に示す電圧Ｖｙ、グラフ１３０に示す電圧Ｖ_x、及びグラフ１４０に示す電圧Ｖ_out1、Ｖ_out2及びＶ_flyを含む。

状態１１０に対応する時間ｔ₀からｔ₁までにフライング・キャパシタ６７が充電されることにより、Ｖ_yは曲線１２１で示すようにＶ_ccに充電され、Ｖ_xは曲線１３１で示す接地近くに留まる。このサイクル中、Ｖ_out1は、時間ｔ₁においてその最小電圧に達するまで２Ｖ_ccの値よりも下がる。並行して、Ｖ_out2は、１５１をさらに低い、すなわち−Ｖ_ccよりも負ではない電圧に下げる。

一方、間隔１４５中、Ｖ_flyは電圧Ｖ_ccに達するまで充電され、状態１１０の残りを通じてｔ₁までこのままとなる。

状態１１１に対応するｔ₁からｔ₂の間隔中、フライング・キャパシタ６７が「フライアップ」し、その電荷を正の出力のフィルタ・キャパシタ７０へ移動させるので、Ｖ_xがサイクル１３２全体の間にＶ_ccにバイアスされ、Ｖ_yが２Ｖ_ccに強制される。この結果、Ｖ_out1が遷移１４２においてリフレッシュされる一方で、Ｖ_flyは対応する１４７において減衰する。

時間ｔ₂からｔ₃までに、回路が状態１１０に戻り、フライング・キャパシタ６７が補充されることにより、Ｖ_yは曲線１２４で示すようにＶ_ccに充電され、Ｖ_xは曲線１３３で示す接地近くに留まる。このサイクル中、今や完全に充電されているＶ_out1が最初に１４３を下げ始める。並行してＶ_out2が、１５１をさらに低い、すなわち−Ｖ_ccよりも負ではない電圧に下げ続ける。一方、間隔１４８中、Ｖ_flyは電圧Ｖ_ccに達するまで充電され、状態１１０の残りを通じてｔ₃まで１４９のままとなる。

状態１１２に対応するｔ₃からｔ₄までの間隔の間、フライング・キャパシタ６７がフライダウンし、その電荷を負の出力のフィルタ・キャパシタ７１へ移動させるので、Ｖ_yがサイクル１２５全体の間に接地にバイアスされ、Ｖ_xが−Ｖ_ccに強制される。この結果、−Ｖ_out2が、−Ｖ_cc１５３で安定している遷移１５２においてリフレッシュされる一方で、Ｖ_flyは対応する１５０において減衰する。ｔ₄において、サイクルがこれ自体を繰り返すため、−Ｖ_out2は次の減衰サイクルを開始する。

図６の状態図にも示す本発明の代替の実施形態では、フライング・キャパシタが電荷移動状態１１１と１１２との間でリフレッシュされないように、遷移"２"及び"３"が、遷移"５"に置き換えられる。この結果、順番は、"１"、"５"、"４"、"１"、・・・・のようになる。

本発明の関連実施形態では、図８の回路２００が、正の分数出力＋１．５Ｖ_battと反転分数出力−０．５Ｖ_battとを同時に生成することができる時分割キャパシタデュアル出力コンバータを示す。このコンバータは、２つのフライング・キャパシタ２１２及び２１３と、マトリクス状のＭＯＳＦＥＴ２０１〜２１１と、任意のＰＮダイオード２１４〜２１７と、出力フィルタ・キャパシタ２１８及び２１９とを含む。

図９Ａの等価回路２５５に示すように、動作はまず、導電性ＭＯＳＦＥＴ２０１、２０２及び２０３を介してフライング・キャパシタ２１２及び２１５を充電するステップを含む。フライング・キャパシタが直列接続されているので、個々のフライング・キャパシタは電圧Ｖ_batt／２に充電される。このサイクル中、他の全てのＭＯＳＦＥＴはオフのままであり、全てのダイオードは逆バイアスされたままである。充電フェーズ２５５中、出力キャパシタ２１８及び２１９は、負荷２５０及び２５１に電流を供給する必要がある。

図９Ｂの概略図２６０で示す次のフェーズでは、並列に接続されたフライング・キャパシタ２１２及び２１３から、正の供給電圧Ｖ_out1、この対応するフィルタ・キャパシタ２１８、及び負荷２５０へ電荷が移動される。充電済みのフライング・キャパシタの負極がＭＯＳＦＥＴ２０５及び２０７を介してＶ_battに接続されているので、両フライング・キャパシタの正極は、（Ｖ_fly＋Ｖ_batt）すなわち１．５Ｖ_battの電圧へジャンプする。正極が導電性ＭＯＳＦＥＴ２０８及び２１０を介して出力キャパシタ２１８に接続された状態で、フィルタ・キャパシタ２１８が充電を行うと出力電圧はＶ_out1→＋１．５Ｖ_battになる。デバイスの構成に応じて、ＭＯＳＦＥＴ２０８及び２１０に固有のＰＮダイオード２１４及び２１６を任意に含むことができるが、これらは陰極をＶ_out1端子に接続された状態で方向付けられる必要がある。この動作フェーズでは、２０９及び２１１を含む他の全てのＭＯＳＦＥＴがオフのままである。Ｖ_out2が負の場合、ダイオード２１５及び２１７もまた逆バイアスされたままである。

好ましい実施形態では、第３の動作フェーズにおいて、電荷ポンプが図９Ａの充電状態２５５に戻り、キャパシタ２１２及び２１３が、各々Ｖ_batt／２に充電される。次に回路は、図９Ｃの等価回路で示す第４の動作フェーズに続く。代替の実施形態では、キャパシタ・リフレッシュ動作を省略することができ、フライング・キャパシタ２１２及び２１３に電荷を補充することなく回路２６０から２６５へ直接遷移する。

図９Ｃの概略図２６５で示す第４かつ最終のフェーズでは、並列に接続されたフライング・キャパシタ２１２及び２１３から、負の供給電圧Ｖ_out2、この対応するフィルタ・キャパシタ２１９、及び負荷２５１へ電荷が移動される。充電済みのフライング・キャパシタの正極がＭＯＳＦＥＴ２０４及び２０６を介して接地されているので、両フライング・キャパシタの負極は、（−Ｖ_fly）すなわち−０．５Ｖ_battの電圧へジャンプする。負極が導電性ＭＯＳＦＥＴ２０９及び２１１を介して出力キャパシタ２１９に接続された状態で、フィルタ・キャパシタ２１９が充電を行うと出力電圧はＶ_out2→−０．５Ｖ_battになる。デバイスの構成に応じて、ＭＯＳＦＥＴ２０９及び２１１に固有のＰＮダイオード２１５及び２１７を任意に含むことができるが、これらは、Ｖ_out2端子に接続されたこれらの陽極とともに方向付けられる必要がある。この動作フェーズでは、２０８及び２１１を含む他の全てのＭＯＳＦＥＴがオフのままである。Ｖ_out1が負の場合、ダイオード２１４及び２１６も逆バイアスされたままである。

フライング・キャパシタ電圧Ｖ_flyが１／２Ｖ_batt単位、すなわち整数倍数ではなく分数であることを除き、図５のフロー図に類似した方法で、充電、電荷を正出力に移動、充電、電荷を負の出力に移動、を交互に行うアルゴリズムで、＋１．５Ｖ_battの正出力及び−０．５Ｖ_battの負出力を有する分数デュアル出力時分割キャパシタ・コンバータ２００の動作を図９Ｄのフロー図２９９に要約することができる。説明を簡単にするために、様々な状態間でＭＯＳＦＥＴを再構成するステップは明確には示していない。

正のマルチ出力時分割キャパシタ・コンバータ： 本発明の別の実施形態では、図１０の回路３００が、２つの正の分数出力＋１．５Ｖ_batt及び＋０．５Ｖ_battを同時に生成することができる時分割キャパシタデュアル出力コンバータを示す。このコンバータは、２つのフライング・キャパシタ３１１及び３１２と、マトリクス状のＭＯＳＦＥＴ３０１〜３１０と、任意のＰＮダイオード３１３及び３１４と、出力フィルタ・キャパシタ３１５及び３１６とを含む。

図１１Ａの等価回路３３０に示すように、動作はまず、導電性ＭＯＳＦＥＴ３０１、３０２及び３０３を介してフライング・キャパシタ３１１及び３１２を充電するステップを含む。フライング・キャパシタが直列接続されているので、個々のフライング・キャパシタは電圧Ｖ_batt／２に充電される。このサイクル中、他の全てのＭＯＳＦＥＴはオフのままであり、全てのダイオードは逆バイアスされたままである。充電フェーズ２５５中、出力キャパシタ３１５及び３１６は、負荷３２０及び３２１に電流を供給する必要がある。

図１１Ｂの概略図３３５で示す次のフェーズでは、並列に接続されたフライング・キャパシタ３１１及び３１２から、正の供給電圧Ｖ_out1、この対応するフィルタ・キャパシタ３１５、及び負荷３２０へ電荷が移動される。充電済みのフライング・キャパシタの負極がＭＯＳＦＥＴ３０４及び３０６を介してＶ_battに接続されているので、両フライング・キャパシタの正極は、（Ｖ_fly＋Ｖ_batt）すなわち１．５Ｖ_battの電圧へジャンプする。正極が導電性ＭＯＳＦＥＴ３０７及び３０９を介して出力キャパシタ３１５に接続されている状態で、フィルタ・キャパシタ３１５が充電を行うと出力電圧はＶ_out1→＋１．５Ｖ_battになる。

デバイスの構成に応じて、ＭＯＳＦＥＴ３０７及び３０９に固有のＰＮダイオード３１３及び３１４を任意に含むことができるが、これらは、Ｖ_out1端子に接続されたその陰極とともに方向付けられる必要がある。この動作フェーズでは、３０８及び３１１を含む他の全てのＭＯＳＦＥＴはオフのままである。Ｖ_out2も正なので、ＭＯＳＦＥＴ３０８及び３１０が、これらのソース-ドレイン端子を横切る固有のダイオードを含む必要はない。本発明の１つの実施形態では、特別なボディ-バイアス-ジェネレータ回路を使用して固有のダイオードの存在を排除する。

好ましい実施形態では、第３の動作フェーズにおいて、電荷ポンプが図１１Ａの充電状態３３０に戻り、キャパシタ３１１及び３１２が、各々Ｖ_batt／２に充電される。次に回路は、図１１Ｃの等価回路３４０で示す第４の動作フェーズに続く。代替の実施形態では、キャパシタ・リフレッシュ動作を省略することができ、フライング・キャパシタ３１１及び３１２に電荷を補充することなく回路３３５から３４０に直接遷移する。

図１１Ｃの概略図３４０で示す第４かつ最終のフェーズでは、並列に接続されたフライング・キャパシタ３１１及び３１２から、第２の正の供給電圧Ｖ_out2、この対応するフィルタ・キャパシタ３１５、及び負荷３２１に電荷が移動される。充電済みのフライング・キャパシタの負極がＭＯＳＦＥＴ３０５及び３０３を介して接地されているので、両フライング・キャパシタの正極は、（＋Ｖ_fly）すなわち＋０．５Ｖ_battの電圧へジャンプする。正極が導電性ＭＯＳＦＥＴ３０８及び３１０を介して出力キャパシタ３１５に接続された状態で、フィルタ・キャパシタ３１５が充電を行うと出力電圧はＶ_out2→＋０．５Ｖ_battになる。この動作フェーズでは、３０７及び３０９を含む他の全てのＭＯＳＦＥＴはオフのままである。Ｖ_out2＜Ｖ_out1の場合、ダイオード３１３及び３１４も逆バイアスされたままである。

電荷ポンプ３００又はいずれかのマルチ正出力時分割キャパシタ電荷ポンプの必要な要素、フライング・キャパシタを最も正の出力を除くいずれかの出力に接続する電荷移動ＭＯＳＦＥＴには、いずれのソース-ドレイン寄生ダイオード又はダイオード導通も存在してはいけない。図１１Ｄ、図１１Ｅ、及び図１１Ｆで示すソース-ドレイン・ダイオード導通を排除する方法について、本出願の以下の節で説明する。

要約すれば、充電、電荷を第１の正出力へ移動、充電、電荷を第２の正出力へ移動、を交互に行い、その後この順番を繰り返すというアルゴリズムで、＋１．５Ｖ_batt及び＋０．５Ｖ_battの正出力を有する分数デュアル出力時分割キャパシタ・コンバータ３００の動作を図１１Ｇのフロー図３６９に示す。説明を簡単にするために、様々な状態間でＭＯＳＦＥＴを再構成するステップは明確には示していない。

望ましくないソース-ドレイン・ダイオードを排除する方法： 時分割キャパシタ・デュアル正出力コンバータの１つの重要な特徴は、フライング・キャパシタを最も正の出力に接続するＭＯＳＦＥＴのみが固有のソース-ドレイン・ダイオードを含むことができるということである。具体的には、コンバータ３００では、Ｖ_out2に接続されたＭＯＳＦＥＴ３０８及び３１０はこれらのソース-ドレイン端子に並列の固有のＰＮ接合部を含まず、最も正の出力電圧であるＶ_out1に接続されたＭＯＳＦＥＴ３０７及び３０９がこれを含む。具体的には、Ｖ_out1のキャパシタ３１５が充電中である第２のフェーズ３３５中を除き、陰極が最高出力電圧Ｖ_out1に接続された状態で、ダイオード３１３及び３１４が偶発的に順方向バイアスされることはない。３０８及び３１０を横切ってダイオードが存在する場合、Ｖ_fをＰＮダイオードの順方向バイアス電圧とすると、電荷ポンプ電圧は（Ｖ_out2＋Ｖ_f）に制限されて機能しなくなり、存在しなければその最高出力電圧＋１．５Ｖ_battを生成することができる。

ＭＯＳＦＥＴ３０８及び３１１を横切るＰＮダイオードを排除するには、従来のソースボディ間短絡ＭＯＳＦＥＴに抵触しない特別な技術が必要となる。これらの方法は、接地されたボディ接続を有するＮチャネルＭＯＳＦＥＴを利用するステップと、最も高い正の電圧Ｖ_out2にボディを接続されたＰチャネルＭＯＳＦＥＴを利用するステップと、或いは好ましい実施形態では、ソース-ドレイン・ダイオードの極性を切り換えるＰチャネル又はＮチャネルＭＯＳＦＥＴのいずれかに特別な「ボディ-バイアス-ジェネレータ」回路を統合して逆バイアスを維持するステップとを含む。

このような方法を図１１Ｄの回路３５０に示しており、固有のダイオード３５１Ａ及び３５１Ｂを有するＰチャネルＭＯＳＦＥＴ３０８が、ボディ-バイアス-ジェネレータ、又はクロスカップルＰチャネルＭＯＳＦＥＴ３５２Ａ及び３５２Ｂを含む「ＢＢＧ」を含む。「Ｖ_B」で表記するノードは、３つのＰチャネルＭＯＳＦＥＴ３０８、３５１Ａ、及び３５１Ｂの全てのボディ又は「バックゲート」電圧を示す。ＢＢＧ回路の動作は、以下のような２つの安定状態を含む。

Ｖ_CP＞Ｖ_out2のときにはいつでもＰチャネルＭＯＳＦＥＴ３５２Ａが導通して３５２Ｂはオフとなり、ＰＭＯＳ３０８のボディ端子Ｖ_BをＶ_CPに接続してダイオード３５１Ａを短絡させる。このように構成した場合、ダイオード３５１Ｂは、Ｐチャネル３０８のソース-ドレイン端子に電気的に並列に接続される。従って、ダイオード３５１Ｂの陽極は、その陰極をより正のＶ_CP電位逆バイアス・ダイオード３５１ＢにバイアスするＶ_out2に恒久的に接続され、ダイオード導通は発生しない。コンバータ３００との関連においては、フライング・キャパシタ３１１が充電され、ＰＭＯＳ３０４が導通し、かつＮＭＯＳ３０５がオフのときにはいつでも、フライング・キャパシタがその電荷移動サイクルの１つにあるときには必ず生じるＭＯＳＦＥＴ３０７の状態に関わらず、Ｖ_CP＞Ｖ_out2の状態が生じる。

反対に、Ｖ_out2＞Ｖ_CPであり、ＰチャネルＭＯＳＦＥＴ３５２Ｂが導通し、かつ３５２Ａがオフのときにはいつでも、ＰＭＯＳ３０８のボディ端子Ｖ_BをＶ_out2に接続してダイオード３５１Ｂを短絡させる。このように構成した場合、ダイオード３５１Ａは、Ｐチャネル３０８のソース-ドレイン端子に電気的に並列に接続される。従って、ダイオード３５１Ａの陽極は、その陰極をより正のＶ_CP電位逆バイアス・ダイオード３５１ＡにバイアスするＶ_CPに恒久的に接続され、ダイオード導通は発生しない。コンバータ３００との関連においては、フライング・キャパシタ３１１が充電中であり、ＰＭＯＳ３０４がオフであり、かつＮＭＯＳ３０５が導通しているときにはいつでも、フライング・キャパシタがその充電サイクルの１つにあるときには必ず生じるＭＯＳＦＥＴ３０７の状態に関わらず、Ｖ_out2＞Ｖ_CPの状態が生じる。

従って、ＢＢＧ回路技術を使用することにより、ＰチャネルＭＯＳＦＥＴ３０８の両端に印加される極性に関わらず、ソース-ドレイン間ダイオード導通が発生しないようにボディ端子ＶＢがバイアスされる。ダイオード３５１Ａ及び３５１Ｂが導通していない状態では、フライング・キャパシタ３１１から出力貯蔵キャパシタ３１６への電流の流れは、ＭＯＳＦＥＴ３０８のゲート電圧により制御され、ＰＮ接合ダイオードの順方向バイアスによっては制御されない。固有のＰＮダイオード３１３を有するＭＯＳＦＥＴ３０７とは対照的に、ＭＯＳＦＥＴ３０８はソース-ドレイン・ダイオードを有していない。電荷ポンプ３５０が電荷移動モードにあるとき、すなわちキャパシタ３１１が充電されかつＰＭＯＳ３０４が導通しているときには必ず、ＭＯＳＦＥＴ３０７及び３０８のゲート制御に応じて、Ｖ_out1及びキャパシタ３１５、或いはＶ_out2及びキャパシタ３１６のいずれかに電流を向けることができる。電流ステアリングは、時分割電荷ポンプの実現に必須である。

回路３５０では、ＭＯＳＦＥＴ３０７及び３０８が両方ともオフのままである場合、あらゆる出力への電荷移動をダイオード３１３の順方向バイアスによってのみ行うことができる。従って、ＶｆをＰＮダイオード３１３の順方向バイアス電圧とした場合、ノードの最大電圧Ｖ_CPはＶ_CP≦（Ｖ_out1＋Ｖ_f）に制限される。複数正出力時分割電荷ポンプでは、最も高い最も正の電圧出力のみがソース-ドレイン・ダイオードを含むことができる。最高出力Ｖ_OUT1よりも低い、すなわち正でない出力電圧Ｖ_OUT2に接続されたあらゆるＭＯＳＦＥＴが、ＢＢＣ回路を使用して望ましくないダイオード導通を排除しなければならない。

回路３５０に示すように、Ｐチャネル３０７は並列のソース-ドレイン・ダイオード３１３を含むが、ＰＭＯＳ３０８はこれを含まない。代替の実施形態では、Ｐチャネル３０８のボディを駆動するために使用するものと同様のＰチャネルＭＯＳＦＥＴ３０７のボディ-バイアス-ジェネレータ回路を使用することによりダイオード３１３を排除することができる。

別のアプローチは、Ｐチャネル３０８の代わりに、及び任意にＰチャネル３０７の代わりにＮチャネルＭＯＳＦＥＴを使用することである。２つの方法のうちの１つ、すなわちＮチャネルＭＯＳＦＥＴのボディ端子を恒久的に接地すること、又はボディ-バイアス-ジェネレータ技術を使用することのいずれかにより、Ｐチャネルの代わりにＮチャネルＭＯＳＦＥＴを使用して望ましくないソース-ドレイン・パラレル・ダイオードを排除することを実現できる。

図１１Ｅの回路３５５では、ＰチャネルＭＯＳＦＥＴ３０８がＮチャネルＭＯＳＦＥＴ３５６に置き換えられている。ボディが接地されると、Ｖ_B＝０の固有のダイオード３５７Ａ及び３５７Ｂの陽極は恒久的に接地されるようになる。ＮチャネルＭＯＳＦＥＴのソース又はドレイン端子が接地電位又はそれよりも高い電位でバイアスされたままであるとすると、すなわちＶ_CP≧０及び同様にＶ_OUT2≧０であるとすると、ＰＮダイオード３５７Ａ及び３５８Ｂの陰極が正のままとなり、ダイオードが逆バイアスされ非導電性のままとなることにより、ＮチャネルＭＯＳＦＥＴ３５６における望ましくないソース-ドレイン間ダイオード導通が排除される。ＮチャネルＭＯＳＦＥＴ３５６のボディがそのボディ端子を接地しているので、Ｐタイプ基板に成形されたあらゆる非絶縁Ｎチャネルを使用してＭＯＳＦＥＴ３５６を実装することができる。

代替の実施構成では、Ｐチャネル３０８の代わりにＮチャネルＭＯＳＦＥＴ３６１が使用される。図示のように、Ｎチャネル３６１のボディは接地されておらず、その電位Ｖ_Bはより正の電圧にフロートすることができる。クロスカップルＮチャネルＭＯＳＦＥＴ３６３Ａ及び３６３Ｂは、固有のダイオード３６２Ａ及び３６２Ｂと共にボディ-バイアス-ジェネレータ回路を形成してＮチャネルボディ電圧Ｖ_Bをバイアスすることにより、ＰＮダイオード導通が発生しないようにする。３つのＮチャネルＭＯＳＦＥＴ３６１、３６２Ａ、及び３６２Ｂが全て同じ電位でバイアスされ、電圧はＮチャネルＭＯＳＦＥＴ３６３Ａ及び３６３Ｂのスイッチング動作により決定される。ボディバイアスの動作は、ＮチャネルＭＯＳＦＥＴが正のゲート電圧で導通するのに対し、回路３５０内のＰチャネルＭＯＳＦＥＴは負のゲートソース間バイアス電位に対してのみオンになることを除き、上述したＢＢＧ回路の動作と同様のものである。

このように、Ｖ_CP＞Ｖ_out2のときの電荷移動フェーズ中、Ｎチャネル３６３Ｂがオンになって固有のダイオード３６２Ｂを短絡させ、Ｖ_B＝Ｖ_out2に、すなわち２つの印加電位のうちのより負の方に強制する。これに対して、ＮチャネルＭＯＳＦＥＴ３６３Ａはオフのままである。ダイオード３６２Ａの陰極がＶ_B＝Ｖ_out2でバイアスされたそのボディ接続陽極よりも正の電位Ｖ_CPにバイアスされている場合、ダイオード３６２Ａは逆バイアスされ非導電性のままとなる。

逆に、Ｖ_out2＞Ｖ_CPのときのフライング・キャパシタ３１１の充電フェーズ中、ＮチャネルＭＯＳＦＥＴ３６３ＢがオフになってＮチャネル３６３Ａが導通し、固有のダイオード３６２Ａを短絡させ、Ｖ_B＝Ｖ_CP、すなわち２つの印加電位のうちのより負の方に強制する。ダイオード３６２Ｂの陰極がＶ_B＝Ｖ_CPでバイアスされたそのボディ接続陽極よりも正の電位Ｖ_out2にバイアスされている場合、ダイオード３６２Ｂは逆バイアスされ非導電性のままとなる。従って、ＭＯＳＦＥＴ３６１のソース-ドレイン端子の両端にいずれの極性が印加されたとしても、ＰＮダイオード導通は発生しない。

回路３６０は概略図３５０に示すＰチャネルＢＢＧ回路に対応するＮチャネル回路を示すものであるが、Ｎチャネルバージョン３６０の集積回路へのモノリシック集積化には特別の配慮が必要となる。具体的には、最も一般的なＣＭＯＳ集積回路プロセスは、Ｐ型基板及び自己絶縁Ｎ型ウェルを使用する。ＰチャネルＭＯＳＦＥＴはＮウェルに作製されるが、Ｎチャネルは共通Ｐ型基板に、或いは前記基板内に形成され該基板に短絡されたＰウェルに形成される。しかしながら、回路３６０を実現するためには、Ｎチャネル３６１、３６２Ａ及び３６２ＢのＰ型ボディは、Ｖ_Bがフロートできて接地に配線されないようにこれらの周囲のＰ型基板から分離される必要がある。Ｐ型ボディ領域が接地基板から分離することにより、Ｖ_B≧０の場合、回路３６０はいずれのボディ電圧に対しても機能する。

概略的には、この分離は、バックツーバックＰＮダイオード３６４及び３６５により示され、ダイオード３６４の陽極は、分離されたＰ型フローティング領域、ウェル、又はタブを示し、ダイオード３６５の陽極は、Ｐ型基板又はエピタキシャル層を示し、ダイオード３６４及び３６５の共通陰極は、フローティングＰ型領域を取り囲む電位Ｖ_ISOにおけるＮ型分離を示す。通常動作状態ではＶ_B≧Ｖ_ISO≧０となり、これはダイオード３６４が順方向バイアスされ、他に強制がなければＶ_ISOがＶ_Bにほぼ等しい正電位にフロートすることにより、分離ダイオード３６５を逆バイアスすることを意味する。

マルチ負出力時分割キャパシタ・コンバータ： 本発明の別の実施形態では、図１２Ａの回路３７０が、２つの負の分数出力−０．５Ｖ_batt及び−Ｖ_battを同時に生成できる時分割キャパシタデュアル出力コンバータを示す。このコンバータは、２つのフライング・キャパシタ３７９及び３８０と、マトリクス状のＭＯＳＦＥＴ３７１〜３７８と、任意のＰＮダイオード３８１と、出力フィルタ・キャパシタ３８２及び３８３とを含む。

従来技術の分数電荷ポンプ回路のように、コンバータ３７０の動作はまず、導電性ＭＯＳＦＥＴ３７１、３７２及び３０３を介してフライング・キャパシタ３７９及び３８０を充電するステップを含む。フライング・キャパシタが直列接続されているので、個々のフライング・キャパシタは電圧Ｖ_batt／２に充電される。このサイクル中、他の全てのＭＯＳＦＥＴはオフのままであり、全てのダイオードは逆バイアスされたままである。この充電フェーズ中、出力キャパシタ３８２及び３８３は、あらゆる負荷（図示せず）に電流を供給する必要がある。

図１２Ｂの概略図３８５で示す次のフェーズでは、並列に接続されたフライング・キャパシタ３７９及び３８０から、負の供給電圧Ｖ_out1、この対応するフィルタ・キャパシタ３８２、及びこの電気負荷（図示せず）に電荷が移動される。充電済みのフライング・キャパシタ３７９及び３８０の正極がＭＯＳＦＥＴ３７４及び３７５を介して接地されているので、両フライング・キャパシタの負極は、（０−Ｖ_fly）及び−Ｖ_batt／２の電圧へジャンプする。負極が導電性ＭＯＳＦＥＴ３７６及び３７７を介して出力キャパシタ３８２に接続された状態で、フィルタ・キャパシタ３８２が充電を行うと出力電圧はＶ_out1→−０．５Ｖ_battになる。このフェーズ中、ＭＯＳＦＥＴ３７８を含む他の全てのＭＯＳＦＥＴはオフのままである。Ｖ_out2＜Ｖ_out1であるので、これはＶ_out2がさらに負の電位であることを意味し、その陽極がＶ_out2に接続されている状態では、ＰＮダイオード３８１は逆バイアスされ非導電性のままである。しかし、Ｖ_out2も負なので、ＭＯＳＦＥＴ３７６及び３７７が、これらのソース-ドレイン端子を横切る固有のダイオードを含む必要はない。本発明の１つの実施形態では、本願で前述した特別なボディ-バイアス-ジェネレータ回路を使用して固有のダイオードの存在を排除する。

好ましい実施形態では、第３の動作フェーズにおいて、電荷ポンプが充電状態に戻り、キャパシタ３７９及び３８０が各々Ｖ_batt／２に充電される。次に回路は、図１２Ｃの等価回路３８６で示す第４の動作フェーズに続く。代替の実施形態では、キャパシタ・リフレッシュ動作を省略することができ、フライング・キャパシタ３７９及び３８０に電荷を補充することなく回路３８５から３８６に直接遷移する。

図１２Ｃの概略図３８６で示す第４かつ最終のフェーズでは、直列に接続されたフライング・キャパシタ３７９及び３８０から、第２の正の供給電圧Ｖ_out2、この対応するフィルタ・キャパシタ３８３、及びこの電気負荷（図示せず）に電荷が移動される。充電済みのフライング・キャパシタ３７９の正極がＭＯＳＦＥＴ３７４を介して接地され、かつフライング・キャパシタ３８０の正極が導電性ＭＯＳＦＥＴ３７２を介してフライング・キャパシタ３７９の負極に接続されているので、フライング・キャパシタ３８０の負極は、（０−２Ｖ_fly）又は−Ｖ_battの電圧へジャンプする必要がある。負極が導電性ＭＯＳＦＥＴ３７８及び順方向バイアス・ダイオード３８１を介して出力キャパシタ３８３に接続された状態で、フィルタ・キャパシタ３８３が充電を行うと出力電圧はＶ_out2→−Ｖ_battになる。この動作フェーズでは、３７６及び３７７を含む他の全てのＭＯＳＦＥＴはオフのままである。

電荷ポンプ３７０又はいずれかのマルチ負出力時分割キャパシタ電荷ポンプの必要な要素、フライング・キャパシタを最も負の出力を除くいずれかの出力に接続する電荷移動ＭＯＳＦＥＴには、いずれのソース-ドレイン寄生ダイオード又はダイオード導通も存在してはいけない。ボディ-バイアス-ジェネレータ回路の使用を含む、ソース-ドレイン間ダイオード導通を排除する方法は、図１１Ｄ、図１１Ｅ、及び図１１Ｆで示す正の出力に関する方法と同様である。

要約すれば、充電、電荷を第１の負出力へ移動、充電、電荷を第２の負出力へ移動、を交互に行い、その後この順番を繰り返すというアルゴリズムで、−Ｖ_batt及び−０．５Ｖ_battの負出力を有する分数デュアル出力時分割キャパシタ・コンバータ３７０の動作を図１２Ｄのフロー図３８９に示す。説明を簡単にするために、様々な状態間でＭＯＳＦＥＴを再構成するステップは明確には示していない。

コンバータ３７０では、回路３８５内に示すフライング・キャパシタからＶ_OUT1への電荷移動は、キャパシタ３７９及び３８０を並列接続するステップを含む。回路３８６では、Ｖ_OUT2への電荷移動中、キャパシタは直列接続される。この点に関して、回路フェーズ３８５における並列結合は、回路３８６の直列配列がＶ_OUT2へ送出できるよりも多くの電荷を出力キャパシタ３８２へ送出する。これは、−０．５Ｖ_battの供給出力Ｖ_OUT1が−Ｖ_battの供給出力Ｖ_OUT2よりも高い出力電流を供給できることを意味する。

図１２Ｅの回路３９０の形で示す本発明の別の実施形態では、コンバータ３７０の修正版が、両方ともＶ_battの整数倍数である電圧−Ｖ_batt及び−２Ｖ_battを有する２つの負出力を生成する。ＭＯＳＦＥＴ３９１及び３９２を追加することにより、両フライング・キャパシタをＶ_batt／２ではなくＶ_battの電位に充電することができる。具体的には、充電中にＭＯＳＦＥＴ３７１及び３９１がオンされてフライング・キャパシタ３７９を電位Ｖ_battに充電する一方で、ＭＯＳＦＥＴ３９２及び３７３がオンされてフライング・キャパシタ３８０を電位Ｖ_battに充電する。充電中、ＭＯＳＦＥＴ３７２を含む他の全てのＭＯＳＦＥＴはオフのままである。

第１の動作フェーズで両キャパシタをＶ_battに充電した後、第２の動作フェーズ中、フライング・キャパシタ３７９及び３８０の並列結合により、及び導電性ＭＯＳＦＥＴ３７４、３７５、３７６及び３７７を介して、出力キャパシタ３８２が電圧Ｖ_OUT1→−Ｖ_battに充電される。

フライング・キャパシタがリフレッシュされる第３のフェーズ後、キャパシタ３７９及び３８０の直列結合を形成するＭＯＳＦＥＴ３７４、３７２及び３７８がオンされ、この場合キャパシタ３７９の正極は接地され、キャパシタ３８０の正極は導電性ＭＯＳＦＥＴ３７２を介してキャパシタ３７９の負極に接続され、キャパシタ３８０の負極はＶ_OUT2→−２Ｖ_battに充電する出力キャパシタ３８３に接続される。

従って回路３９０は、２つの異なる方法で動作することができる。フライング・キャパシタをＶ_batt／２に充電した場合、時分割方式が、２つの出力電圧、すなわち−Ｖ_batt／２及び−Ｖ_battを容易にする。代わりにフライング・キャパシタをＶ_battに充電した場合、時分割方式が、２つのより高い出力電圧、すなわち−Ｖ_batt及び−２Ｖ_battを容易にする。コンバータが同じ極性の２つの出力を生成しているので、ＭＯＳＦＥＴ３７６及び３７７にはいずれの寄生ソース-ドレイン・ダイオードも存在してはいけない。

再構成可能マルチ出力時分割分数電荷ポンプ： いくつかの異なる電圧を同時に供給するために時分割キャパシタ電荷ポンプを拡張することができ、また異なる電圧の組を生成するように電気的に再構成することができる。例えば、図１３Ａは、フライング・キャパシタ４１０及び４１１と、ＭＯＳＦＥＴ４０１〜４０９及び４１２〜４１７と、出力フィルタ・キャパシタ４２４、４２５及び４２６と、及びボディ-バイアス-ジェネレータ回路４１９、４２０、４２２及び４２３とを含むトリプル出力再構成可能電荷ポンプ４００を示している。ＭＯＳＦＥＴ４１２及び４１５にそれぞれ対応する固有のダイオード４１８及び４２１も含まれているが、これらの代わりにＢＢＧ回路で置き換えることができる。

コンバータ４００の回路トポロジは、各フライング・キャパシタごとに１つの２つのＨブリッジ、フライング・キャパシタを直列に接続するためのＭＯＳＦＥＴ、及びコンバータの３つの電圧出力Ｖ₁、Ｖ₂、及びＶ₃への電荷移動の制御に使用される２つのＭＯＳＦＥＴ「トリプレット」を含む。より詳細には、キャパシタ４１０は、ノード電圧Ｖ_z及びＶ_yでバイアスされ、ノードＶ_zは、Ｖ_batt接続ＭＯＳＦＥＴ４０１及び接地ＭＯＳＦＥＴ４０２を含むプッシュプル・バッファにより駆動され、Ｖ_yは、Ｖ_batt接続ＭＯＳＦＥＴ４０５及び接地ＭＯＳＦＥＴ４０６を含むプッシュプル・バッファにより駆動される。ＭＯＳＦＥＴ４０１、４０２、４０５及び４０６は、Ｈブリッジ駆動キャパシタ４１０を共に形成する。

同様に、キャパシタ４１１はノード電圧Ｖ_x及びＶ_wでバイアスされ、ノードＶ_xは、Ｖ_batt接続ＭＯＳＦＥＴ４０３及び接地ＭＯＳＦＥＴ４０４を含むプッシュプルバッファにより駆動され、Ｖ_wは、Ｖ_batt接続ＭＯＳＦＥＴ４０７及び接地ＭＯＳＦＥＴ４０８を含むプッシュプルバッファにより駆動される。ＭＯＳＦＥＴ４０３、４０４、４０７及び４０８は、Ｈブリッジ駆動キャパシタ４１１を共に形成する。キャパシタ４１１のノードＶ_xも、ＭＯＳＦＥＴ４０９によりキャパシタ４１０のノードＶ_yに接続される。

電荷移動ＭＯＳＦＥＴ４１２、４１３、及び４１４は、フライング・キャパシタ４１０のノードＶ_zを出力Ｖ₁、Ｖ₂及びＶ₃それぞれに接続するトリプレットを共に形成する。同様に、電荷移動ＭＯＳＦＥＴ４１５、４１６、及び４１６は、フライング・キャパシタ４１１のノードＶ_xを出力Ｖ₁、Ｖ₂及びＶ₃それぞれに接続するトリプレットを共に形成する。出力Ｖ₁、Ｖ₂及びＶ₃は、フィルタ・キャパシタ４２４、４２５、及び４２６にそれぞれ対応する。

ＭＯＳＦＥＴアレイの動作は、直列のマルチプレクサ・スイッチとしてより良く解釈することができるが、状況によってはＭＯＳＦＥＴを使用して容量性充電電流を制御することができる。電荷ポンプ４００のこの機能的解釈を図１３Ｂの回路４３０に示しており、この回路は、単極トリプルスローの組、すなわちＳＰ３Ｔ用にスイッチ４３１、４３２、４３３、及び４３４と、２つのＳＰ４Ｔ、すなわち単極フォースロー用にスイッチ４３５及び４３６と、フライング・キャパシタ４１０及び４１１と、出力キャパシタ４２４〜４２６と、オプションのダイオード４１８及び４２１とを含む。

ＭＯＳＦＥＴ４０１及び４０２は、動作中３つの入力の１つ、つまりＭＯＳＦＥＴ４０１がオンの場合にはＶ_battを、ＭＯＳＦＥＴ４０２がオン状態にある場合には接地を、或いはＭＯＳＦＥＴ４０１又は４０２のいずれも導通していない場合にはオープン回路を選択する１Ｐ３Ｔスイッチ４３１を含む。マルチプレクサ・スイッチ４３１の出力は、フライング・キャパシタ４１０におけるノードＶ_zをバイアスする。第２の１Ｐ３Ｔスイッチ４３２はＭＯＳＦＥＴ４０５及び４０６を含み、動作中キャパシタ４１０におけるノードＶ_yをバイアスする。キャパシタ４１１をバイアスするための類似の構成では、ＭＯＳＦＥＴ４０３及び４０４が、フライング・キャパシタ４１１におけるノードＶ_xをバイアスする１Ｐ３Ｔマルチプレクサ・スイッチ４３３を含む。第２の１Ｐ３Ｔスイッチ４３４はＭＯＳＦＥＴ４０７及び４０８を含み、動作中キャパシタ４１１におけるノードＶ_wをバイアスする。必要時にキャパシタ４１０及び４１１を直列に接続するためにＭＯＳＦＥＴ４０９が含まれる。

ノード電圧Ｖ_z及びＶ_xの出力を選択し、時分割して、フライング・キャパシタ４１０及び４１１から出力キャパシタ４２４、４２５、及び４２６へ電荷を移動するいくつかの出力Ｖ₁、Ｖ₂又はＶ₃の１つにエネルギーを供給する。ＳＰ４Ｔスイッチ４３５は、デバイス４１２、４１３及び４１４を含むＭＯＳＦＥＴトリプレットから形成される。ＳＰ４Ｔスイッチ４３６は、デバイス４１５、４１６及び４１７を含むＭＯＳＦＥＴトリプレットから形成される。好ましい実施形態では、個々のＭＯＳＦＥＴトリプレットが、同時に導通する唯一のデバイスを有する。未接続すなわちＮＣのスイッチポジションは、３つのＭＯＳＦＥＴが全てオフの状態に対応する。

動作は、主にフレキシブルな再構成可能ＭＯＳＦＥＴマトリクスに起因してより大きな数の入出力の組合せが存在可能なことを除き、前回の例と同様である。動作は、フライング・キャパシタを充電するステップと、電荷を出力Ｖ₁及びそのキャパシタ４２４へ移動させるステップと、フライング・キャパシタをリフレッシュするステップと、電荷を出力Ｖ₂及びそのキャパシタ４２５へ移動させるステップと、フライング・キャパシタを再度リフレッシュするステップと、電荷を出力Ｖ₃及びそのキャパシタ４２６へ移動させるステップと、その後全段階を再度繰り返すステップとを含む。

コンバータ４００を使用する多くの方法でフライング・キャパシタの充電を達成することができる。これらの組合せのいくつかを図１４に示す。等価回路４５０では、キャパシタ４１０及び４１１が各々電圧Ｖ_battに充電され、この場合ＭＯＳＦＥＴ４０１はオンであり、Ｖ_z＝Ｖ_battであり、ＭＯＳＦＥＴ４０６はオンであり、Ｖ_y＝０であり、ＭＯＳＦＥＴ４０９はオフである。同時に、ＭＯＳＦＥＴ４０３はオンであり、Ｖ_x＝Ｖ_battであり、ＭＯＳＦＥＴ４０８はオンであり、Ｖ_w＝０である。他の全てのＭＯＳＦＥＴはオフである。この状態は、マルチプレクサ４３１及び４３３をこれらのＶ_battポジションに、及びマルチプレクサ４３２及び４３４をこれらの接地ポジションに入れることに対応する。従って、フライング・キャパシタは互いに並列に充電され、その電圧はバッテリ入力に等しい。

等価回路４６０では、キャパシタ４１０及び４１１が各々電圧Ｖ_batt／２に充電され、この場合ＭＯＳＦＥＴ４０１はオンであり、Ｖ_z＝Ｖ_battであり、ＭＯＳＦＥＴ４０９はオンであり、Ｖ_y＝Ｖ_xであり、ＭＯＳＦＥＴ４０８はオンであり、Ｖ_w＝０である。他の全てのＭＯＳＦＥＴはオフである。この状態は、マルチプレクサ４３１をこのＶ_battポジションに、マルチプレクサ４３２及び４３３をこれらのＮＣポジションに、マルチプレクサ４３４をこの接地ポジションに入れることに対応する。従って、フライング・キャパシタは互いに直列に充電され、その電圧はバッテリ入力電圧の１／２に等しい。

両充電回路４５０及び４６０では、正に充電されたキャパシタプレートがＶ_z及びＶ_xに接続される。本明細書では状態Ｖ_z＞Ｖ_y及びＶ_x＞Ｖ_wが正極性充電として定義されている。ＭＯＳＦＥＴマトリクス及びマルチプレクサは、キャパシタを反転極性に充電することもできる。概略図４７０では、ノードＶ_z及びＶ_xが導電性ＭＯＳＦＥＴ４０２及び４０４により接地にバイアスされる一方で、Ｖ_y及びＶ_wがオン状態ＭＯＳＦＥＴ４０５及び４０７によりＶ_battにバイアスされている。図示のように、フライング・キャパシタ４１０及び４１１は並列で充電されるが、状態４５０と比較して極性が逆であり、すなわちこれらは−Ｖ_battに充電される。充電中、ＭＯＳＦＥＴ４０９及び他の全てのデバイスはオフのままである。

回路４８０は分数反転充電状態を示し、この場合Ｖ_zはオンＭＯＳＦＥＴ４０２により接地にバイアスされ、Ｖ_wは導電性ＭＯＳＦＥＴ４０７によりＶ_battにバイアスされ、オン状態ＭＯＳＦＥＴ４０９はＶ_x＝Ｖ_yに強制する。直列接続されているため、個々のフライング・キャパシタは、反転極性の回路４６０に関して以外はバッテリ電圧の半分に充電され、すなわちこれらのキャパシタは−Ｖ_batt／２のバイアスに充電される。フライング・キャパシタ４１０が正極性に充電される一方で、フライング・キャパシタ４１１がその反転極性に充電されるようなその他の充電状態も存在するが、図面には含めていない。

フライング・キャパシタをバッテリ入力バイアスＶ_battに充電することにより、時分割コンバータ４００は、２つの正電圧及び１つの負電圧を同時に出力することができ、この場合電圧は、３Ｖ_batt、２Ｖ_batt及び−Ｖ_battを含む。図１５Ａは、トリプラ５００の電荷ポンプの出力Ｖ₁への電荷移動中の動作を示しており、ここでは各々がＶ_battに充電された２つのフライング・キャパシタが互いに最上位にスタックされ、導電性ＭＯＳＦＥＴ４０７、４０９及び４１２によりバッテリ入力の最上位に接続される。導電性ＭＯＳＦＥＴ４１２と連動する順方向バイアス・ダイオード４１８が、出力キャパシタ４２４を電圧３Ｖ_battに充電する。ＭＯＳＦＥＴ４１５を含む他の全てのＭＯＳＦＥＴはオフのままである。Ｖ_out1が最も正の出力電圧を示すので、ダイオード４２１は逆バイアスされ非導電性のままである。回路５００のノード電圧は、Ｖ_w＝Ｖ_batt、Ｖ_x＝Ｖ_y＝２Ｖ_batt、及びＶ_z＝Ｖ_out＝２Ｖ_battを含む。

図１５Ｂは、ダブラ５１０の電荷ポンプの出力Ｖ₂への電荷移動中の動作を示しており、ここでは各々がＶ_battに充電された２つのフライング・キャパシタが並列に接続され、導電性ＭＯＳＦＥＴ４０５、４０７、４１３及び４１６を使用してバッテリ入力の最上位にスタックされる。導電性ＭＯＳＦＥＴ４１３及び４１６は、その電荷を２Ｖ_battの出力電圧に対応するキャパシタ４２５へ移動させる。ＭＯＳＦＥＴ４０９を含む他の全てのＭＯＳＦＥＴはオフのままである。Ｖ_out2が最も正の出力電圧ではないので、ＭＯＳＦＥＴ４１３及び４１６は、ＢＢＧ回路４１９及び４２２を利用して望ましくないダイオード導通を防ぐ必要がある。

図１５Ｃは、インバータ５２０の電荷ポンプの出力Ｖ₃への電荷移動中の動作を示しており、ここではＶ_battに充電された１つのフライング・キャパシタが導電性ＭＯＳＦＥＴ４０２、４０９、及び４１７を使用して接地未満にバイアスされる。導電性ＭＯＳＦＥＴ４１７は、その電荷を−Ｖ_battの出力電圧に対応するキャパシタ４２６へ移動させる。ＭＯＳＦＥＴ４０８を含む他の全てのＭＯＳＦＥＴはオフのままである。Ｖ₃が最も正の出力電圧でないので、ＭＯＳＦＥＴ４１７は、ＢＢＧ回路４２３を利用して望ましくないダイオード導通を防ぐ必要がある。この動作モードでは、Ｖ_battに事前充電されているキャパシタ４１１は充電も放電もされず、又は別様にも影響を受けない。二極性出力を有するトリプル出力時分割キャパシタ電荷ポンプに対応するフロー・アルゴリズムを図１５Ｄに示す。

図１６Ａは、ダブラ電荷ポンプ５３０の出力Ｖ₁への電荷移動中の動作を示しており、ここでは各々がＶ_batt／２に充電された２つのフライング・キャパシタが互いに最上位にスタックされ、導電性ＭＯＳＦＥＴ４０７、４０９及び４１２によりバッテリ入力の最上位に接続される。導電性ＭＯＳＦＥＴ４１２と連動する順方向バイアス・ダイオード４１８が、出力キャパシタ４２４を電圧２Ｖ_battに充電する。ＭＯＳＦＥＴ４１５を含む他の全てのＭＯＳＦＥＴはオフのままである。Ｖ_out1が最も正の出力電圧を示すので、ダイオード４２１は逆バイアスされ非導電性のままである。回路５３０のノード電圧は、Ｖ_w＝Ｖ_batt、Ｖ_x＝Ｖ_y＝１．５Ｖ_batt、及びＶ_z＝Ｖ_out＝２Ｖ_battを含む。

図１６Ｂは、分数電荷ポンプ５４０の出力Ｖ₂への電荷移動中の動作を示しており、ここでは各々がＶ_batt／２に充電された２つのフライング・キャパシタが並列に接続され、導電性ＭＯＳＦＥＴ４０５、４０７、４１３及び４１６を使用してバッテリ入力の最上位にスタックされる。導電性ＭＯＳＦＥＴ４１３及び４１６は、その電荷を１．５Ｖ_battの出力電圧に対応するキャパシタ４２５へ移動させる。ＭＯＳＦＥＴ４０９を含む他の全てのＭＯＳＦＥＴはオフのままである。Ｖ_out2が最も正の出力電圧ではないので、ＭＯＳＦＥＴ４１３及び４１６は、ＢＢＧ回路４１９及び４２２を利用して望ましくないダイオード導通を防ぐ必要がある。

図１６Ｃは、分数電荷ポンプ５５０の出力Ｖ₃への電荷移動中の動作を示しており、ここでは各々がＶ_batt／２に充電された２つのフライング・キャパシタが並列に接続され、導電性ＭＯＳＦＥＴ４０６、４０８、４１４及び４１７を使用して接地電位の最上位に接続される。導電性ＭＯＳＦＥＴ４１４及び４１７は、その電荷を０．５Ｖ_battの出力電圧に対応するキャパシタ４２６へ移動させる。ＭＯＳＦＥＴ４０９を含む他の全てのＭＯＳＦＥＴはオフのままである。Ｖ_out3が最も正の出力電圧ではないので、ＭＯＳＦＥＴ４１４及び４１７は、ＢＢＧ回路４２０及び４２３を利用して望ましくないダイオード導通を防ぐ必要がある。分数トリプル出力時分割キャパシタ電荷ポンプに対応するフロー・アルゴリズム５５９を図１６Ｄに示す。

図１６Ｅは、正の０．５Ｖ_battに充電されたキャパシタから分数負出力電圧−０．５Ｖ_battを生成する際のコンバータ４００の制限を示している。両フライング・キャパシタ４１０及び４１１がＶ_batt／２にバイアスされるように充電される必要があるという事実から厄介な問題が生じる。しかしながら、図１６Ｅの電荷移動回路５６０では、キャパシタ４１１はフローティングのままである。ＭＯＳＦＥＴ４０２、４０９及び４１７が、フライング・キャパシタ４１０から出力４２６へ電荷を移動させるための経路を作成する一方で、キャパシタ４１１は、追加のＭＯＳＦＥＴ回路を必要とせずにその正極を接地にバイアスさせ、或いはＶ_wを出力に接続することができない。１つの解決策は、リフレッシング・キャパシタ４１０を充電する前にキャパシタ４１０を放電させることであるが、この動作はコンバータの効率を低下させる。

図１７Ａは、インバータ５７０電荷ポンプの出力Ｖ₂への電荷移動中の動作を示しており、ここでは両方がＶ_battに充電された２つのフライング・キャパシタが並列に接続され、導電性ＭＯＳＦＥＴ４０６、４０８、４１３及び４１６を使用して接地未満にバイアスされる。導電性ＭＯＳＦＥＴ４１３及び４１６は、その電荷を−Ｖ_battの出力電圧に対応するキャパシタ４２５へ移動させる。ＭＯＳＦＥＴ４０９を含む他の全てのＭＯＳＦＥＴはオフのままである。図示のように、ＭＯＳＦＥＴ４１３及び４２２は、ＢＢＣ回路４１９及び４２２を利用して望ましくないダイオード導通を防ぐ。

図１７Ｂは、インバータ５９０電荷ポンプの出力Ｖ₃への電荷移動中の動作を示しており、ここでは両方がＶ_battに充電された２つのフライング・キャパシタが直列に接続され、導電性ＭＯＳＦＥＴ４０８、４０９、及び４１４を使用して接地未満にバイアスされる。導電性ＭＯＳＦＥＴ４１４は、その電荷を−２Ｖ_battの出力電圧に対応するキャパシタ４２６へ移動させる。ＭＯＳＦＥＴ４１７を含む他の全てのＭＯＳＦＥＴはオフのままである。図示のように、ＭＯＳＦＥＴ４１４は、ＢＢＧ回路４２３を利用して望ましくないダイオード導通を防ぐ。反転出力を有するデュアル出力時分割キャパシタ電荷ポンプに対応するフローアルゴリズム５９９を図１７Ｃに示す。

図１８Ａは、インバータ６００電荷ポンプの出力Ｖ₂への電荷移動中の動作を示しており、ここでは両方がＶ_batt／２に充電された２つのフライング・キャパシタが並列に接続され、導電性ＭＯＳＦＥＴ４０６、４０８、４１３及び４１６を使用して接地未満にバイアスされる。導電性ＭＯＳＦＥＴ４１３及び４１６は、その電荷を−Ｖ_batt／２の出力電圧に対応するキャパシタ４２５へ移動させる。ＭＯＳＦＥＴ４０９を含む他の全てのＭＯＳＦＥＴはオフのままである。図示のように、ＭＯＳＦＥＴ４１３及び４２２は、ＢＢＧ回路４１９及び４２２を利用して望ましくないダイオード導通を防ぐ。

図１８Ｂは、インバータ６１０電荷ポンプの出力Ｖ₃への電荷移動中の動作を示しており、ここでは両方がＶ_batt／２に充電された２つのフライング・キャパシタが直列に接続され、導電性ＭＯＳＦＥＴ４０８、４０９、及び４１４を使用して接地未満にバイアスされる。導電性ＭＯＳＦＥＴ４１４は、その電荷を−Ｖ_battの出力電圧に対応するキャパシタ４２６へ移動させる。ＭＯＳＦＥＴ４１７を含む他の全てのＭＯＳＦＥＴはオフのままである。図示のように、ＭＯＳＦＥＴ４１４は、ＢＢＧ回路４２０を利用して望ましくないダイオード導通を防ぐ。分数反転出力を有するデュアル出力時分割キャパシタ電荷ポンプに対応するフロー・アルゴリズム６１９を図１８Ｃに示す。

時分割キャパシタ電荷ポンプにおけるアルゴリズム的検討事項： 電荷ポンプの時分割方式は、電圧、極性、及び出力の数に関わらず、図１９Ａに示す単純なアルゴリズム７００に従う。このアルゴリズムは、フライング・キャパシタを充電するステップと、フライング・キャパシタからの電荷を電圧Ｖ₁で第１の出力へ移動させるステップと、元の状態７０１に戻ってフライング・キャパシタの電荷をリフレッシュするステップと、フライング・キャパシタからの電荷を電圧Ｖ₂で第２の出力へ移動させるステップと、元の状態７０２に戻ってフライング・キャパシタの電荷をリフレッシュするステップと、フライング・キャパシタからの電荷を電圧Ｖ₃で第３の出力へ移動させるステップと、元の状態７０３に戻ってフライング・キャパシタの電荷をリフレッシュするステップと、これを「ｎ」の状態まで続け、その後この多重シーケンスを繰り返すステップとを含む。このシーケンスを実線及び矢印によりフロー図７００に示す。

フロー図７００の破線及び矢印は代替のフローを示し、この場合フライング・キャパシタが電荷移動の間にリフレッシュされない代わりに、フライング・キャパシタをリフレッシュしに戻る前にいくつかの出力キャパシタを充電する。具体的には、このようなアルゴリズムでは、コンバータがフライング・キャパシタを充電し、フライング・キャパシタからの電荷を電圧Ｖ₁で第１の出力へ移動させ、その後次の遷移７０４がフライング・キャパシタからの電荷を電圧Ｖ₂で第２の出力へ移動させ、その後遷移７０５がフライング・キャパシタからの電荷を電圧Ｖ₃で第３の出力へ移動させ、その後に初めて遷移７０６によって戻り、フライング・キャパシタをリフレッシュする。

いずれのアルゴリズムの間にも、理論的な変換された電圧の数を「ｎ」出力に適合させることができる。このアプローチの１つの制限は、「ｎ」、すなわち出力の回数に比例して出力リップルが増加することであり、出力の回数が大きくなるほど、いずれかの所定の出力の出力リップルも増加する。フライング・キャパシタを定期的にリフレッシュしないいずれのアルゴリズムも、フライング・キャパシタにおけるより大きな電圧低下を被り、これがさらにリップルを劣化させる。対照的に、フライング・キャパシタをより頻繁にリフレッシュすることにより、所定の出力のフィルタ・キャパシタがリフレッシュされる頻度が減る。

本発明の１つの実施形態では、アルゴリズムを出力のリップル要件に適合させること、すなわち最後に又は最も頻度が低く充電された出力が最高度のリップルに耐える負荷に給電を行うようなアルゴリズムを選択することにより、リップルが最小化される。遷移７０４、７０５、及び７０６を含む状態図７００の破線アルゴリズムでは、例えばフライング・キャパシタは、Ｖ₃出力キャパシタへの電荷移動中にその最大電圧低下を示し、フライング・キャパシタが遷移７０６によってリフレッシュされる前に最後の出力が再充電される。このように、Ｖ₃のリップル仕様はＶ２よりも悪いものでなければならず、これに応じて負荷及び仕様を適合させる必要がある。相対的に、Ｖ１出力、すなわちフライング・キャパシタをリフレッシュした後の最初の電荷移動が最低リップルを示すことになる。出力キャパシタのサイズを増やすことによりリップルを低減させることもできるが、何らかの追加コストの不利益を伴う。

フライング・キャパシタにおける電圧低下と特定の出力電圧の再充電率との間のトレードオフに対する１つの妥協案を図１９Ｂに示す。アルゴリズム７２０では、時分割キャパシタ電荷ポンプにより４つの出力Ｖ１〜Ｖ４が給電される。図示のように、フライング・キャパシタを充電してＶ１出力キャパシタに電荷を供給した後、フライング・キャパシタをリフレッシュするための状態に戻る前に、状態変化７２１がＶ２出力キャパシタに電荷を供給する。フライング・キャパシタをリフレッシュした後、遷移７２３がＶ３出力キャパシタに給電を行い、次に遷移７２４がＶ４出力キャパシタに電荷を移動させ、その後遷移７２５によりコンバータがその初期状態に戻る。サイクル全体がこれ自体を繰り返す。

大抵の場合、電子システムでは全ての電源が厳密なリップル要件及び調整要件を満たす必要はなく、この理由として、電気負荷によってはノイズに耐性があり、或いは著しい電流過渡を示さないものもあることがしばしば挙げられる。いくつかの出力が他の出力よりも大きな負荷電流過渡を示す場合、ノイズの多い変化しやすい出力をより頻繁に再充電するようにアルゴリズムを調整することができる。このようなアルゴリズムを図１９Ｃのフロー図７４０に示しており、ここではＶ１出力キャパシタが１サイクルごとに電荷移動ステップ７４１及び７４２の２回リフレッシュされるのに対し、Ｖ２出力は１回しか充電されない。しかしながら、このアルゴリズムでは、Ｖ２は、これの直前に先行する電荷移動動作７４２から低下できるフライング・キャパシタから充電を受ける。

図１９Ｄに示す代替のアルゴリズム７６０では、Ｖ２出力への電荷移動の直前にフライング・キャパシタをリフレッシュして（７６１）Ｖｆｌｙ電圧低下を低減させる。しかしながら、アルゴリズム７４０と同様に、Ｖ１出力キャパシタは、Ｖ２出力キャパシタの２倍の速度でフライング・キャパシタから再充電される。

上述の全てのアルゴリズムの不都合は、これらが負荷状態を全く考慮せずにフライング・キャパシタからのエネルギーを様々な多重出力に再分配することである。このようなアルゴリズムは、コンバータのエネルギー配分の「ブラインド分配」を示す。必要ない限り、様々な電圧出力はフライング・キャパシタからその出力キャパシタへ電荷を移動しないというのが真実であるが、にも関わらずこれを行うために一定の時間が割り当てられる。一方で、大きな負荷電流過渡及び電圧偏移を経験している他の出力は反応することができず、より迅速に反応するためにより長い移動時間を割り当てられていない。しかしながら、対照的に、個々の出力に関する可変電荷移動時間は、多くの電子システムにおける、特に通信に関する望ましくない特徴である可変周波数動作及び変動ノイズ・スペクトルを結果として生じる。

本発明の代替の実施形態では、固定周波数アルゴリズム的方法がこの問題を改善することにより、時分割キャパシタマルチ出力電荷ポンプがフィードバックを使用して、コンバータのアルゴリズムを特定の電圧出力の負荷状態における急速充電に反応するように動的に調整する。図１９Ｅに示すアルゴリズム７８０は時分割技術を説明するものであり、出力電圧が特定の許容範囲内に入るまで臨界Ｖ１出力に関する出力キャパシタが複数回再充電される。

条件付きテスト７８１は、フライング・キャパシタを充電して電荷をＶ１キャパシタへ移動させる別の電荷ポンプ・サイクルが必要かどうか、或いは正常な動作が再開できるかどうかを判定し、この場合Ｖ２出力キャパシタはＶ１出力との交互の順番で充電されるべきである。この条件付きテストは、アナログ比較器を使用すること、或いは本明細書では頭文字をとってＡＤＣ又はＡ／Ｄと呼ぶアナログデジタルコンバータにより得られるデジタル制御を使用することのいずれかによるＶ１出力電圧のモニタリングを必要とする。

条件付きテスト７８２は、Ｖ₁が負荷過渡中であっても、時にはＶ₂が再充電されることを保証する。カウンタ７８３は、フライング・キャパシタがＶ₁出力へ電荷を移動させる回数をカウントする。例えば２、３であっても又はより多くの回数であってもよいが、何らかの事前に定めた値「ｎ」をカウンタが超えない限り、電荷ポンプは、フライング・キャパシタをリフレッシュするとともにその電荷をＶ₁出力キャパシタへ移動させ続けることになる。しかしながら、カウントが「ｎ」を超えた場合には、Ｖ₁がまだその定められた許容範囲に達していなくても、コンバータがＶ₂を再充電するように転換される。Ｖ₂への電荷移動が行われる度に、ステップ７８４によりカウンタがゼロにリセットされ、サイクル全体が繰り返される。

通常の動作下では、アルゴリズム７８０はＶ₁及びＶ₂出力キャパシタを交互に充電する。アルゴリズム７８０は可変周波数動作に対応できる一方で、固定周波数電荷ポンプ動作とも同様に良好に動作する。Ｖ₁負荷過渡の際、システムは、Ｖ₁への電荷移動をある整数のサイクルずつ増分することにより、より多くの電荷を臨界出力へ送出するように適応する。好ましい実施形態では、この適応的反応が固定クロック・レートにおいても行われる。アルゴリズム７８０は、Ｖ₁の状態を充電サイクルごとに評価する。

電荷ポンプ７９１と、時分割キャパシタ７９５及び７９６と、出力キャパシタ７９２、７９３、及び７９４とを組み合わせた図２０の回路７９０に示すように、アルゴリズム７８０を３又はそれ以上の出力電圧Ｖ₁、Ｖ₂、及びＶ₃に合わせて同様に修正することができる。出力Ｖ₁のみが負荷過渡に反応しやすい場合、システム・ハードウェアを電圧基準７９８及び比較器７９７で実現して、時分割電荷ポンプ７９１の内部論理にフィードバックを提供することができる。

２つの電圧が、反応時間を改善するためにフィードバックを必要とする場合、第２の比較器７９９を追加することができるが、アルゴリズムにおける個々の電圧出力に与えられる階層的優先度を考慮する必要がある。例えば、Ｖ₁及び再充電キャパシタ７９２に最高の優先度が与えられた場合、Ｖ₂及びＶ₃は、より静電容量の大きなフィルタ・キャパシタ７９３及び７９４を使用することにより部分的にオフセットすることができるより遅い過渡反応時間を示すことになる。代替の比較器７９７を時分割して、Ｖ₁及びＶ₂出力両方を継続的にではなくサンプルベースでモニタすることができる。アルゴリズムが絶えず又は頻繁に物理的な情報を、この場合は電荷ポンプの出力電圧を定期的に必要とするアプローチは、「ポールド」システムとして知られている。

説明するアルゴリズムの多くが「ｉｆ−ｔｈｅｎ−ｅｌｓｅ」決定を含むので、別の選択肢は、マイクロプロセッサ・ベースのシステムに実装されたファームウェアを使用して優先度階層及び多重化アルゴリズムを実行することになる。図２１は、マイクロプロセッサ又はマイクロコントローラ８１４と、キャパシタ８１２及び８１３を有する時分割キャパシタ電荷ポンプ８１１と、電圧レギュレータ８１５と、出力Ｖ₁、Ｖ₂及びＶ₃にそれぞれ対応する出力キャパシタ８１９、８１８及び８１７と、クロック８１６と、アナログマルチプレクサ８２０と、比較器６２３を含むアナログデジタル・コンバータ８２１及び割り込み生成回路と、電圧基準８２２と、ＮチャネルＭＯＳＦＥＴ８２４とを含むシステム８１０を示している。

トリプル出力電荷ポンプ８１１の基本動作は、出力Ｖ₁及びＶ₂の電圧をサンプルベースでモニタするとともに過渡反応が向上するようにアルゴリズムを動的に調整するマイクロプロセッサ８１４の制御下に留まる。アナログ・マルチプレクサは、１つのＡ／Ｄコンバータ８２１からの２つの異なる出力をモニタして、マイクロプロセッサ８１４のデジタル入力にデジタル情報をレポートすることを容易にする。マイクロプロセッサ８１４及び電荷ポンプ８１１は、両方とも電圧レギュレータ８１５から給電を受け、周波数φ及びｍ・φで切り換えを行う共通クロックにそれぞれ同期される。乗算器ｍは、電荷がプロセッサよりも３桁小さい速度で切り換わることを意味する０．００１であってもよい。

割り込み回路は、Ｖ₁及びＶ₂出力の電圧状態をモニタリングするために必要なオーバーヘッドを低減させる。マイクロプロセッサにＡ／Ｄコンバータ８２１の出力を絶えずモニタさせるのではなく、Ｖ₁又はＶ₂出力いずれかのサンプルであるＶ_muxが特定の範囲から外れたときにはいつでも比較器８２３が割り込みを生成する。ＭＯＳＦＥＴ８２４を作動させることにより、マイクロプロセッサにおけるＩＮＴ割り込みピンがプルダウンされ、イベント駆動型割り込みを呼び出す。割り込みサービスのルーチン中にのみ、マイクロプロセッサは、Ａ／Ｄコンバータ８２１の出力を調査又は分析する必要がある。

制御アルゴリズムにおける割り込み駆動変化の概念を、図２２の例示的なフロー図８５０に示す。割り込みが発生していない場合、電荷ポンプは、上述した時分割キャパシタ電荷ポンプアルゴリズム８５１に従って動作する。しかしながら、ＩＮＴ割り込みが発生した場合、プログラムはそのＩＳＲ、すなわちその割り込みサービス・ルーチン８５２へジャンプする。出力を再充電することによりＶ₁出力に優先度が与えられると、必要に応じてＶ₂出力キャパシタを充電する。ＩＳＲコードのループごとに、フライング・キャパシタが出力Ｖ₁を充電し、任意に必要な場合にのみ出力Ｖ₂を充電する。最終的にＶ₁がその最終許容範囲に達した場合、条件付きテスト８５３は割り込みルーチン８５２を終了し、割り込みハードウェア８５４をクリアし、通常のアルゴリズム８５１を再開する。

ＩＳＲルーチン８５２中に優先出力Ｖ₁及びＶ₂以外の他の調整出力の劣化を防ぐために、割り込みの開始によりカウンタ８５６をクリアし、動作８５７で示すループを経るごとにカウンタ８５６を１ずつ増分する。条件８５５により決定されたｎ回をカウンタが最終的に超えた場合、アルゴリズムは、割り込みをリセットせずにＩＳＲループ８５２からＶ₂及びＶ₃の充電へジャンプする。Ｖ₃への電荷移動が行われると、割り込み検出８５８が、Ｖ₁がまだその許容範囲に適合していないと判定し、コンバータがＩＳＲタスク８５２へジャンプして戻る。

マルチ出力電荷ポンプにより生成された正及び負の供給電圧の混合に依存する数多くの方法でアルゴリズムを調整することができる。

複数の電荷ポンプ電圧の調整；電荷ポンプは、電圧を制御しない代わりに入力電圧のある固定乗算器を示す時間的に変化する出力を生成する。この点に関しては、時分割キャパシタマルチ出力電荷ポンプも違いはない。さらに、電荷ポンプは、負荷電圧が電荷ポンプのｎ倍数近くで動作する場合にのみ効率が良い。

電荷ポンプの出力の電圧変動を排除する１つの共通の方法は、電荷ポンプの出力を低ドロップアウト線形レギュレータすなわちＬＤＯに結合することである。従来の電荷ポンプ同様、本明細書に開示する時分割キャパシタマルチ出力電荷ポンプもまた、電荷ポンプに事前調整、事後調整、又はこれら両方のいずれかを行うために使用されるＬＤＯと組み合わせることができる。

例えば図２３Ａのシステム８８０では、ＬＤＯレギュレータ８８３が、時分割電荷ポンプ８８５に対するプレレギュレータとして機能する。ＬＤＯは、リチウム・イオン・バッテリ８８１をフィルタ・キャパシタ８８４を横切る一定の中間電圧Ｖ_yに調整し、この中間電圧Ｖ_yは必然的にＶ_battよりも小さい。次に、中間電圧Ｖ_yを単一の時分割電荷ポンプに入力して、フライング・キャパシタ８８６及び８８７により８８５を生成し、対応するフィルタ・キャパシタ８８８、８８９、及び８９０により３つの調整出力Ｖ₁、Ｖ₂及びＶ₃を出力する。以下の関係式により、出力電圧が一定の分数又は整数倍数のｎ₁、ｎ₂、及びｎ₃により与えられる。
Ｖ₁＝ｎ₁・Ｖ_y
Ｖ₂＝ｎ₂・Ｖ_y
Ｖ₃＝ｎ₃・Ｖ_y

ｎの倍数は、−２倍、−１倍、−０．５倍、＋０．５倍、＋１．５倍、＋２倍、及び＋３倍を含む。リチウム・イオン・バッテリでは、４．２Ｖから３Ｖに至るまでの全バッテリ放電寿命に渡って動作を最大化するために、Ｖ_yは３Ｖ又は２．７Ｖである可能性が高い。

代替の実施形態では、図２３Ｂのシステム９００が、バッテリ９０１からの時間的に変化する入力電圧Ｖ_battを有する未調整電荷ポンプ９０３を含む。フライング・キャパシタ９０４及び９０５を有する時分割電荷ポンプ９０３は、対応するフィルタ・キャパシタ９０６、９０７、及び９０８により３つの未調整出力Ｖ₁、Ｖ₂及びＶ₃を生成する。これらの電圧は、ＬＤＯ９０９、９１０、及び９１１への入力として機能し、対応するフィルタ・キャパシタ９１２、９１３、及び９１４により出力Ｖ₅、Ｖ₆及びＶ₇を生成する。

一定の分数又は整数倍数ｎ₁、ｎ₂、及びｎ₃により中間電圧Ｖ₁、Ｖ₂及びＶ₃が与えられる一方で、ＬＤＯの入力はその出力よりも高くなければならないという１つの警告により、出力電圧Ｖ₅、Ｖ₆及びＶ₇はＬＤＯ回路により決定され、電荷ポンプによっては決定されない。換言すれば、ＬＤＯ９０９への入力である電圧は、Ｖ₁＞Ｖ₅となるようにその出力よりも高くなければならず、ＬＤＯ９１０への入力は、Ｖ₂＞Ｖ₆となるようにその出力よりも高くなければならず、ＬＤＯ９１１への入力は、Ｖ₃＞Ｖ₇となるようにその出力よりも高くなければならない。

場合によっては、全ての出力が専用の調整を必要とするわけではない。図２３Ｃの概略図９４０に示すシナリオに対する１つの解決策は、プレレギュレータとして単一のＬＤＯ９４３、時分割キャパシタ電荷ポンプ９４５を利用して、対応するフィルタ・キャパシタ９４８、９５１及び９５２により複数の出力供給Ｖ₁、Ｖ₂及びＶ₃を生成し、その後必要に応じていくつかの出力を選択的に事後制御することである。この例では、ＬＤＯ９４９を使用して、電圧Ｖ₁をキャパシタ９５０によりフィルタされた低電圧Ｖ₅に調整する。

本発明の別の実施形態として、時分割キャパシタ電荷ポンプが、同じ電圧を有する複数の独立した出力を生成することができる。電力、デジタル、アナログ及びＲＦ回路などの複数の目的に対して同じ供給電圧を使用する場合にこのような必要性が生じる。ノイズ及び干渉を避けるために、供給電圧を分離することができる。例えば、回路８８０、９００又は９４０では、本明細書で記述した開示する時分割電荷ポンプ法を使用してＶ₁＝Ｖ₂でありながらＶ₁≠Ｖ₃とすることが可能である。

例えば図１３Ａ及び図１３Ｂでは、個々のキャパシタを電圧Ｖ_battに充電した後、フライング・キャパシタ４１０及び４１１から出力Ｖ₁及びＶ₂への電荷移動を、両方とも２倍すなわちダブラモードで構成することができる。図１５Ｂを参照すると、ＭＯＳＦＥＴ４０５及び４０７が、フライング・キャパシタ４１０及び４１１の負極をバッテリの正極に接続しており、この結果Ｖ_w＝Ｖ_y＝Ｖ_battとなる。ＭＯＳＦＥＴ４１３及び４１６をオンにすることにより、電荷をフライング・キャパシタ４１０及び４１１から出力キャパシタ４２５及びＶ２へルーティングする。代わりにＭＯＳＦＥＴ４１２及び４１５がオンにされた場合、電荷は出力キャパシタ４２４及びＶ１へルーティングされることになる。

従って、引き続き同じバイアスで出力Ｖ₁及びＶ₂を充電することにより、同じ電圧で動作する２つの独立した出力が生成され、この結果、Ｖ₁＝Ｖ_batt及びＶ２＝Ｖ_battではあるもののＶ₁及びＶ₂を完全に独立した供給電圧となるようにすることができる。

５０ 概略図； ５１ 電荷ポンプ； ５１ 線形レギュレータ；
５２ 線形レギュレータ； ５３ 線形レギュレータ； ５４ キャパシタ；
５５ ５６ キャパシタ。

Claims (28)

1. フライング・キャパシタと、
   第１の出力ノードと、
   第２の出力ノードと、
   スイッチング・ネットワークと、
   を備え、前記スイッチング・ネットワークが、
   前記フライング・キャパシタの正極が入力電圧に接続され、前記フライング・キャパシタの負極が接地された第１のモードと、
   前記フライング・キャパシタの負極が前記入力電圧に接続され、前記フライング・キャパシタの正極が前記第１の出力ノードに接続された第２のモードと、
   前記フライング・キャパシタの正極が接地され、前記フライング・キャパシタの負極が前記第２の出力ノードに接続された第３のモードと、
   からなる回路動作モードを提供するように構成された、
   ことを特徴とするマルチ出力電荷ポンプ。
2. 前記フライング・キャパシタの正極と前記入力電圧との間に接続された第１のＭＯＳＦＥＴと、
   前記フライング・キャパシタの負極と接地との間に接続された第２のＭＯＳＦＥＴと、
   前記フライング・キャパシタの正極と前記第１の出力ノードとの間に接続された第３のＭＯＳＦＥＴと、
   前記フライング・キャパシタの負極と前記第２の出力ノードとの間に接続された第４のＭＯＳＦＥＴと、
   をさらに備えることを特徴とする請求項１に記載のマルチ出力電荷ポンプ。
3. 前記第１、第２、第３及び第４ＭＯＳＦＥＴを、前記第１、第２及び第３のモードが反復シーケンスで選択されるように駆動する制御回路をさらに備える、
   ことを特徴とする請求項２に記載のマルチ出力電荷ポンプ。
4. 前記反復シーケンスが、第１のモード、第２のモード、第１のモード、第３のモードの形を有する、
   ことを特徴とする請求項３に記載のマルチ出力電荷ポンプ。
5. 前記反復シーケンスが、第１のモード、第２のモード、第３のモードの形を有する、
   ことを特徴とする請求項３に記載のマルチ出力電荷ポンプ。
6. 第１のフライング・キャパシタと、
   第２のフライング・キャパシタと、
   第１の出力ノードと、
   第２の出力ノードと、
   スイッチング・ネットワークと、
   を備え、前記スイッチング・ネットワークが、
   前記第１及び第２のフライング・キャパシタが直列に接続され、前記第１のフライング・キャパシタの正極が入力電圧に接続され、前記第２のフライング・キャパシタの負極が接地された第１のモードと、
   前記フライング・キャパシタの負極が入力電圧に接続され、前記フライング・キャパシタの正極が前記第１の出力ノードに接続された第２のモードと、
   前記フライング・キャパシタの正極が接地され、前記フライング・キャパシタの負極が前記第２の出力ノードに接続された第３のモードと、
   からなる回路動作モードを提供するように構成された、
   ことを特徴とするマルチ出力電荷ポンプ。
7. 前記スイッチング・ネットワークを、前記第１、第２及び第３のモードが反復シーケンスで選択されるように駆動する制御回路をさらに備える、
   ことを特徴とする請求項６に記載のマルチ出力電荷ポンプ。
8. 前記反復シーケンスが、第１のモード、第２のモード、第１のモード、第３のモードの形を有する、
   ことを特徴とする請求項７に記載のマルチ出力電荷ポンプ。
9. 前記反復シーケンスが、第１のモード、第２のモード、第３のモードの形を有する、
   ことを特徴とする請求項７に記載のマルチ出力電荷ポンプ。
10. 第１のフライング・キャパシタと、
    第２のフライング・キャパシタと、
    第１の出力ノードと、
    第２の出力ノードと、
    スイッチング・ネットワークと、
    を備え、前記スイッチング・ネットワークが、
    前記第１及び第２のフライング・キャパシタが直列に接続され、前記第１のフライング・キャパシタの正極が入力電圧に接続され、前記第２のフライング・キャパシタの負極が接地された第１のモードと、
    前記フライング・キャパシタの負極が入力電圧に接続され、前記フライング・キャパシタの正極が前記第１の出力ノードに接続された第２のモードと、
    前記フライング・キャパシタの負極が接地され、前記フライング・キャパシタの正極が前記第２の出力ノードに接続された第３のモードと、
    からなる回路動作モードを提供するように構成された、
    ことを特徴とするマルチ出力電荷ポンプ。
11. 前記スイッチング・ネットワークを、前記第１、第２及び第３のモードが反復シーケンスで選択されるように駆動する制御回路をさらに備える、
    ことを特徴とする請求項１０に記載のマルチ出力電荷ポンプ。
12. 前記反復シーケンスが、第１のモード、第２のモード、第１のモード、第３のモードの形を有する、
    ことを特徴とする請求項１１に記載のマルチ出力電荷ポンプ。
13. 前記反復シーケンスが、第１のモード、第２のモード、第３のモードの形を有する、
    ことを特徴とする請求項１１に記載のマルチ出力電荷ポンプ。
14. 第１のフライング・キャパシタと、
    第２のフライング・キャパシタと、
    第１の出力ノードと、
    第２の出力ノードと、
    スイッチング・ネットワークと、
    を備え、前記スイッチング・ネットワークが、
    前記第１及び第２のフライング・キャパシタが直列に接続され、前記第１のフライング・キャパシタの正極が入力電圧に接続され、前記第２のフライング・キャパシタの負極が接地された第１のモードと、
    前記フライング・キャパシタの正極が接地され、前記フライング・キャパシタの負極が前記第１の出力ノードに接続された第２のモードと、
    前記第１及び第２のフライング・キャパシタが直列に接続され、前記第１のフライング・キャパシタの正極が接地され、前記第２のフライング・キャパシタの負極が前記第２の出力ノードに接続された第３のモードと、
    からなる回路動作モードを提供するように構成された、
    ことを特徴とするマルチ出力電荷ポンプ。
15. 前記スイッチング・ネットワークを、前記第１、第２及び第３のモードが反復シーケンスで選択されるように駆動する制御回路をさらに備える、
    ことを特徴とする請求項１４に記載のマルチ出力電荷ポンプ。
16. 前記反復シーケンスが、第１のモード、第２のモード、第１のモード、第３のモードの形を有する、
    ことを特徴とする請求項１５に記載のマルチ出力電荷ポンプ。
17. 前記反復シーケンスが、第１のモード、第２のモード、第３のモードの形を有する、
    ことを特徴とする請求項１５に記載のマルチ出力電荷ポンプ。
18. 第１のフライング・キャパシタと、
    第２のフライング・キャパシタと、
    第１の出力ノードと、
    第２の出力ノードと、
    第３の出力ノードと、
    スイッチング・ネットワークと、
    を備え、前記スイッチング・ネットワークが、
    前記フライング・キャパシタが入力電圧（Ｖ_IN）と接地との間で直列又は並列に接続されることにより、前記フライング・キャパシタを、Ｖ_IN、−Ｖ_IN、１／２Ｖ_IN、−１／２Ｖ_INの電圧のいずれかに充電できるようになる第１のモードと、
    前記第１及び第２のフライング・キャパシタが直列に接続され、前記第２のフライング・キャパシタの負極が前記入力電圧に接続され、前記第１のフライング・キャパシタの正極が前記第１の出力ノードに接続された第２のモードと、
    前記フライング・キャパシタの負極が前記入力電圧に接続され、前記フライング・キャパシタの正極が前記第２の出力ノードに接続された第３のモードと、
    からなる回路動作モードを提供するように構成された、
    ことを特徴とするマルチ出力電荷ポンプ。
19. 前記第１のフライング・キャパシタの正極が接地され、前記第１のフライング・キャパシタの負極が前記第３の出力ノードに接続された第４のモードをさらに含む、
    ことを特徴とする請求項１８に記載のマルチ出力電荷ポンプ。
20. 前記フライング・キャパシタの負極が接地され、前記フライング・キャパシタの正極が前記第３の出力ノードに接続された第４のモードをさらに含む、
    ことを特徴とする請求項１８に記載のマルチ出力電荷ポンプ。
21. 第１のフライング・キャパシタと、
    第２のフライング・キャパシタと、
    第１の出力ノードと、
    第２の出力ノードと、
    第３の出力ノードと、
    スイッチング・ネットワークと、
    を備え、前記スイッチング・ネットワークが、
    前記フライング・キャパシタが入力電圧（Ｖ_IN）と接地との間で直列又は並列に接続されることにより、前記フライング・キャパシタを、Ｖ_IN、−Ｖ_IN、１／２Ｖ_IN、−１／２Ｖ_INの電圧のいずれかに充電できるようになる第１のモードと、
    前記フライング・キャパシタの正極が接地され、前記フライング・キャパシタの負極が前記第１の出力ノードに接続された第２のモードと、
    前記第１及び第２のフライング・キャパシタが直列に接続され、前記第２のフライング・キャパシタの正極が接地され、前記第１のフライング・キャパシタの負極が前記第２の出力ノードに接続された第３のモードと、
    からなる回路動作モードを提供するように構成された、
    ことを特徴とする電荷ポンプ。
22. フライング・キャパシタと、第１の出力ノードと、第２の出力ノードとを含むマルチ出力電荷ポンプを動作させる方法であって、
    前記フライング・キャパシタの正極が入力電圧に接続され、前記フライング・キャパシタの負極が接地された第１のモードで前記電荷ポンプが動作するようにスイッチング・ネットワークを構成するステップと、
    前記フライング・キャパシタの負極が前記入力電圧に接続され、前記フライング・キャパシタの正極が前記第１の出力ノードに接続された第２のモードで前記電荷ポンプが動作するように前記スイッチング・ネットワークを構成するステップと、
    前記フライング・キャパシタの正極が接地され、前記フライング・キャパシタの負極が前記第２の出力ノードに接続された第３のモードで前記電荷ポンプが動作するように前記スイッチング・ネットワークを構成するステップと、
    を含むことを特徴とする方法。
23. 第１のフライング・キャパシタと、第２のフライング・キャパシタと、第１の出力ノードと、第２の出力ノードとを含むマルチ出力電荷ポンプを動作させる方法であって、
    前記第１及び第２のフライング・キャパシタが直列に接続され、前記第１のフライング・キャパシタの正極が入力電圧に接続され、前記第２のフライング・キャパシタの負極が接地された第１のモードで前記電荷ポンプが動作するようにスイッチング・ネットワークを構成するステップと、
    前記フライング・キャパシタの負極が前記入力電圧に接続され、前記フライング・キャパシタの正極が前記第１の出力ノードに接続された第２のモードで前記電荷ポンプが動作するように前記スイッチング・ネットワークを構成するステップと、
    前記フライング・キャパシタの正極が接地され、前記フライング・キャパシタの負極が前記第２の出力ノードに接続された第３のモードで前記電荷ポンプが動作するように前記スイッチング・ネットワークを構成するステップと、
    を含むことを特徴とする方法。
24. 第１のフライング・キャパシタと、第２のフライング・キャパシタと、第１の出力ノードと、第２の出力ノードとを含むマルチ出力電荷ポンプを動作させる方法であって、
    前記第１及び第２のフライング・キャパシタが直列に接続され、前記第１のフライング・キャパシタの正極が入力電圧に接続され、前記第２のフライング・キャパシタの負極が接地された第１のモードで前記電荷ポンプが動作するようにスイッチング・ネットワークを構成するステップと、
    前記フライング・キャパシタの正極が接地され、前記フライング・キャパシタの負極が前記第１の出力ノードに接続された第２のモードで前記電荷ポンプが動作するように前記スイッチング・ネットワークを構成するステップと、
    前記第１及び第２のフライング・キャパシタが直列に接続され、前記第１のフライング・キャパシタの正極が接地され、前記第２のフライング・キャパシタの負極が前記第２の出力ノードに接続された第３のモードで前記電荷ポンプが動作するように前記スイッチング・ネットワークを構成するステップと、
    を含むことを特徴とする方法。
25. 第１のフライング・キャパシタと、第２のフライング・キャパシタと、第１の出力ノードと、第２の出力ノードと、第３の出力ノードとを含むマルチ出力電荷ポンプを動作させる方法であって、
    前記フライング・キャパシタが入力電圧（Ｖ_IN）と接地との間に直列又は並列に接続されることにより、前記フライング・キャパシタを、Ｖ_IN、−Ｖ_IN、１／２Ｖ_IN、−１／２Ｖ_INの電圧のいずれかに充電できるようになる第１のモードで前記電荷ポンプが動作するようにスイッチング・ネットワークを構成するステップと、
    前記第１及び第２のフライング・キャパシタが直列に接続され、前記第２のフライング・キャパシタの負極が前記入力電圧に接続され、前記第１のフライング・キャパシタの正極が前記第１の出力ノードに接続された第２のモードで前記電荷ポンプが動作するように前記スイッチング・ネットワークを構成するステップと、
    前記フライング・キャパシタの負極が前記入力電圧に接続され、前記フライング・キャパシタの正極が前記第２の出力ノードに接続された第３のモードで前記電荷ポンプが動作するように前記スイッチング・ネットワークを構成するステップと、
    を含むことを特徴とする方法。
26. 前記第１のフライング・キャパシタの正極が接地され、前記第１のフライング・キャパシタの負極が前記第３の出力ノードに接続された第４のモードで前記電荷ポンプが動作するように前記スイッチング・ネットワークを構成するステップをさらに含む、
    ことを特徴とする請求項２５に記載の電荷ポンプ。
27. 前記フライング・キャパシタの負極が接地され、前記フライング・キャパシタの正極が前記第３の出力ノードに接続された第４のモードで前記電荷ポンプが動作するように前記スイッチング・ネットワークを構成するステップをさらに含む、
    ことを特徴とする請求項２５に記載の電荷ポンプ。
28. 第１のフライング・キャパシタと、第２のフライング・キャパシタと、第１の出力ノードと、第２の出力ノードと、第３の出力ノードとを含むマルチ出力電荷ポンプを動作させる方法であって、
    前記フライング・キャパシタが入力電圧（Ｖ_IN）と接地との間に直列又は並列に接続されることにより、前記フライング・キャパシタを、Ｖ_IN、−Ｖ_IN、１／２Ｖ_IN、−１／２Ｖ_INの電圧のいずれかに充電できるようになる第１のモードで前記電荷ポンプが動作するようにスイッチング・ネットワークを構成するステップと、
    前記フライング・キャパシタの正極が接地され、前記フライング・キャパシタの負極が前記第１の出力ノードに接続された第２のモードで前記電荷ポンプが動作するように前記スイッチング・ネットワークを構成するステップと、
    前記第１及び第２のフライング・キャパシタが直列に接続され、前記第２のフライング・キャパシタの正極が接地され、前記第１のフライング・キャパシタの負極が前記第２の出力ノードに接続された第３のモードで前記電荷ポンプが動作するように前記スイッチング・ネットワークを構成するステップと、
    を含むことを特徴とする方法。

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