KR101598767B1

KR101598767B1 - 다중 출력을 갖는 시간 다중화된 커패시터 ｄｃ/ｄｃ 컨버터

Info

Publication number: KR101598767B1
Application number: KR1020157004908A
Authority: KR
Inventors: 리차드 케이. 윌리암스
Original assignee: 어드밴스드 아날로직 테크놀로지스 인코퍼레이티드
Priority date: 2007-08-08
Filing date: 2008-08-05
Publication date: 2016-03-03
Also published as: JP2010536319A; CN103107694A; US9225239B2; CN103107694B; KR20160027245A; US8310218B2; EP2176953A4; US20150015325A1; CN101779374A; TWI427905B; KR101662978B1; US8841891B2; JP2013240278A; KR101518084B1; TW200924360A; JP5744138B2; TW201407947A; EP2176953A1; HK1185188A1; EP2176953B1

Abstract

새로운 시간 다중화된 커패시터 컨버터 알고리즘 및 관련 회로 토폴로지들을 이용한 다중 출력 DC-DC 전압 컨버터가 여기에 개시된다. 이 발명의 일 실시예는 플라잉 커패시터, 제1 출력 노드, 제2 출력 노드, 및 스위칭 회로망을 포함한다. 상기 스위칭 회로망은 다음의 회로 동작 모드들을 제공하도록 구성된다: 1) 상기 플라잉 커패시터의 플러스 전극이 입력 전압에 접속되고 상기 플라잉 커패시터의 마이너스 전극이 접지에 접속되는 제1 모드; 2) 상기 플라잉 커패시터의 마이너스 전극이 입력 전압에 접속되고 상기 플라잉 커패시터의 플러스 전극이 상기 제1 출력 노드에 접속되는 제2 모드; 및 3) 상기 플라잉 커패시터의 플러스 전극이 접지에 접속되고 상기 플라잉 커패시터의 마이너스 전극이 상기 제2 출력 노드에 접속되는 제3 모드.

Description

다중 출력을 갖는 시간 다중화된 커패시터 ＤＣ/ＤＣ 컨버터{TIME-MULTIPLEXED-CAPACITOR DC/DC CONVERTER WITH MULTIPLE OUTPUTS}

배터리 또는 DC 전압원을 다른 DC 전압으로 변환하는 전자 회로들인, DC-DC 컨버터들을 구현하는 데에 일반적으로 3가지 접근법들이 이용된다. 이들 방법들은 선형 조정(linear regulation), 유도 스위칭 조정기(inductive switching regulators) 또는 소위 "스위치-모드 전원(switch-mode power supplies)", 및 차지 펌프(charge pumps)로도 알려진 스위치드-커패시터 컨버터(switched-capacitor converters)를 포함한다. 이들 방법들 중에서, 차지 펌프는 그의 단순성, 비용 효율성, 및 비교적 저잡음 동작 때문에 좋은 평가를 받는다. 특정 상황에서, 차지 펌프는 높은 변환 효율로 동작할 수 있지만, 스위치드 인덕터 기반 컨버터들이 달성할 수 있는 넓은 범위의 조건들에 걸쳐서 그렇지는 않다.

차지 펌프의 동작 원리는 교호하는 순서로 동작하는 충전 위상(charging phase) 및 전하 전달 위상(charge transfer phase)를 포함하여 간단하다(straight forward). 도 1a에 도시된 바와 같이, 종래 기술의 차지 펌프 더블러 타입(doubler type) 회로(1)는 4개의 MOSFET, 임의의 특정한 전원 전압에 영구적으로 부착되지는 않는 플라잉 커패시터(flying capacitor), 및 접지된 출력 필터 커패시터를 포함한다. 충전 위상에서는, 배터리 접속된 MOSFET(3) 및 접지된 MOSFET(2)이 턴 온 되어 전류 도전을 허용하고 커패시터(5)를 충전하여, 그 커패시터를 회로에의 배터리 또는 전압 입력과 전기적으로 병렬로 접속한다. MOSFET들(1 및 4)은 동작의 충전 위상에서는 오프 상태로 남는다. 이 충전 전류는 개략도(1)에서 점선 및 화살표로 표시되어 있다. 얼마간의 시간 후에, 커패시터(5)는 배터리 전압 V_batt와 같은 전압까지 충전하고 충전 전류는 감퇴한다.

전하 전달 위상 동안에는, 커패시터(5)가 배터리와 직렬로 접속되는데, 구체적으로 MOSFET(1)을 턴 온 시키는 것에 의해 자신의 마이너스 단자가 배터리의 플러스 단자에 단락(short)된다. 배터리 입력 위에 덧붙여진(stacked) 커패시터(5)의 직렬 조합의 전압은 V_batt + V_batt = 2V_batt, 즉 배터리 전압의 2배의 전압을 갖고, 따라서 명칭 "더블러(doubler)"는 이 차지 펌프에 기인한 것이다. 이 직렬 회로는 동시에 MOSFET(4)를 턴 온 시키는 것에 의해 출력 커패시터(6)에 접속된다. 그 후 커패시터(5)는 실선 및 화살표에 의해 도시된 바와 같이 V_out → 2V_batt가 될 때까지 그의 전하를 출력 커패시터(6)에 전달한다.

출력 커패시터(6)의 초기 충전 후에는, 전류 흐름만이 부하에 공급되는 출력 커패시터(6)에서 손실된 전하를 보충하기 위해 필요한 것이 되므로 차지 펌프의 동작은 효율적으로 된다. 원하는 출력 전압이 그 배터리 전압의 2배, 즉 2V_batt인 동안은, 더블러 차지 펌프(1)의 효율은 높고, 98%까지도 된다. 실제 출력 전압 V_out과 차지 펌프의 이상적인 출력 V_CP = n·V_in 사이의 임의의 편차는 다음 식에 의해 주어진 것과 같은 효율의 손실을 초래할 것이다.

차지 펌프 사이의 전압 차이(voltage differential)는 트랜지스터들 중 하나가 증분적으로 드롭을 포화(saturate a drop the incremental business)시키게 야기함으로써 효율을 저하시킨다. 더블러 차지 펌프에서의 효율 저하를 초래하는 하나의 공통 조건은 부하가 원하는 또는 요구하는 것보다 더 높은 전압까지 출력을 "오버-펌핑(over-pumping)"하는 것이다.

분수 차지 펌프 구현(Fractional Charge Pump Implementation): 오버-펌핑에 대한 일반적인 해법은 그의 입력을 두 배로 하는 것보다는 1.5X만큼 스텝 업(step up)하는 분수 차지 펌프를 채용하는 것이다. 도 1b에 도시된 것과 같은 그러한 분수 차지 펌프(20)는 MOSFET 스위치들(21 내지 27)의 매트릭스에 의해 제어되는, 2개의 플라잉 커패시터들(30 및 32)을 필요로 한다. 동작은 실선 및 화살표에 의해 예시된 바와 같이 MOSFET들(21, 22 및 23)을 통하여 직렬 접속된 커패시터들(30 및 31)을 충전시키는 것을 수반한다. 충전 후에, 플라잉 커패시터들은 도전하는 MOSFET들(24, 25, 26 및 27)을 통하여 출력 커패시터(32)로 전하를 전달한다.

충전 동안에는, 커패시터들(30 및 31)은 직렬로 접속되고 V_batt/2와 같은 전압으로 충전한다. 전하 전달 동안에는, 커패시터들(30 및 31)은 병렬로 배선 접속되고, 배터리 입력 V_batt와 직렬로 접속되고 그 직렬 조합은 출력 커패시터(32)에 걸쳐서 접속된다. 출력 전압은 전압 V_out → 1.5V_batt로 충전되어, 더블러 차지 펌프(1)의 출력보다 25% 낮은 전압으로 충전된다.

1.5X-타입 분수 차지 펌프 기법을 채용함으로써, 보다 낮은 출력 전압들에서 효율이 향상되지만 그의 입력의 1.5배라는 최대치에 제한된다. 또한, 1.5X 분수 차지 펌프는, 2X-타입 차지 펌프와 같이, 전압을 조정(regulate)하지 않는다. 그 결과, 그의 출력 전압은 그의 입력에 따라 변화하고 이는 많은 응용들에서 바람직하지 않다.

차지 펌프 효율 고려 사항들: 차지 펌프의 출력 전압은 그의 입력에 따라 변화하기 때문에, 그것은 전력 컨버터로서 적당하지 않고, 출력 전압 스윙(output voltage swing)을 제한하기 위해, 종종 차지 펌프와 직렬로 접속된 선형 조정기(linear regulator)와 조합되어야 한다. 선형 조정기는 차지 펌프의 입력 또는 출력에서 접속될 수 있다.

예를 들면, 리튬 이온 입력은 그의 방전 동안에 4.2V에서 3.0V까지 변동한다. 그러한 상황 하에서 분수 1.5X 차지 펌프의 출력은 6.3V에서 4.5V까지 그의 출력이 변할 것이다. 2X-타입 차지 펌프 더블러의 출력은 동일한 상황 하에서 8.4V에서 6V까지 변할 것이다. 선형 조정기에 의해 또는 부하가 그의 단자들을 가로질러 전압을 클램핑하기 때문에 부하 전압이 고정된 전압에 유지된다면, 효율은 입력 전압에 따라 변할 것이다. 선형 조정된 1.5X 및 2X 차지 펌프들의 효율 변화는 소수의 공통적으로 요구되는 전원 전압들에 대하여 다음의 표에 요약되어 있다. 조정되지 않은 차지 펌프들의 출력 전압들은, 표에서 1X 컨버터로서 지시된, 차지 펌프가 없는 선형 조정기와 함께 참조를 위해 표에 포함되어 있다.

차지 펌프	조정되지 않은 전압 V_CP			V_out에 의한 리튬 이온(Lilon) 조정 효율 η_max
차지 펌프	최대	전형적	최소	1.8V	2.5V	3V	3.3V	5V
2X	8.4V	7.2V	6V	21%-30%	30%-42%	36%-50%	39%-55%	60%-83%
1.5X	6.3V	5.4V	4.5V	29%-40%	40%-45%	48%-67%	52%-73%	80%-NA
1X	4.2V	3.6V	3V	43%-60%	60%-83%	71%-NA	79%-NA	NA

제시된 바와 같이, 각 출력 전압은 리튬 이온 전지(Lilon cell)가 4.2V로 완전히 충전될 때의 보다 낮은 효율에서 시작하여 배터리가 3V로 방전할 때 향상하여, 배터리의 전압에 따라 변하는 효율들의 범위를 나타낸다. 용어 "NA"는 이용 불가(not available)를 의미하는 것으로, 이는 차지 펌프가 입력들의 전 범위에 걸쳐서 원하는 출력 전압을 생성할 수 없음을 의미한다. 효율은 출력이 조정에서 이탈하면 의미가 없다. 또한 관계식

에 의해 주어지는, 표에 제시된 효율은, MOSFET 저항에서의 손실, 스위칭 손실, 또는 다른 기생 효과들을 고려하지 않은, 차지 펌프의 최대 이론상 효율이라는 것도 주목해야 한다. 그 손실들은 제시된 이론상 최대 효율 값들보다 3% 내지 6%만큼 효율을 더 저하시킬 수 있다.

표로부터 효율은 원하는 출력 전압이 조정되지 않은 차지 펌프 전압에 가까울 때, 즉, V_out

V_CP일 때 가장 높다는 것이 분명하다. 따라서 보다 낮은 출력 전압들은 차지 펌프가 전압을 너무 높은 값으로 오버-펌핑하기 때문에 보다 낮은 효율을 겪는다. 예를 들면, 차지 펌프 더블러에 대한 1.8V 출력은 30%의 최고치 이론상 효율을 갖는 반면 3V 출력은 50%의 변환 효율을 갖는다. 동일한 상황 하에서, 분수 차지 펌프는, 그의 출력을 더블러만큼 높은 전압으로 펌핑하지 않기 때문에, 1.8V에 대해서는 40% 및 3V 출력에 대해서는 67%의 보다 높은 효율을 갖는다.

한편, 분수 차지 펌프는 시스템에서 일반적으로 요구되는 모든 전압들을 출력할 수 없다. 예를 들면, 1.5X 차지 펌프는 전체의 리튬 이온 범위에 걸쳐서 5V 출력을 생성할 수 없다. 3.3V보다 약간 위에서 출력 전압은 원하는 5V 아래로 떨어질 것이고 시스템은 고장날 수 있으며, 이는 1.5X 차지 펌프는 보다 높은 효율을 갖는 데도 불구하고, 5V 조정된 전원을 생성하는 데에 신뢰성 있게 이용될 수 없다는 것을 의미한다.

따라서 보다 높은 차지-펌프 배수(charge-pump multiples)들이 이용된다면, 예를 들면 n=2이면, 컨버터는 보다 넓은 전압 범위에 걸쳐서 조정하지만 보다 낮은 효율로 동작한다. 보다 낮은 변환 계수의 n이 이용된다면, 예를 들면, n = 1.5인 경우 또는 n = 1인 경우에도, 컨버터는 조건 V_CP(min) > V_out이 유지될 수 없다면 전체의 배터리 동작 범위에 걸쳐서 전압을 공급할 수는 없다.

범위 대 효율 트레이드오프에 대한 하나의 해법은 모드 스위칭을 채용하는 것, 즉, 더블러 및 분수 차지 펌프들을 단일 회로에 조합하여 배터리가 방전할 때까지는 1.5X 모드에서 동작하고 배터리가 방전한 때는 2X 모드로 스위칭하는 것이다. 이렇게 하여 배터리 전압 범위에 걸쳐서 보다 높은 평균 효율이 유지될 수 있다. 2개의 상이한 "n" 값들에서, 이 경우 1.5X 및 2X에서 동작할 수 있는 그러한 모드 스위칭 차지 펌프들은 이중 모드 차지 펌프(dual-mode charge pumps)로 불린다.

3V 및 3.3V와 같은 출력들에 대해서는 차지 펌프가 턴 온 될 필요가 있기 전에 얼마간의 시간 동안 1X 모드, 또는 선형 조정기만의 모드도 이용될 수 있다. 1.5X 및 1X 모드 차지 펌프들을 단일 차지 펌프로 조합함으로써, 그 결과의 이중 모드 차지 펌프는 2X 및 1.5X 모드들을 조합하는 것보다 더 낮은 전압 출력들에 더 잘 적응된다.

한층 더 융통성이 있지만, 약간 더 복잡한 3중 모드 차지 펌프(tri-mode charge pump)는, 예를 들면, 배터리가 충전된 때는 스텝-다운만의(step-down-only) 1X-모드에서 동작하고, 배터리가 방전됨에 따라 1.5X 모드로 스위칭하고, 부하에 의해 일시적으로 보다 높은 전압 또는 전류가 요구되는 경우에는 2X 모드로 점프하는 식으로, 3개의 모드들 중 어느 하나에서 동작할 수 있다. 하나의 예로서, 3중 모드 차지 펌프는 그의 1.5X 및 1X 모드들을 이용하여 휴대폰 내의 백라이트로서 3.6V 백색 LED들을 구동할 수 있고, 그 후 4.5V 카메라 플래시 LED들이 요구되는 때마다 잠시 2X 모드로 스위칭할 수 있다.

도 1c에는 3중 모드 차지 펌프(35)의 예가 예시되어 있고 여기서 플라잉 커패시터들(45 및 46)의 충전 및 방전은 MOSFET 스위치들의 매트릭스에 의해 제어된다. 이 매트릭스은, 1X 통과(pass-through) 동작을 달성하기 위해 전체 차지 펌프 회로가 바이패스(bypass)될 수 있게 하는 수단과 함께, 차지 펌프 더블러 회로(1)의 위상 엘리먼트들(topological elements)을 분수 차지 펌프(20)와 조합한다.

차지 펌프가 스위칭하지 않는 1X 바이패스 모드 외에는, 3중 모드 차지 펌프(35)는 단일 모드 차지 펌프들(1 및 20)과 동일한 원리에 의해, 즉, 플라잉 커패시터들(45 및 46)을 전압 V_fly까지 연속하여 충전한 다음, 필요할 때 그들의 전하를 출력 필터 커패시터(49)에 전달하는 것에 의해 동작한다. 1.5X 모드에서는, 커패시터들은 직렬 접속되고 각각은 모든 다른 MOSFET들이 오프 상태에 있는 동안 도전하는 MOSFET들(36, 37 및 38)을 통하여 V_batt/2의 전압으로 충전된다. 2X 모드에서는, 각 플라잉 커패시터는 배터리와 병렬로 배치되고 MOSFET(37)을 포함한 모든 다른 MOSFET들이 오프 상태에 있는 동안 도전하는 스위치들(36, 39, 42 및 38)을 통하여 전압 V_batt로 충전된다.

전하 전달 모드는 플라잉 커패시터들(45 및 46)이 전압 V_batt로 충전되든 V_batt/2로 충전되든 상관없이 동일하다. 도전하는 MOSFET들(40 및 42)은 충전된 커패시터들(45 및 46)의 마이너스 단자들을 입력 전압 V_batt에 접속한다. 도전하는 MOSFET들(43 및 44)은 순 바이어싱된 다이오드들(47 및 48)과 함께 충전된 커패시터들(45 및 46)의 플러스 단자들을 컨버터의 출력에 및 필터 커패시터(49)에 접속한다. 전하 전달은 거기서 V_out → (V_batt + V_fly)가 되도록 일어난다. 만일 V_fly가 전압 V_batt로 충전되면, V_out → 2V_batt이고 차지 펌프 회로(35)는 더블러로서 동작한다. 만일 V_fly가 전압 V_batt/2로 충전되면, V_out → 1.5V_batt이고 회로(35)는 1.5X-타입 분수 차지 펌프로서 동작한다.

1X 바이패스 모드에서 동작하기 위해, 도전하는 MOSFET들(36, 42, 43, 44 및 옵션으로 40 및 37)은 V_out을 직접 V_batt에 접속한다. 이 동작 모드에서는 스위칭 액션이 요구되지 않는다.

따라서 스위칭 매트릭스를 구현하기 위해 다수의 MOSFET들을 포함하는 불리점을 제외하고, 3중 모드 차지 펌프(35)는 오버-펌핑을 감소시키고 임의의 주어진 출력 전압에서 동작 효율을 향상시키도록 그의 모드를 조정할 수 있다.

차지 펌프들의 한계: 오늘날 많은 시스템들은 2개 이상의 조정된 출력 전압을 필요로 한다. 이 문제에 대한 하나의 해법은 차지 펌프로 배터리 전압을 스텝 업(step up)한 다음 도 2의 개략도(50)에 예시된 바와 같이 2개 이상의 선형 조정기를 이용하여 보다 낮은 전압들로 하향 조정하는 것이다.

도시된 바와 같이 리튬 이온 배터리(58)에 의해 전력을 공급받은 차지 펌프(51)는 전압 V_CP를 생성하고 이 전압은 저장 커패시터(reservoir capacitor)(57)에 저장되고 그 후 다양한 요구되는 조정된 전압들 V_out1, V_out2, 및 V_out3을 생성하기 위해 선형 조정기들(51, 52, 및 53)에 의해 조정된다. 커패시터들(54, 55, 및 56)은 추가 필터링을 제공하고 조정기 안정성을 향상시킨다.

예를 들면, 차지 펌프(51)에 대하여 더블러를 이용할 경우, 선형 조정기들(51, 52 및 53)은 1V로부터 거의 6V까지 임의의 원하는 전압을 생성하기 위해 이용될 수 있다. 컨버터(51)를 구현하기 위해 분수 차지 펌프를 이용할 경우, 1.5X-모드는 3V 출력을 믿을 수 있게 출력할 수 없고 또한 선형 조정기에 걸친 전압 강하로서 얼마간의 전압, 전형적으로 300mV가 손실되기 때문에, 보장되는 전압 V_CP는 3V 아래로 제한된다.

또한, 플러스(즉, 접지보다 위의) 및 마이너스(즉, 접지보다 아래의) 전원 전압들 양쪽 모두가 시스템에 의해 요구된다면, 도 2의 접근법은 채용될 수 없고 다수의 차지 펌프들이 요구된다.

요컨대, 현재의 차지 펌프들의 한계는 그것들이 단일 전압 단일 극성 출력을 생성한다는 것이다. 차지 펌프의 출력 전압은 모드 스위칭에 의해 시간에 따라 변화될 수 있지만, 그것은 항상 시스템에 의해 요구되는 최고 전압보다 더 높은 전압 V_CP를 전달해야 한다. 그러한 제한은 차지 펌프들의 사용을 크게 제한하여, 설계자들에게 부하마다 하나의 차지 펌프를 채용하도록 강제하여, 바람직하지 않게 비용, 컴포넌트 총수, 및 인쇄 회로 기판 공간을 증가시킨다.

실제로 필요한 것은 최소 수의 컴포넌트들을 이용해 임의의 수의 플러스 및 마이너스 전원 전압들을 동시에 생성할 수 있는 다중 출력 차지 펌프 전압 컨버터 또는 조정기이다.

새로운 시간 다중화된 커패시터(time-multiplexed-capacitor) 컨버터 알고리즘 및 관련 회로 토폴로지들을 이용한 다중 출력 DC-DC 전압 컨버터가 여기에 개시된다. 차지 펌프마다 단일 출력을 생성하는 것으로 제한된 종래의 차지 펌프들과는 달리, 이 새로운 시간 다중화된 커패시터 토폴로지 및 방법은 단일 전원 전압 또는 배터리 입력으로부터 플러스 및 마이너스 양쪽 모두의 극성의 다수의 전압 출력들을 생성한다. 명료함을 위하여, 이 발명의 다양한 실시예들은 4개의 부류들, 즉 이중 극성 다중 출력 컨버터(dual polarity multiple-output converters), 다중 플러스 출력 컨버터(multiple-positive-output converters), 다중 마이너스 출력 컨버터(multiple negative output converters), 및 재구성 가능한 다중 출력 컨버터(re-configurable multiple-output converters)로 세분된다.

이중 극성 시간 다중화된 커패시터 컨버터: 이 발명의 일 실시예는 플러스 및 마이너스 출력 전압들을 생성할 수 있는 시간 다중화된 커패시터 컨버터이다. 이 실시예의 대표적인 구현은 플라잉 커패시터(flying capacitor), 제1 출력 노드, 제2 출력 노드, 및 스위칭 회로망(switching network)을 포함한다. 상기 스위칭 회로망은 다음의 회로 동작 모드들을 제공하도록 구성된다: 1) 상기 플라잉 커패시터의 플러스 전극이 입력 전압에 접속되고 상기 플라잉 커패시터의 마이너스 전극이 접지에 접속되는 제1 모드; 2) 상기 플라잉 커패시터의 마이너스 전극이 입력 전압에 접속되고 상기 플라잉 커패시터의 플러스 전극이 상기 제1 출력 노드에 접속되는 제2 모드; 및 3) 상기 플라잉 커패시터의 플러스 전극이 접지에 접속되고 상기 플라잉 커패시터의 마이너스 전극이 상기 제2 출력 노드에 접속되는 제3 모드.

상기 제1 동작 모드는 상기 플라잉 커패시터를 상기 입력 전압과 같은 전압으로 충전한다. 상기 제2 동작 모드는 상기 제1 출력 노드에서 상기 입력 전압의 2배의 전압을 제공한다. 상기 제3 동작 모드는 상기 제2 출력 노드에서 상기 입력 전압과 크기는 같지만 극성은 반대인 전압을 제공한다. 따라서, 단일 다중화된 플라잉 커패시터를 이용하여 플러스 승압된 전압 및 반전된 전압이 제공된다.

이 실시예의 제2의 대표적인 구현은 제1 플라잉 커패시터, 제2 플라잉 커패시터, 제1 출력 노드, 제2 출력 노드, 및 스위칭 회로망을 포함한다. 상기 스위칭 회로망은 다음의 회로 동작 모드들을 제공하도록 구성된다: 1) 상기 제1 및 제2 플라잉 커패시터들이 직렬로 접속되고 상기 제1 플라잉 커패시터의 플러스 전극이 입력 전압에 접속되고 상기 제2 플라잉 커패시터의 마이너스 전극이 접지에 접속되는 제1 모드; 2) 상기 플라잉 커패시터들의 마이너스 전극들이 상기 입력 전압에 접속되고 상기 플라잉 커패시터들의 플러스 전극들이 상기 제1 출력 노드에 접속되는 제2 모드; 및 3) 상기 플라잉 커패시터들의 플러스 전극들이 접지에 접속되고 상기 플라잉 커패시터들의 마이너스 전극들이 상기 제2 출력 노드에 접속되는 제3 모드.

상기 제1 동작 모드는 상기 플라잉 커패시터를 상기 입력 전압의 1/2과 같은 전압으로 충전한다. 상기 제2 동작 모드는 상기 제1 출력 노드에서 상기 입력 전압의 1.5배의 전압을 제공한다. 상기 제3 동작 모드는 상기 제2 출력 노드에서 상기 입력 전압의 -0.5배와 같은 전압을 제공한다. 따라서, 2개의 다중화된 플라잉 커패시터들을 이용하여 플러스 승압된 분수 전압 및 반전된 분수 전압이 제공된다.

플러스 다중 출력 시간 다중화된 커패시터 컨버터: 이 발명의 다른 실시예는 2개의 플러스 분수 출력들 +1.5V_batt 및 +0.5V_batt(여기서 V_batt는 차지 펌프에의 입력 전압을 나타낸다)를 동시 생성할 수 있는 시간 다중화된 이중 출력 컨버터이다. 이 실시예의 대표적인 구현은 제1 플라잉 커패시터, 제2 플라잉 커패시터, 제1 출력 노드, 제2 출력 노드, 및 스위칭 회로망을 포함한다. 상기 스위칭 회로망은 다음의 회로 동작 모드들을 제공하도록 구성된다: 1) 상기 제1 및 제2 플라잉 커패시터들이 직렬로 접속되고 상기 제1 플라잉 커패시터의 플러스 전극이 입력 전압에 접속되고 상기 제2 플라잉 커패시터의 마이너스 전극이 접지에 접속되는 제1 모드; 2) 상기 플라잉 커패시터들의 마이너스 전극들이 상기 입력 전압에 접속되고 상기 플라잉 커패시터들의 플러스 전극들이 상기 제1 출력 노드에 접속되는 제2 모드; 및 3) 상기 플라잉 커패시터들의 마이너스 전극들이 접지에 접속되고 상기 플라잉 커패시터들의 플러스 전극들이 상기 제2 출력 노드에 접속되는 제3 모드.

상기 제1 동작 모드는 상기 플라잉 커패시터를 상기 입력 전압의 1/2과 같은 전압으로 충전한다. 상기 제2 동작 모드는 상기 제1 출력 노드에서 상기 입력 전압의 1.5배의 전압을 제공한다. 상기 제3 동작 모드는 상기 제2 출력 노드에서 상기 입력 전압의 0.5배와 같은 전압을 제공한다. 따라서, 2개의 다중화된 플라잉 커패시터들을 이용하여 2개의 플러스 승압된 분수 전압들이 제공된다.

다중 마이너스 출력 시간 다중화된 커패시터 컨버터: 이 발명의 다른 실시예에서는, 2개의 마이너스 분수 출력들 -0.5V_batt 및 -V_batt(여기서 V_batt는 차지 펌프에의 입력 전압을 나타낸다)를 동시 생성할 수 있는 시간 다중화된 이중 출력 컨버터가 제공된다. 이 실시예의 대표적인 구현은 제1 플라잉 커패시터, 제2 플라잉 커패시터, 제1 출력 노드, 제2 출력 노드, 및 스위칭 회로망을 포함한다. 상기 스위칭 회로망은 다음의 회로 동작 모드들을 제공하도록 구성된다: 1) 상기 제1 및 제2 플라잉 커패시터들이 직렬로 접속되고 상기 제1 플라잉 커패시터의 플러스 전극이 입력 전압에 접속되고 상기 제2 플라잉 커패시터의 마이너스 전극이 접지에 접속되는 제1 모드; 2) 상기 플라잉 커패시터들의 플러스 전극들이 접지에 접속되고 상기 플라잉 커패시터들의 마이너스 전극들이 상기 제1 출력 노드에 접속되는 제2 모드; 및 3) 상기 제1 및 제2 플라잉 커패시터들이 직렬로 접속되고 상기 제1 플라잉 커패시터의 플러스 전극이 접지에 접속되고 상기 제2 플라잉 커패시터의 마이너스 전극이 상기 제2 출력 노드에 접속되는 제3 모드.

상기 제1 동작 모드는 상기 플라잉 커패시터를 상기 입력 전압의 1/2과 같은 전압으로 충전한다. 상기 제2 동작 모드는 상기 제1 출력 노드에서 상기 입력 전압의 -0.5배의 전압을 제공한다. 상기 제3 동작 모드는 상기 제2 출력 노드에서 상기 입력 전압의 -1.0배와 같은 전압을 제공한다. 따라서, 2개의 다중화된 플라잉 커패시터들을 이용하여 2개의 반전된 분수 전압들이 제공된다.

재구성 가능한 다중 출력 시간 다중화된 분수 차지 펌프: 이 시간 다중화된 커패시터 차지 펌프는 몇 개의 상이한 전압들을 동시에 공급하기 위해 스케일링될 수 있고, 상이한 전압들의 세트를 생성하도록 전자적으로 재구성될 수 있다. 이 실시예의 대표적인 구현은 제1 플라잉 커패시터, 제2 플라잉 커패시터, 제1 출력 노드, 제2 출력 노드, 제3 출력 노드, 및 스위칭 회로망을 포함한다. 상기 스위칭 회로망은 다음의 회로 동작 모드들을 제공하도록 구성된다: 1) 상기 플라잉 커패시터들이 입력 전압(V_IN)과 접지 사이에 직렬로 또는 병렬로 접속되어 상기 플라잉 커패시터들이 V_IN, -V_IN, 1/2 V_IN, -l/2 V_IN 중 어느 하나로 충전되게 하는 제1 모드; 및 2) 상기 제1 및 제2 플라잉 커패시터들이 직렬로 접속되고 상기 제2 플라잉 커패시터의 마이너스 전극이 상기 입력 전압에 접속되고 상기 제1 플라잉 커패시터의 플러스 전극이 상기 제1 출력 노드에 접속되는 제2 모드; 및 3) 상기 플라잉 커패시터들의 마이너스 전극들이 상기 입력 전압에 접속되고 상기 플라잉 커패시터들의 플러스 전극들이 상기 제2 출력 노드에 접속되는 제3 모드.

충전 및 출력 동안에 상기 스위칭 회로망의 구성에 따라서 3개의 출력 노드들에 일단의 상이한 출력 전압들(a range of different output voltages)이 제공된다. 적어도 다음의 조합들이 이용 가능하다(각각의 세 개 한 벌(triple)은 상기 제1 출력 노드에서의 출력, 상기 제2 출력 노드에서의 전압 및 상기 제3 출력 노드에서의 전압을 나타낸다):

1) 3V_batt, 2V_batt, -V_batt,

2) 2V_batt, 1.5V_batt, 0.5V_batt,

3) 2V_batt, 1.5V_batt, -0.5V_batt,

4) 미사용, -V_batt, -2.0V_batt,

5) 미사용, -0.5V_batt, -V_batt.

도 1a는 종래 기술의 2X-타입 차지 펌프의 블록도이다.
도 1b는 종래 기술의 1.5X-타입 차지 펌프의 블록도이다.
도 1c는 종래 기술의 3중 모드 1X/1.5X/2X-타입 차지 펌프의 블록도이다.
도 2는 몇 개의 선형 조정기들을 이용하여 다중 출력을 공급하는 차지 펌프를 나타내는 블록도이다.
도 3은 시간 다중화된 더블러/인버터 이중 출력 차지 펌프의 블록도이다.
도 4a는 플라잉 커패시터 충전 동안의 더블러/인버터 차지 펌프의 동작을 나타낸다.
도 4b는 그것의 +2X 출력으로의 전하 전달 동안의 더블러/인버터 차지 펌프의 동작을 나타낸다.
도 4c는 플라잉 커패시터 리프레시 동안의 더블러/인버터 차지 펌프의 동작을 나타낸다.
도 4d는 그것의 -1X 출력으로의 전하 전달 동안의 더블러/인버터 차지 펌프의 동작을 나타낸다.
도 5는 시간 다중화된 더블러/인버터 이중 출력 차지 펌프 동작의 흐름도이다.
도 6은 시간 다중화된 더블러/인버터 이중 출력 차지 펌프의 동작을 설명하는 상태도이다.
도 7은 시간 다중화된 더블러/인버터 이중 출력 차지 펌프의 스위칭 파형들의 그래프이다.
도 8은 시간 다중화된 분수/분수-인버터 이중 출력 차지 펌프의 개략도이다.
도 9a는 플라잉 커패시터 충전 동안의 분수/분수-인버터 차지 펌프의 동작을 나타낸다.
도 9b는 그것의 +1.5X 출력으로의 전하 전달 동안의 분수/분수-인버터 차지 펌프의 동작을 나타낸다.
도 9c는 그것의 -0.5X 출력으로의 전하 전달 동안의 분수/분수-인버터 차지 펌프의 동작을 나타낸다.
도 9d는 시간 다중화된 분수/분수-인버터 이중 출력 차지 펌프의 동작을 나타내는 흐름도이다.
도 10은 시간 다중화된 분수 이중 플러스 출력 차지 펌프의 개략도이다.
도 11a는 플라잉 커패시터 충전 동안의 분수 이중 플러스 출력 차지 펌프의 동작을 나타낸다.
도 11b는 그것의 +1.5X 출력으로의 전하 전달 동안의 분수 이중 플러스 출력 차지 펌프의 동작을 나타낸다.
도 11c는 그것의 +0.5X 출력으로의 전하 전달 동안의 분수 이중 플러스 출력 차지 펌프의 동작을 나타낸다.
도 11d는 P-채널 바디 바이어스 생성기의 구현을 이용하는 분수 이중 플러스 출력 차지 펌프를 나타낸다.
도 11e는 전하 전달을 위해 접지된 N-채널 MOSFET들을 이용하는 분수 이중 플러스 출력 차지 펌프를 나타낸다.
도 11f는 절연된 N-채널 바디 바이어스 생성기를 이용하는 분수 이중 플러스 출력 차지 펌프를 나타낸다.
도 11g는 시간 다중화된 분수 이중 플러스 출력 차지 펌프의 동작을 나타내는 흐름도이다.
도 12a는 시간 다중화된 분수 이중 마이너스 출력 차지 펌프의 -0.5X/-1X 구현에 대한 개략도를 나타낸다.
도 12b는 그것의 -0.5X 출력으로의 전하 전달 동안의 도 12a의 차지 펌프의 동작을 나타낸다.
도 12c는 그것의 -1X 출력으로의 전하 전달 동안의 도 12a의 차지 펌프의 동작을 나타낸다.
도 12d는 분수 이중 마이너스 출력 차지 펌프의 동작을 나타내는 흐름도이다.
도 12e는 -1X/-2X 출력들에 대한 도 12d의 흐름도의 변형을 나타낸다.
도 13a는 시간 다중화된 3중 출력 분수 차지 펌프의 개략도를 나타낸다.
도 13b는 다중화기 동작을 나타내는 도 13a의 차지 펌프에 대한 등가 회로이다.
도 14는 동작 동안의 도 13a의 차지 펌프에 대한 플라잉 커패시터 조건들을 나타낸다.
도 15a는 정수 배수 전하 전달을 위해 구성되고 트리플러(tripler) 모드에서 동작하는 도 13a의 차지 펌프를 나타낸다.
도 15b는 정수 배수 전하 전달을 위해 구성되고 더블러 모드에서 동작하는 도 13a의 차지 펌프를 나타낸다.
도 15c는 정수 배수 전하 전달을 위해 구성되고 인버터 모드에서 동작하는 도 13a의 차지 펌프를 나타낸다.
도 15d는 정수 배수 전하 전달을 위해 구성된 도 13a의 차지 펌프의 동작을 나타내는 흐름도이다.
도 16a는 분수 전하 전달을 위해 구성되고 더블러 모드에서 동작하는 도 13a의 차지 펌프를 나타낸다.
도 16b는 분수 전하 전달을 위해 구성되고 1.5X-타입 분수 모드에서 동작하는 도 13a의 차지 펌프를 나타낸다.
도 16c는 분수 전하 전달을 위해 구성되고 0.5X-타입 분수 모드에서 동작하는 도 13a의 차지 펌프를 나타낸다.
도 16d는 분수 전하 전달을 위해 구성된 도 13a의 차지 펌프의 동작을 나타내는 흐름도이다.
도 16e는 분수 전하 전달을 위해 구성되고 -0.5X-타입 반전 분수 모드에서 동작하는 도 13a의 차지 펌프를 나타낸다.
도 17a는 정수 배수 전하 전달을 위해 구성되고 -1X-타입 반전 모드에서 동작하는 도 13a의 차지 펌프를 나타낸다.
도 17b는 정수 배수 전하 전달을 위해 구성되고 1-2X-타입 반전 모드에서 동작하는 도 13a의 차지 펌프를 나타낸다.
도 17c는 입력 전압의 마이너스 정수 배수들을 위해 구성된 도 13a의 차지 펌프의 동작을 나타내는 흐름도이다.
도 18a는 분수 전하 전달을 위해 구성되고 -0.5X-타입 반전 모드에서 동작하는 도 13a의 차지 펌프를 나타낸다.
도 18b는 분수 전하 전달을 위해 구성되고 -1X-타입 반전 모드에서 동작하는 도 13a의 차지 펌프를 나타낸다.
도 18c는 입력 전압의 마이너스 분수 배수들을 위해 구성된 도 13a의 차지 펌프의 동작을 나타내는 흐름도이다.
도 19a는 반복된 리프레시 동안의 다중 출력 차지 펌프 동작의 일반화된 상태도이다.
도 19b는 부분 리프레시 동안의 다중 출력 차지 펌프 동작의 일반화된 상태도이다.
도 19c는 다중 출력 차지 펌프에 대한 가변 전하 전달을 위한 방법을 나타내는 흐름도이다.
도 19d는 다중 출력 차지 펌프에 대한 가변 전하 전달을 위한 개선된 방법을 나타내는 흐름도이다.
도 19e는 다중 출력 차지 펌프에 대한 피드백 제어를 위한 방법을 나타내는 흐름도이다.
도 20은 피드백 제어된 다중 출력 차지 펌프의 블록도이다.
도 21은 디지털 방식으로 제어된 다중 출력 차지 펌프의 블록도이다.
도 22는 다중 출력 차지 펌프의 인터럽트 구동된 디지털 방식의 제어를 위한 방법을 나타내는 흐름도이다.
도 23a는 LDO 사전 조정(pre-regulation)을 갖는 디지털 방식으로 제어된 다중 출력 차지 펌프의 블록도이다.
도 23b는 LDO 사후 조정(post-regulation)을 갖는 디지털 방식으로 제어된 다중 출력 차지 펌프의 블록도이다.
도 23c는 사전 및 사후 조정을 갖는 디지털 방식으로 제어된 다중 출력 차지 펌프의 블록도이다.

새로운 시간 다중화된 커패시터 컨버터 알고리즘 및 관련 회로 토폴로지들을 이용한 다중 출력 DC-DC 전압 컨버터가 여기에 개시된다. 차지 펌프마다 단일 출력을 생성하는 것으로 제한된 종래의 차지 펌프들과는 달리, 이 새로운 시간 다중화된 커패시터 토폴로지 및 방법은 단일 전원 전압 또는 배터리 입력으로부저 플러스 및 마이너스 양쪽 모두의 극성의 다수의 전압 출력들을 생성한다. 명료함을 위하여, 이 발명의 다양한 실시예들은 4개의 부류들, 즉, 이중 극성 다중 출력 컨버터, 다중 플러스 출력 컨버터, 다중 마이너스 출력 컨버터, 및 재구성 가능한 다중 출력 컨버터로 세분된다.

이중 극성 시간 다중화된 커패시터 컨버터: 이 발명의 일 실시예는 플러스 및 마이너스 출력 전압들을 동시에 생성할 수 있는 시간 다중화된 커패시터 컨버터이다. 예를 들면 도 3에서, 회로(60)는 더블러 및 인버터 출력들 +2V_batt 및 -V_batt를 동시에 생성할 수 있는 시간 다중화된 커패시터 이중 출력 컨버터를 예시한다.

이 컨버터는 단일 플라잉 커패시터(67), MOSFET들(61 내지 66), 및 저장 커패시터들(70 및 71)을 포함한다. 옵션으로 MOSFET들(65 및 66)은 MOSFET 구현에 따라 고유의(intrinsic) 드레인-소스(drain-to-source) P-N 다이오드들(68 및 69)을 포함할 수 있다. 동작은 플라잉 커패시터를 충전하는 위상, 플러스 출력 커패시터에 전하를 전달하는 위상, 플라잉 커패시터를 리프레시하는 위상, 및 마이너스 출력 커패시터에 전하를 전달하는 위상의 4개의 위상들의 시퀀스를 수반한다.

더 상세하게는, 여기에서 충전 위상으로도 불리는, 도 4a의 회로(80)에 의해 도시된 제1 동작 위상에서는, 전도하는 MOSFET들(61 및 62)이 모든 다른 MOSFET들이 오프 상태에 있는 동안에 플라잉 커패시터(67)를 전압 +V_batt로 충전한다. 개략도에서, 충전 전류는 실선 및 화살에 의해 나타내어져 있다. 충전 동안에, 플라잉 커패시터의 단자들은 V_y

V_batt 및 V_x

0에서 바이어싱되고 다이오드들(68 및 69)은 역 바이어싱되고 전도하지 않는 상태에 있도록 하는 방향으로 지향(orient)된다. (도시되지 않은) 플러스 또는 마이너스 출력들에 접속된 부하들에 공급되는 임의의 전류는 이 위상 동안에 출력 커패시터들(70 및 71)에 의해 전달되어야 한다.

여기에서 플러스 전하 전달 위상으로도 불리는, 도 4b의 회로(85)에 의해 도시된 제2 동작 위상에서는, MOSFET들(61 및 62)이 오프 되고 MOSFET들(64 및 65)은 온 되어 플라잉 커패시터로부터 플러스 출력의 커패시터(70)로 및 (도시되지 않은) 임의의 부하로 전하를 전달한다. 전하 전달 동안의 전류 흐름은 실선 화살들로 도시되어 있다. 전도하는 MOSFET(64)의 덕분에, 충전된 플라잉 커패시터(67)의 마이너스 단자 V_x는 V_batt에 접속되고, 그에 따라 V_x = V_batt이고 다이오드(69)는 역 바이어싱되고 전도하지 않는 상태로 남는다. MOSFET들(63 및 66)은 이 동작 위상 동안에 오프 상태로 남는다. 그의 마이너스 단자가 배터리 입력 위에 접속되므로, 플라잉 커패시터(67)의 플러스 단자 V_y는 (V_batt + V_fly)가 되어 커패시터(70)를 가로지르는 플러스 출력 V_out1을 플러스(즉, 접지보다 위의) 전압으로 충전하여 V_out1 → +2V_batt가 된다.

여기에서 리프레시 위상으로도 불리는, 도 4c의 회로(90)에 의해 도시된 제3 동작 위상은 제1 위상(80)과 전기적으로 동일하다. 커패시터 리프레시 동안에, 전도하는 MOSFET들(61 및 62)은 모든 다른 MOSFET들이 오프 상태에 있는 동안에 다시 한 번 플라잉 커패시터(67)를 전압 +V_batt로 충전한다. 충전 동안에 플라잉 커패시터의 단자들은 V_y

V_batt 및 V_x

0에서 바이어싱되고 다이오드들(68 및 69)은 역 바이어싱되고 전도하지 않는 상태에 있도록 하는 방향으로 지향된다. (도시되지 않은) 플러스 또는 마이너스 출력들에 접속된 부하들에 공급되는 임의의 전류는 이 위상 동안에 출력 커패시터들(70 및 71)에 의해 전달되어야 한다.

여기에서 마이너스 전하 전달 위상으로도 불리는, 도 4d의 회로(95)에 의해 도시된 제4 동작 위상에서는, MOSFET들(61 및 62)이 오프 되고 MOSFET들(63 및 66)은 온 되어 플라잉 커패시터(67)로부터 마이너스 출력의 커패시터(71)로 및 (도시되지 않은) 임의의 부하로 전하를 전달한다. 전하 전달 동안의 전류 흐름은 실선 화살들로 도시되어 있다. 전도하는 MOSFET(63)의 덕분에, 충전된 플라잉 커패시터(67)의 플러스 단자 V_y는 접지에 접속되고, 그에 따라 V_y = 0이고 다이오드(68)는 역 바이어싱되고 전도하지 않는 상태로 남는다. MOSFET들(65 및 64)은 이 동작 위상 동안에 오프 상태로 남는다. 그의 플러스 단자가 접지에 접속되므로, 플라잉 커패시터(67)의 마이너스 단자 V_x는 전압 (-V_fly)로 접지보다 아래로 강제되어 커패시터(71)를 가로지르는 마이너스 출력 V_out2를 마이너스(즉, 접지보다 아래의) 전압으로 충전하여 V_out2 → -V_batt가 된다.

전체 사이클은 그 후 도 5의 흐름도(99)에 도시된 바와 같이 자신을 반복한다. 도시된 바와 같이, 그 사이에 스위치들이 재구성되는 충전, 전달, 충전, 전달의 시퀀스는 양쪽 플러스 및 마이너스 출력들에 전력을 공급하기 위해 단일 플라잉 커패시터를 사용하면서 시간에 걸쳐서 플러스 V_out1 출력을 +2V_batt로 그리고 마이너스 출력 V_out2 출력을 -V_batt로 반복적으로 교대로 충전하는 기능을 갖는다. 따라서 플라잉 커패시터의 전하 전달은 양쪽 출력들 사이에 시간 다중화되고, 따라서 시간 다중화된 커패시터 다중 출력 DC/DC 전압 컨버터로 불릴 수 있다.

도 6은 컨버터(60)에 대한 상태도(100)를 예시한다. 충전 상태(110)에서는, 배터리(101)는 플라잉 커패시터(67)와 병렬이고, 플라잉 커패시터(67)는 전압 V_batt로 충전한다. 컨버터 효율을 최대화하기 위하여, 커패시터(67)의 충전은 바람직하게는 상태(110)에서 나가기 전에 완료되어야 한다. 부분 충전은 전체 효율을 저하시킨다.

천이 ① 동안에는 컨버터는 플러스 출력으로의 전하 전달을 위해, 즉, 상태(111)로 재구성된다. 전하 전달 조건(111)에서는, 커패시터(67)는 배터리(101) 위에 스택(stack)되고 그의 마이너스 단자 V_x가 배터리(101)의 플러스 단자에 결합되어, 커패시터(70)를 전압 +2V_batt로 충전한다.

이 발명의 일 실시예에서, 컨버터는 다음으로 천이 ②에서 다시 충전 상태(110)로 재구성된다. 충전 상태(110)는 그 후 커패시터(67)가 전압 V_batt로 충전하여 상태(111) 동안에 손실된 임의의 전하를 보충할 때까지 반복된다.

커패시터가 리프레시된 후에, 컨버터는 다시 천이 ③ 동안에 전하 전달 상태(112)로 재구성된다. 이 상태 동안에는, 차지 플라잉 커패시터(67)가 접지 아래에 접속되고 그의 플러스 단자 V_y는 배터리(101)의 마이너스 단자에 접속된다. 이 구성에서, 플라잉 커패시터(67)로부터 출력 커패시터(71)로의 전하 전달은 마이너스 출력을 -V_batt와 같은 전압으로 구동한다.

컨버터는 그 후 천이 ④에서 충전 상태(110)로 재구성된다. 충전 상태(110)는 그 후 커패시터(67)가 전압 V_batt로 충전하여 상태(112) 동안에 손실된 임의의 전하를 보충할 때까지 반복된다.

그 후 전체는 시퀀스로 ① 충전 ② 플러스 전달 ③ 충전 ④ 마이너스 전달을 반복하고 그 후 ①, ②, ③, ④, ① 등...을 반복한다. 이 시간 다중화된 시퀀스에 대한 전압 파형들은 도 7의 그래프들에 예시되어 있고, 그래프(120)에 도시된 전압 V_y, 그래프(130)에 도시된 전압 V_x, 및 그래프(140)에 도시된 전압들 V_out1, V_out2 및 V_fly를 포함한다.

상태(110)에 대응하는 시간 t₀에서 t₁까지, 플라잉 커패시터(67)는 충전되고 그에 따라 V_y는 곡선(121)에 의해 도시된 바와 같이 V_cc로 충전하고 V_x는 곡선(131)에 의해 도시된 바와 같이 접지 가까이에 남는다. 이 사이클 동안 V_out1은 시간 t₁에서 그의 최소 전압에 도달할 때까지 2V_cc의 값 아래로 하락한다. 이와 제휴하여, V_out2도 -V_cc보다 더 낮은(즉, 덜 마이너스인) 전압으로 하락한다(151).

한편 V_fly는 간격(145) 동안에 그것이 전압 V_cc에 도달할 때까지 충전하고 거기서 그것은 나머지 동안 내내 t₁까지 상태(110)로 남는다.

상태(111)에 대응하는 간격 t₁에서 t₂ 동안에, V_x는 전체 사이클(132) 동안 V_cc로 바이어싱되고 V_y는 플라잉 커패시터(67)가 "상승(flies up)"하여 그것의 전하를 플러스 출력의 필터 커패시터(70)에 전달할 때 강제로 2V_cc로 된다. 그 결과 V_out1은 천이(142)에서 리프레시되는 반면 V_fly는 대응하는 147에서 감쇠한다.

시간 t₂에서 t₃까지 회로는 상태(110)로 되돌아가고, 플라잉 커패시터(67)는 보충되고 그에 따라 V_y는 곡선(124)에 의해 도시된 바와 같이 V_cc로 충전하고 V_x는 곡선(133)에 의해 도시된 바와 같이 접지 가까이에 남는다. 이 사이클 동안, 이제 완전히 충전된, V_out1은 먼저 하락하기 시작한다(143). 이와 제휴하여, V_out2는 -V_cc보다 더 낮은(즉, 덜 마이너스인) 전압으로 계속해서 하락한다(151). 한편 V_fly는 간격(148) 동안에 그것이 전압 V_cc에 도달할 때까지 충전하고 거기서 그것은 나머지 동안 내내 t₃까지 상태(110)로 남는다.

상태(112)에 대응하는 간격 t₃ 내지 t₄ 동안에, V_y는 전체 사이클(125) 동안 접지로 바이어싱되고 V_x는 플라잉 커패시터(67)가 "하강(flies down)"하여 그것의 전하를 마이너스 출력의 필터 커패시터(71)에 전달할 때 강제로 -V_cc로 된다. 그 결과 -V_out2는 천이(152)에서 리프레시되어 -V_cc에서 안정되는(153) 반면 V_fly는 대응하는 150에서 감쇠한다. t₄에서, -V_out2는 사이클이 자신을 반복할 때 감쇠의 다른 사이클을 시작한다.

도 6의 상태도에 또한 도시된 이 발명의 대안 실시예에서, 천이들 ② 및 ③은 천이 ⑤로 대체되고 그에 따라 플라잉 커패시터는 충전 전달 상태들(111 및 112) 사이에서 리프레시되지 않는다. 시퀀스는 그 후 ①, ⑤, ④, ① 등이 된다.

이 발명의 관련 실시예에서, 도 8의 회로(200)는 플러스 분수 및 반전 분수 출력들 +1.5V_batt 및 -0.5V_batt를 동시에 생성할 수 있는 시간 다중화된 커패시터 이중 출력 컨버터를 예시한다. 이 컨버터는 2개의 플라잉 커패시터들(212 및 213), MOSFET들(201 내지 211)의 매트릭스, 옵션의 P-N 다이오드들(214 내지 217), 및 출력 필터 커패시터들(218 및 219)을 포함한다.

도 9a의 등가 회로(255)에 도시된 바와 같이, 동작은 먼저 전도하는 MOSFET 들(201, 202 및 203)을 통하여 플라잉 커패시터들(212 및 215)을 충전하는 것을 수반한다. 플라잉 커패시터들은 직렬 접속되어 있기 때문에 각각은 전압 V_batt/2로 충전한다. 이 사이클 동안에 모든 다른 MOSFET들은 오프 상태로 남고 모든 다이어드들은 역 바이어싱된 상태로 남는다. 출력 커패시터들(218 및 219)은 충전 위상(255) 동안에 부하들(250 및 251)에 전류를 공급해야 한다.

도 9b의 개략도(260)에 의해 도시된 다음 위상에서는, 병렬로 접속된 플라잉 커패시터들(212 및 213)으로부터 플러스 전원 V_out1, 그의 대응하는 필터 커패시터(218)로, 및 부하(250)로 전하가 전달된다. 충전된 플라잉 커패시터들의 마이너스 단자들은 온 MOSFET들(205 및 207)을 통하여 V_batt에 접속되기 때문에, 그 후 양쪽 플라잉 커패시터들의 플러스 단자는 (V_fly + V_batt) 또는 1.5V_batt의 전압으로 점프한다. 그의 플러스 단자들이 전도하는 MOSFET들(208 및 210)을 통하여 출력 커패시터(218)에 접속되므로, 필터 커패시터(218)가 충전할 때 출력 전압은 V_out1 → +1.5V_batt가 된다. 옵션으로 디바이스 구성에 따라서 MOSFET들(208 및 210)에 고유의 P-N 다이오드들(214 및 216)이 포함될 수 있지만, 그의 캐소드들이 V_out1 단자에 접속되도록 지향되어야 한다. 이 동작 위상에서는 209 및 211을 포함하여 모든 다른 MOSFET들이 오프 상태로 남는다. V_out2가 마이너스이므로, 다이오드들(215 및 217)도 역 바이어싱된 상태로 남는다.

바람직한 실시예에서는, 제3 동작 위상에서 차지 펌프가 도 9a의 충전 조건(255)으로 되돌아가고 거기서 커패시터들(212 및 213)은 각각 V_batt/2로 충전된다. 그 후 회로는 도 9c의 등가 회로(265)에 의해 도시된 제4 동작 위상으로 계속된다. 대안 실시예에서는, 커패시터 리프레시 동작이 스킵되어, 플라잉 커패시터들(212 및 213) 상의 전하를 보충하지 않고 회로(260)로부터 회로(265)로 바로 천이할 수 있다.

도 9c의 개략도(265)에 의해 도시된 제4 및 최종 위상에서는, 병렬로 접속된 플라잉 커패시터들(212 및 213)으로부터 마이너스 전원 V_out2, 그의 대응하는 필터 커패시터(219)로, 및 부하(251)로 전하가 전달된다. 충전된 플라잉 커패시터들의 플러스 단자들은 온 MOSFET들(204 및 206)을 통하여 접지에 접속되기 때문에, 그 후 양쪽 플라잉 커패시터들의 마이너스 단자는 (-V_fly) 또는 -0.5V_batt의 전압으로 점프한다. 그의 마이너스 단자들이 전도하는 MOSFET들(209 및 211)을 통하여 출력 커패시터(219)에 접속되므로, 필터 커패시터(219)가 충전할 때 출력 전압은 V_out2 → -0.5V_batt가 된다. 옵션으로 디바이스 구성에 따라서 MOSFET들(209 및 211)에 고유의 P-N 다이오드들(215 및 217)이 포함될 수 있지만, 그의 애노드들이 V_out2 단자에 접속되도록 지향되어야 한다. 이 동작 위상에서는, 208 및 210을 포함하여 모든 다른 MOSFET들이 오프 상태로 남는다. V_out1이 마이너스이므로, 다이오드들(214 및 216)도 역 바이어싱된 상태로 남는다.

+1.5V_batt 플러스 출력 및 -0.5V_batt 마이너스 출력을 갖는 분수 이중 출력 시간 다중화된 커패시터 컨버터(200)의 동작은, 플라잉 커패시터 전압 V_fly가 정수 배수들이 아니라, 1/2 V_batt(즉, 분수)의 증분들(increments)인 것을 제외하고는, 도 5의 흐름도와 유사한 방식으로 교대로 충전하고, 전하를 플러스 출력에 전달하고, 충전하고, 전하를 마이너스 출력에 전달하는 알고리즘을 갖는 도 9d의 흐름도(299)에서 요약될 수 있다. 간결함을 위하여, 다양한 상태들 사이에서 MOSFET들을 재구성하는 단계들은 명시적으로 도시되지 않는다.

플러스 다중 출력 시간 다중화된 커패시터 컨버터: 이 발명의 다른 실시예에서, 도 10의 회로(300)는 2개의 플러스 분수 출력들 +1.5V_batt 및 +0.5V_batt를 동시에 생성할 수 있는 시간 다중화된 커패시터 이중 출력 컨버터를 예시한다. 이 컨버터는 2개의 플라잉 커패시터들(311 및 312), MOSFET들(301 내지 310)의 매트릭스, 옵션의 P-N 다이오드들(313 내지 314), 및 출력 필터 커패시터들(315 및 316)을 포함한다.

도 11a의 등가 회로(330)에 도시된 바와 같이, 동작은 먼저 전도하는 MOSFET들(301, 302 및 303)을 통하여 플라잉 커패시터들(311 및 312)을 충전하는 것을 수반한다. 플라잉 커패시터들은 직렬 접속되어 있기 때문에 각각은 전압 V_batt/2로 충전한다. 이 사이클 동안에 모든 다른 MOSFET들은 오프 상태로 남고 모든 다이어드들은 역 바이어싱된 상태로 남는다. 출력 커패시터들(315 및 316)은 충전 위상(255) 동안에 부하들(320 및 321)에 전류를 공급해야 한다.

도 11b의 개략도(335)에 의해 도시된 다음 위상에서는, 병렬로 접속된 플라잉 커패시터들(311 및 312)으로부터 플러스 전원 V_out1, 그의 대응하는 필터 커패시터(315)로, 및 부하(320)로 전하가 전달된다. 충전된 플라잉 커패시터들의 마이너스 단자들은 온 MOSFET들(304 및 306)을 통하여 V_batt에 접속되기 때문에, 그 후 양쪽 플라잉 커패시터들의 플러스 단자는 (V_fly + V_batt) 또는 1.5V_batt의 전압으로 점프한다. 그의 플러스 단자들이 전도하는 MOSFET들(307 및 309)을 통하여 출력 커패시터(315)에 접속되므로, 필터 커패시터(315)가 충전할 때 출력 전압은 V_out1 → +1.5V_batt가 된다.

옵션으로 디바이스 구성에 따라서 MOSFET들(307 및 309)에 고유의 P-N 다이오드들(313 및 314)이 포함될 수 있지만, 그의 캐소드들이 V_out1 단자에 접속되도록 지향되어야 한다. 이 동작 위상에서는, 308 및 310을 포함하여 모든 다른 MOSFET들이 오프 상태로 남는다. V_out2도 플러스이기 때문에, MOSFET들(308 및 310)은 그들의 소스 대 드레인 단자들을 가로질러 고유 다이오드들을 포함하지 않아야 한다. 이 발명의 일 실시예에서는, 고유 다이오드들의 존재를 제거하기 위해 특수한 바디-바이어스-생성기 회로가 채용된다.

바람직한 실시예에서는, 제3 동작 위상에서 차지 펌프가 도 11a의 충전 조건(330)으로 되돌아가고 거기서 커패시터들(311 및 312)은 각각 V_batt/2로 충전된다. 그 후 회로는 도 11c의 등가 회로(340)에 의해 도시된 제4 동작 위상으로 계속된다. 대안 실시예에서는, 커패시터 리프레시 동작이 스킵되어, 플라잉 커패시터들(311 및 312) 상의 전하를 보충하지 않고 회로(335)로부터 회로(340)로 바로 천이할 수 있다.

도 11c의 개략도(340)에 의해 도시된 제4 및 최종 위상에서는, 병렬로 접속된 플라잉 커패시터들(311 및 312)으로부터 제2 플러스 전원 V_out2, 그의 대응하는 필터 커패시터(315)로, 및 부하(321)로 전하가 전달된다. 충전된 플라잉 커패시터들의 마이너스 단자들은 온 MOSFET들(305 및 303)을 통하여 접지에 접속되기 때문에, 그 후 양쪽 플라잉 커패시터들의 플러스 단자들은 (+V_fly) 또는 +0.5V_batt의 전압으로 점프한다. 그의 플러스 단자들이 전도하는 MOSFET들(308 및 310)을 통하여 출력 커패시터(315)에 접속되므로, 필터 커패시터(315)가 충전할 때 출력 전압은 V_out2 → +0.5V_batt가 된다. 이 동작 위상에서는, 307 및 309를 포함하여 모든 다른 MOSFET들이 오프 상태로 남는다. V_out2 < V_out1이므로, 다이오드들(313 및 314)도 역 바이어싱된 상태로 남는다.

차지 펌프(300) 또는 임의의 다중 플러스 출력 시간 다중화된 커패시터 차지 펌프의 필요한 엘리먼트로서, 가장 플러스인 것을 제외한 임의의 출력에 플라잉 커패시터들을 접속하는 전하 전달 MOSFET들은 어떤 소스-드레인 기생 다이오드들 또는 다이오드 전도도 없어야 한다. 이 출원의 다음 섹션에서는 도 11d, 11e, 및 11f에 의해 예시된 소스-드레인 다이오드 전도를 제거하는 방법들이 설명된다.

요컨대, +1.5V_batt 플러스 출력 및 +0.5V_batt 플러스 출력을 갖는 분수 이중 출력 시간 다중화된 커패시터 컨버터(300)의 동작은, 교대로 충전하고, 전하를 제1 플러스 출력에 전달하고, 충전하고, 전하를 제2 플러스 출력에 전달하고, 그 시퀀스를 반복하는 알고리즘을 갖는 도 11g의 흐름도(369)에 도시되어 있다. 간결함을 위하여, 다양한 상태들 사이에서 MOSFET들을 재구성하는 단계들은 명시적으로 도시되지 않는다.

원치않는 소스- 드레인 다이오드들을 제거하는 방법: 시간 다중화된 커패시터 이중 플러스 출력 컨버터의 한 가지 중요한 특징은 가장 플러스 출력에 플라잉 커패시터들을 접속하는 MOSFET들만이 고유의 소스-드레인 다이오드들을 포함할 수 있다는 것이다. 구체적으로 컨버터(300)에서, V_out2에 접속된 MOSFET들(308 및 310)은 그들의 소스 드레인 단자들에 병렬인 고유 P-N 접합들을 포함하지 않는 반면, 가장 플러스 출력 전압인 V_out1에 접속된 MOSFET들(307 및 309)은 그들의 소스 드레인 단자들에 병렬인 고유 P-N 접합들을 포함한다. 구체적으로, 그들의 캐소드들이 최고 출력 전압 V_out1에 접속되므로, 다이오드들(313 및 314)은 V_out1의 커패시터(315)가 충전되는 제2 위상(335)에서 외에는 결코 우발적으로 순 바이어싱될 수 없다. 만일 308 및 310을 가로질러 다이오드들이 존재한다면, 차지 펌프 전압은 (V_out2 + V_f)(여기서 V_f는 P-N 다이오드들의 순 바이어싱된 전압임)로 제한될 것이고, 기능하지 않거나 또는 그의 보다 높은 출력 전압 +1.5V_batt를 생성할 수 없을 것이다.

MOSFET들(308 및 310)을 가로지르는 P-N 다이오드를 제거하는 것은 종래의 소스-바디 단락된 MOSFET들과는 양립할 수 없는 특수한 기법을 필요로 한다. 이들 방법들은 접지된 바디 접속을 갖는 N-채널 MOSFET을 채용하는 것, 그의 바디가 최고 플러스 전압 V_out2에 결합된 P-채널 MOSFET을 채용하는 것, 또는 바람직한 실시예에서는 역 바이어스를 유지하기 위해 소스-드레인 다이오드 극성들을 스위칭하는 P-채널 또는 N-채널 MOSFET을 갖는 특수한 "바디 바이어스 생성기" 회로를 통합하는 것을 포함한다.

그러한 방법은 도 11d의 회로(350)에 예시되어 있고, 거기서 고유 다이오드들(351A 및 351B)을 갖는 P-채널 MOSFET(308)은, 교차 연결된 P-채널 MOSFET들(352A 및 352B)을 포함하는 바디 바이어스 생성기(body bias generator), 즉 "BBG"를 포함한다. "V_B"로 표시된 노드는 모든 3개의 P-채널 MOSFET들(308, 351A, 및 351B)의 바디 또는 "백-게이트(back-gate)" 전압을 나타낸다. 그 BBG 회로의 동작은 다음과 같이 2개의 안정된 조건들을 수반한다:

V_CP > V_out2일 때는 언제나, P-채널 MOSFET(352A)은 전도하고 352B는 오프여서, PMOS(308)의 바디 단자 V_B를 V_CP에 접속하고 다이오드(351A)를 단락시킨다. 이런 식으로 구성될 때, 다이오드(351B)는 전기적으로 P-채널(308)의 소스 드레인 단자들에 병렬로 접속된다. 다이오드(351B)의 애노드는 V_OUT2에 영구적으로 접속되므로 그것의 캐소드를 보다 더 플러스인 V_CP 전위에 바이어싱하면 다이오드(351B)가 역 바이어싱되고 어떤 다이오드 전도도 일어나지 않을 것이다. 컨버터(300)의 상황에서, V_CP > V_out2 조건은, 플라잉 커패시터(311)가 그의 전하 전달 사이클들 중 하나에 있을 때는 언제나 일어나는 상태인, MOSFET(307)의 상태에 상관없이, 플라잉 커패시터(311)가 충전되고, PMOS(304)가 전도하고 NMOS(305)가 오프일 때는 언제나 일어난다.

반대로, V_OUT2 > V_CP일 때는 언제나, P-채널 MOSFET(352B)은 전도하고 352A는 오프여서, PMOS(308)의 바디 단자 V_B를 V_OUT2에 접속하고 다이오드(351B)를 단락시킨다. 이런 식으로 구성될 때, 다이오드(351A)는 전기적으로 P-채널(308)의 소스 드레인 단자들에 병렬로 접속된다. 다이오드(351A)의 애노드는 V_CP에 영구적으로 접속되므로 그것의 캐소드를 보다 더 플러스인 V_out2 전위에 바이어싱하면 다이오드(351A)가 역 바이어싱되고 어떤 다이오드 전도도 일어나지 않을 것이다. 컨버터(300)의 상황에서, V_out2 > V_CP 조건은, 플라잉 커패시터(311)가 그의 충전 사이클들 중 하나에 있을 때는 언제나 일어나는 상태인, MOSFET(307)의 상태에 상관없이, 플라잉 커패시터(311)가 충전하고, PMOS(304)가 오프이고 NMOS(305)가 전도할 때는 언제나 일어난다.

따라서 BBG 회로 기법을 이용하면, P-채널 MOSFET(308)을 가로질러 가해진 극성에 상관없이, 바디 단자 V_B는 소스-드레인 다이오드 전도가 일어나지 않도록 바이어싱된다. 다이오드들(351A 및 351B)이 전도하지 않으므로, 플라잉 커패시터(311)로부터 출력 저장 커패시터(316)로의 전류 흐름은 P-N 접합 다이오드들의 순 바이어싱에 의해서가 아니라 MOSFET(308)의 게이트 전압에 의해 제어된다. 따라서 그의 고유 P-N 다이오드(313)를 갖는 MOSFET(307)과 대조적으로, MOSFET(308)은 소스-드레인 다이오드를 갖지 않는다. 차지 펌프(350)가 전하 전달 모드에 있을 때, 즉, 커패시터(311)가 충전되고 PMOS(304)가 전도하는 때는 언제나, MOSFET들(307 및 308)의 게이트 제어에 따라서 V_OUT1 및 커패시터(315)로, 또는 V_OUT2 및 커패시터(316)로 전류가 조향(steer)될 수 있다. 전류 조향은 시간 다중화된 차지 펌프를 구현하는 데에 필수적이다.

회로(350)에서, 양쪽 MOSFET들(307 및 308)이 오프 상태에 있다면, 임의의 출력으로의 전하 전달은 다이오드(313)의 순 바이어싱에 의해서만 일어날 수 있다. 따라서 노드 V_CP의 최대 전압은 V_CP ≤ (V_out1 + V_f)로 제한되고, 여기서 V_f는 P-N 다이오드(313)의 순 바이어싱된 전압이다. 다중 플러스 출력 시간 다중화된 차지 펌프에서는, 최고 플러스 전압 출력만이 소스-드레인 다이오드를 포함할 수 있다. 최고 출력 V_OUT1보다 낮은(즉, 덜 플러스인) 출력 전압 V_OUT2에 접속된 임의의 MOSFET은 원치않는 다이오드 전도를 제거하기 위해 BBG 회로를 채용해야 한다.

회로(350)에 도시된 바와 같이, P-채널(307)은 병렬 소스-드레인 다이오드(313)를 포함하는 반면 PMOS(308)는 그렇지 않다. 대안 실시예에서 다이오드(313)는 또한 P-채널(308)의 바디를 구동하기 위해 사용된 것과 유사한 P-채널 MOSFET(307)에 대한 바디-바이어스-생성기 회로를 채용하는 것에 의해 제거될 수 있다.

다른 접근법은 P-채널(308) 대신에 및 옵션으로 P-채널(307) 대신에 N-채널 MOSFET을 채용하는 것이다. 원치않는 소스-드레인 병렬 다이오드를 제거하기 위해 P-채널 대신에 N-채널 MOSFET을 이용하는 것은 2가지 방법 중 하나로, 즉 N-채널 MOSFET의 바디 단자를 영구적으로 접지시키는 것에 의해 또는 바디-바이어스 생성기 기법을 이용하는 것에 의해 구현될 수 있다.

도 11e의 회로(355)에서는, P-채널 MOSFET(308)이 N-채널 MOSFET(356)으로 교체되었다. 그의 바디가 접지되어 V_B = 0이므로, 고유 다이오드들(357A 및 357B)의 애노드들은 영구적으로 접지에 결합된다. N-채널 MOSFET의 소스 또는 드레인 단자들이 접지 전위에 또는 그보다 위에 바이어싱된 상태에 있다면, 즉, V_CP ≥ 0이고 유사하게 V_OUT2 ≥ 0이면, P-N 다이오드들(357A 및 357B)의 캐소드들은 플러스에 남을 것이고 다이오드들은 역 바이어싱되고 전도하지 않는 상태로 남을 것이고, 그에 따라 N-채널 MOSFET(356)에서 원치않는 소스-드레인 다이오드 전도를 제거한다. N-채널 MOSFET(356)의 바디는 그의 바디 단자가 접지되어 있으므로, MOSFET(356)을 구현하기 위해 P-타입 기판에 형성된 임의의 절연되지 않은 N-채널이 이용될 수 있다.

대안 구현에서는 P-채널(308)을 대체하기 위해 N-채널 MOSFET(361)이 이용된다. 도시된 바와 같이, N-채널(361)의 바디는 접지되지 않고 그의 전위 V_B는 더 플러스인 전압으로 플로팅할 수 있다. 교차 연결된 N-채널 MOSFET들(363A 및 363B)은 고유 다이오드들(362A 및 362B)과 함께 바디-바이어스 생성기 회로를 형성하여 N-채널 바디 전압 V_B을 P-N 다이오드 전도가 일어나지 않도록 바이어싱한다. 모든 3개의 N-채널 MOSFET들(361, 362A, 및 362B)은 N-채널 MOSFET들(363A 및 363B)의 스위칭 액션에 의해 결정되는 전압인, 동일한 전위에 바이어싱된다. 바디 바이어스 동작은 N-채널 MOSFET들은 플러스 게이트 전압들에 의해 전도하는 반면 회로(350) 내의 P-채널 MOSFET들은 마이너스 게이트-소스 바이어스 전위들에 대해서만 온 되는 것을 제외하고는 전술한 BBG 회로의 동작과 유사하다.

그러므로, V_CP > V_out2인 때의 전하 전달 위상 동안에, N-채널(363B)은 온 되어 고유 다이오드(362B)를 단락시키고 V_B = V_out2로, 2개의 인가된 전위들 중 더 마이너스인 전위로 강제한다. 동시에, N-채널 MOSFET(363A)은 오프 상태로 남는다. 다이오드(362A)의 캐소드가 V_B = V_out2에 바이어싱된 그의 바디 접속된 애노드보다 더 플러스 전위인 V_CP로 바이어싱되면, 다이오드(362A)는 역 바이어싱되고 전도하지 않는 상태로 남는다.

반대로 V_out2 > V_CP인 때에 플라잉 커패시터(311)를 위한 충전 위상 동안에, N-채널 MOSFET(363B)은 오프 되고 N-채널(363A)은 전도하여, 고유 다이오드(362A)를 단락시키고 V_B = V_CP로, 2개의 인가된 전위들 중 더 마이너스인 전위로 강제한다. 다이오드(362B)의 캐소드가 V_B = V_CP에 바이어싱된 그의 바디 접속된 애노드보다 더 플러스 전위인 V_OUT2로 바이어싱되면, 다이오드(362B)는 역 바이어싱되고 전도하지 않는 상태로 남는다. 따라서 MOSFET(361)의 소스-드레인 단자들을 가로질러 어느 극성이 인가될지라도, P-N 다이오드 전도는 일어나지 않는다.

회로(360)는 개략도(350)에 도시된 P-채널 BBG 회로에 대응하는 N-채널 회로를 나타내지만, N-채널 버전(360)을 집적 회로에 모놀리식 집적하는 데에는 특수한 고려가 요구된다. 구체적으로, 가장 일반적인 CMOS 집적 회로 프로세스들은 P-타입 기판 및 자체 절연의 N-타입 웰을 채용한다. P-채널 MOSFET들은 N-웰 내에 제조되는 반면 N-채널은 공통의 P-타입 기판 내에 형성되거나 또는 상기 기판 내에 형성된 또는 상기 기판에 단락된 P-웰 내에 형성된다. 그러나, 회로(360)를 구현하기 위해서는, N-채널들(361, 362A 및 362B)의 P-타입 바디는, V_B가 플로팅할 수 있고 접지에 하드-와이어(hard-wire)되지 않도록, 그들의 주위의 P-타입 기판으로부터 절연되어야 한다. P-타입 바디 영역이 접지된 기판으로부터 분리되면, 회로(360)는 V_B ≥ 0일 때 임의의 바디 전압들에 대하여 기능할 것이다.

개략도로, 이 절연은 등을 서로 맞댄(back-to-back) P-N 다이오드들(364 및 365)에 의해 나타내어지고 여기서 다이오드(364)의 애노드는 절연된 P-타입 플로팅 영역, 웰, 또는 터브(tub)를 나타내고, 다이오드(365)의 애노드는 P-타입 기판 또는 에피택셜 층을 나타내고, 다이오드들(364 및 365)의 공통의 캐소드는 플로팅 P-타입 영역을 둘러싸는 전위 V_ISO에서의 N-타입 절연을 묘사한다. 정상 동작 하에서 V_B ≥ V_ISO ≥ 0이고, 이는 다이오드(364)는 순 바이어싱되고 V_ISO는 다른 식으로 강제되지 않은 한은 대략 V_B와 같은 플러스 전위로 플로팅할 것이고, 그에 따라 절연 다이오드(365)를 역 바이어싱할 것임을 의미한다.

다중 마이너스 출력 시간 다중화된 커패시터 컨버터: 이 발명의 다른 실시예에서, 도 12a의 회로(370)는 2개의 마이너스 분수 출력들 -0.5V_batt 및 -V_batt를 동시에 생성할 수 있는 시간 다중화된 커패시터 이중 출력 컨버터를 예시한다. 이 컨버터는 2개의 플라잉 커패시터들(379 및 380), MOSFET들(371 내지 378)의 매트릭스, 옵션의 P-N 다이오드(381), 및 출력 필터 커패시터들(382 및 383)을 포함한다.

이전의 분수 차지 펌프 회로들에서와 같이, 컨버터(370)의 동작은 먼저 전도하는 MOSFET들(371, 372 및 303)을 통하여 플라잉 커패시터들(379 및 380)을 충전하는 것을 수반한다. 플라잉 커패시터들은 직렬 접속되어 있기 때문에 각각은 전압 V_batt/2로 충전한다. 이 사이클 동안에 모든 다른 MOSFET들은 오프 상태로 남고 모든 다이어드들은 역 바이어싱된 상태로 남는다. 출력 커패시터들(382 및 383)은 이 충전 위상 동안에 (도시되지 않은) 임의의 부하들에 전류를 공급해야 한다.

도 12b의 개략도(385)에 의해 도시된 다음 위상에서는, 병렬로 접속된 플라잉 커패시터들(379 및 380)으로부터 마이너스 전원 V_out1, 그의 대응하는 필터 커패시터(382)로, 및 (도시되지 않은) 그의 전기 부하로 전하가 전달된다. 충전된 플라잉 커패시터들(379 및 380)의 플러스 단자들은 온 MOSFET들(374 및 375)을 통하여 접지에 접속되기 때문에, 그 후 양쪽 플라잉 커패시터들의 마이너스 단자들은 (0 - V_fly) 및 -V_batt/2의 전압으로 점프한다. 그의 마이너스 단자들이 전도하는 MOSFET들(376 및 377)을 통하여 출력 커패시터(382)에 접속되므로, 필터 커패시터(382)가 충전할 때 출력 전압은 V_out1 → -0.5V_batt가 된다. 이 동작 위상 동안에는 MOSFET(378)을 포함한 모든 다른 MOSFET들이 오프 상태로 남는다. V_out2 < V_out1이고, 이는 V_out2가 더 마이너스의 전위임을 의미하므로, 그 후 그의 애노드가 V_out2에 접속된, P-N 다이오드(381)는 역 바이어싱되고 전도하지 않는 상태로 남는다. 그러나 V_out2도 마이너스이기 때문에, MOSFET들(376 및 377)은 그들의 소스 대 드레인 단자들을 가로질러 고유 다이오드들을 포함하지 않아야 한다. 이 발명의 일 실시예에서는, 고유 다이오드들의 존재를 제거하기 위해 이 출원에서 전술한 특수한 바디-바이어스-생성기 회로가 채용된다.

바람직한 실시예에서는, 제3 동작 위상에서 차지 펌프가 충전 조건으로 되돌아가고 거기서 커패시터들(379 및 380)은 각각 V_batt/2로 충전된다. 그 후 회로는 도 12c의 등가 회로(386)에 의해 도시된 제4 동작 위상으로 계속된다. 대안 실시예에서는, 커패시터 리프레시 동작이 스킵되어, 플라잉 커패시터들(379 및 380) 상의 전하를 보충하지 않고 회로(385)로부터 회로(386)로 바로 천이할 수 있다.

도 12c의 개략도(386)에 의해 도시된 제4 및 최종 위상에서는, 직렬로 접속된 플라잉 커패시터들(379 및 380)으로부터 제2 플러스 전원 V_out2, 그의 대응하는 필터 커패시터(383)로, 및 (도시되지 않은) 그의 전기 부하로 전하가 전달된다. 충전된 플라잉 커패시터(379)의 플러스 단자는 온 MOSFET(374)을 통하여 접지되고, 플라잉 커패시터(380)의 플러스 단자는 전도하는 MOSFET(372)을 통하여 플라잉 커패시터(379)의 마이너스 단자에 접속되기 때문에, 그 후 플라잉 커패시터(380)의 마이너스 단자는 (0-2V_fly) 또는 -V_batt의 전압으로 점프해야 한다. 그의 마이너스 단자가 전도하는 MOSFET들(378) 및 순 바이어싱된 다이오드(381)를 통하여 출력 커패시터(383)에 접속되므로, 필터 커패시터(383)가 충전할 때 출력 전압은 V_OUT2 → -V_batt가 된다. 이 동작 위상에서는, 376 및 377을 포함하여 모든 다른 MOSFET들이 오프 상태로 남는다.

차지 펌프(370) 또는 임의의 다중 마이너스 출력 시간 다중화된 커패시터 차지 펌프의 필요한 엘리먼트로서, 가장 마이너스인 것을 제외한 임의의 출력에 플라잉 커패시터들을 접속하는 전하 전달 MOSFET들은 어떤 소스-드레인 기생 다이오드들 또는 다이오드 전도도 없어야 한다. 소스-드레인 다이오드 전도를 제거하는 방법들은 바디 바이어스 생성기 회로를 이용하는 것을 포함하여, 플러스 출력들에 대하여, 도 11d, 11e, 및 11f에 의해 예시된 것들과 유사하다.

요컨대, -V_batt 및 -0.5V_batt 마이너스 출력을 갖는 분수 이중 출력 시간 다중화된 커패시터 컨버터(370)의 동작은, 교대로 충전하고, 전하를 제1 마이너스 단자에 전달하고, 충전하고, 전하를 제2 마이너스 출력에 전달하고, 그 시퀀스를 반복하는 알고리즘을 갖는 도 12d의 흐름도(389)에 도시되어 있다. 간결함을 위하여, 다양한 상태들 사이에서 MOSFET들을 재구성하는 단계들은 명시적으로 도시되지 않는다.

컨버터(370)에서, 회로(385)에 도시된 플라잉 커패시터들로부터 V_OUT1으로의 전하 전달은 커패시터들(379 및 380)을 병렬로 연결하는 것을 수반한다. 회로(386)에서는, V_OUT2로의 전하 전달 동안에, 커패시터들은 직렬 접속된다. 이와 관련하여, 회로 위상(385)에서의 병렬 조합은 회로(386)의 직렬 조합이 V_OUT2에 전달할 수 있는 것보다 더 많은 전하를 출력 커패시터(382)에 전달한다. 이것은 -0.5V_batt 전원 출력 V_OUT1은 -V_batt 전원 출력 V_OUT2보다 더 높은 출력 전류를 전달할 수 있다는 것을 의미한다.

도 12e의 회로(390)에 예시된 이 발명의 다른 실시예에서, 컨버터(370)의 변형은 양쪽 모두 V_batt의 정수 배수인, 전압들 -V_batt 및 -2V_batt를 갖는 2개의 마이너스 출력들을 생성한다. MOSFET들(391 및 392)을 추가하는 것에 의해, 양쪽 플라잉 커패시터들은 V_batt/2 대신에 V_batt의 전위로 충전될 수 있다. 구체적으로 충전 동안에 MOSFET들(371 및 391)은 온 되어 플라잉 커패시터(379)를 전위 V_batt로 충전하는 한편 동시에 MOSFET들(392 및 373)은 온 되어 플라잉 커패시터(380)를 전위 V_batt로 충전한다. 충전 동안에 MOSFET(372)을 포함하여 모든 다른 MOSFET들은 오프 상태로 남는다.

제1 동작 위상에서 양쪽 커패시터들을 V_batt로 충전한 후에, 출력 커패시터(382)는 제2 동작 위상 동안에 플라잉 커패시터들(379 및 380)의 병렬 조합에 의해 및 전도하는 MOSFET들(374, 375, 376 및 377)을 통하여 V_OUT1 → -V_batt로 충전된다.

플라잉 커패시터들이 리프레시되는 때의 제3 위상 후에, MOSFET들(374, 372 및 378)은 온 되어 커패시터들(379 및 380)의 직렬 조합을 형성하고, 여기서 커패시터(379)의 플러스 단자는 접지에 접속되고, 커패시터(380)의 플러스 단자는 전도하는 MOSFET(372)을 통하여 커패시터(379)의 마이너스 단자에 접속되고, 커패시터(380)의 마이너스 단자는 V_OUT2 → -2V_batt로 충전하는 출력 커패시터(383)에 접속된다.

따라서 회로(390)는 2가지 상이한 방식으로 동작될 수 있다. 만일 플라잉 커패시터들이 V_batt/2로 충전된다면, 시간 다중화는 2개의 출력 전압들, 즉 -V_batt/2 및 -V_batt를 용이하게 한다. 만일 플라잉 커패시터들이 대신에 V_batt로 충전된다면, 시간 다중화는 2개의 보다 높은 출력 전압들, 즉 -V_batt 및 -2V_batt를 용이하게 한다. 컨버터는 동일한 극성의 2개의 출력들을 생성하기 때문에, MOSFET들(376 및 377)은 어떤 기생 소스-드레인 다이오드도 없어야 한다.

재구성 가능한 다중 출력 시간 다중화된 분수 차지 펌프: 시간 다중화 커패시터 차지 펌프는 몇 개의 상이한 전압들을 동시에 공급하기 위해 스케일링될 수 있고, 상이한 전압들의 세트를 생성하도록 재구성될 수 있다. 예를 들면, 도 13a는 플라잉 커패시터들(410 및 411), MOSFET들(401 내지 409 및 412 내지 417), 출력 필터 커패시터들(424, 425 및 426), 및 바디 바이어스 생성기 회로들(419, 420, 422 및 423)을 포함하는 3중 출력 재구성 가능한 차지 펌프(400)를 예시한다. MOSFET들(412 및 415)에 각각 대응하는 고유 다이오드들(418 및 421)도 포함되지만 대안적으로 BBG 회로들에 의해 대체될 수 있다.

컨버터(400)의 회로 토폴로지는 각 플라잉 커패시터에 대하여 하나씩 2개의 H-브리지들(H-bridges), 플라잉 커패시터들을 직렬로 접속하기 위한 MOSFET, 및 컨버터의 3개의 전압 출력들 V₁, V₂, 및 V₃에의 전하 전달을 제어하기 위해 이용되는 2개의 MOSFET "트리플릿들(triplets)"을 포함한다. 더 상세하게는 커패시터(410)는 노드 전압들 V_z 및 V_y에 바이어싱되고 여기서 노드 V_z는 V_batt 접속된 MOSFET(401) 및 접지된 MOSFET(402)을 포함하는 푸시-풀 버퍼(push-pull buffer)에 의해 구동되고, V_y는 V_batt 접속된 MOSFET(405) 및 접지된 MOSFET(406)을 포함하는 푸시-풀 버퍼에 의해 구동된다. MOSFET들(401, 402, 405 및 406)은 함께 H-브리지 구동 커패시터(410)를 형성한다.

유사하게, 커패시터(411)는 노드 전압들 V_x 및 V_w에 바이어싱되고 여기서 노드 V_x는 V_batt 접속된 MOSFET(403) 및 접지된 MOSFET(404)을 포함하는 푸시-풀 버퍼에 의해 구동되고, V_w는 V_batt 접속된 MOSFET(407) 및 접지된 MOSFET(408)을 포함하는 푸시-풀 버퍼에 의해 구동된다. MOSFET들(403, 404, 407 및 408)은 함께 H-브리지 구동 커패시터(411)를 형성한다. 커패시터(411)의 노드 V_x는 또한 MOSFET(409)에 의해 커패시터(410)의 노드 V_y에 접속된다.

전하 전달 MOSFET들(412, 413, 및 414)은 함께 플라잉 커패시터(410)의 노드 V_z를 출력들 V₁, V₂ 및 V₃에 각각 접속하는 트리플릿을 형성한다. 유사하게, 전하 전달 MOSFET들(415, 416, 및 417)은 함께 플라잉 커패시터(411)의 노드 V_x를 출력들 V₁, V₂ 및 V₃에 각각 접속하는 트리플릿을 형성한다. 출력들 V₁, V₂ 및 V₃는 각각 필터 커패시터들(424, 425, 및 426)에 대응한다.

MOSFET 어레이의 동작은 일련의 다중화기 스위치들로서 더 잘 해석될 수 있지만, 그 MOSFET들은 어떤 상황들에서는 용량성 충전 전류들을 제어하기 위해 이용될 수 있다. 차지 펌프(400)의 이 기능 해석은, 싱글-폴 트리플-스로우(single-pole triple-throw)(즉, SP3T) 스위치들의 4개의 세트(431, 432, 433, 및 434), 및 2개의 SP4T(즉, single-pole four-throw) 스위치들(435 및 436); 플라잉 커패시터들(410 및 411); 출력 커패시터들(424 내지 426); 및 옵션의 다이오드들(418 및 421)을 포함하는, 도 13b의 회로(430)에서 예시된다.

MOSFET들(401 및 402)은, 동작 시에 3개의 입력들 중 하나를 선택하는, 즉 MOSFET(401)이 온일 때는 V_batt, MOSFET(402)가 그의 온 상태에 있을 때는 접지, MOSFET들(401 또는 402) 중 어느 것도 전도하지 않을 때는 개방 회로를 선택하는 1P3T 스위치(431)를 포함한다. 다중화기 스위치(431)의 출력은 플라잉 커패시터(410) 상의 노드 V_z를 바이어싱한다. 제2 1P3T 스위치(432)는 MOSFET들(405 및 406)을 포함하고, 동작 시에 커패시터(410) 상의 노드 V_y를 바이어싱한다. 커패시터(411)를 바이어싱하기 위한 유사한 구성으로, MOSFET들(403 및 404)은 플라잉 커패시터(411) 상의 노드 V_x를 바이어싱하는 1P3T 다중화기 스위치(433)를 포함한다. 제2 1P3T 스위치(434)는 MOSFET들(407 및 408)을 포함하고, 동작 시에 커패시터(411) 상의 노드 V_w를 바이어싱한다. MOSFET(409)은 필요할 때 커패시터들(410 및 411)을 직렬로 접속하기 위해 포함된다.

노드 전압들 V_z 및 V_x의 출력은 몇 개의 출력들 V₁, V₂ 또는 V₃ 중 하나에 에너지를 공급하여, 플라잉 커패시터들(410 및 411)로부터 출력 커패시터들(424, 425, 및 426)에 전하를 전달하기 위해 선택되고 시간 다중화된다. SP4T 스위치(435)는 디바이스들(412, 413 및 414)을 포함하는 MOSFET 트리플릿으로부터 형성된다. SP4T 스위치(436)는 디바이스들(415, 416 및 417)을 포함하는 MOSFET 트리플릿으로부터 형성된다. 바람직한 실시예에서 각 MOSFET 트리플릿은 한 번에 하나의 디바이스만 전도한다. 비접속(no-connect) 또는 NC 스위치 위치는 모든 3개의 MOSFET들이 오프인 상태에 대응한다.

동작은, 주로 융통성 있는 재구성 가능한 MOSFET 매트릭스 때문에, 가능한 입력들 및 출력들의 더 많은 수의 조합들이 있다는 것을 제외하면, 이전의 예들과 유사하다. 동작은 플라잉 커패시터들을 충전하는 것, 출력 V₁ 및 그의 커패시터(424)에 전하를 전달하는 것, 플라잉 커패시터들을 리프레시하는 것, 출력 V₂ 및 그의 커패시터(425)에 전하를 전달하는 것, 플라잉 커패시터들을 리프레시하는 것, 출력 V₃ 및 그의 커패시터(426)에 전하를 전달하는 것, 그 후 전체 시퀀스를 다시 반복하는 것을 수반한다.

플라잉 커패시터들의 충전은 컨버터(400)를 이용하여 다수의 방식으로 달성될 수 있다. 이들 조합들 중 몇 개가 도 14에 예시되어 있다. 등가 회로(450)에서, 커패시터들(410 및 411)은 각각 전압 V_batt로 충전되고 여기서 MOSFET(401)은 온이고, V_z = V_batt이고, MOSFET(406)은 온이고, V_y = 0이고 MOSFET(409)은 오프이다. 동시에, MOSFET(403)은 온이고, V_x = V_batt이고, MOSFET(408)은 온이고, V_w = 0이다. 모든 다른 MOSFET들은 오프이다. 이 조건은 다중화기들(431 및 433)을 그들의 V_batt 위치에 있게 하고 다중화기들(432 및 434)을 그들의 접지된 위치에 있게 하는 것에 대응한다. 따라서 플라잉 커패시터들은 서로 병렬로 충전되고 전압이 배터리 입력과 같다.

등가 회로(460)에서, 커패시터들(410 및 411)은 각각 전압 V_batt/2로 충전되고 여기서 MOSFET(401)은 온이고, V_z = V_batt이고, MOSFET(409)은 온이고, V_y = V_x이고, MOSFET(408)은 온이고, V_w = 0이다. 모든 다른 MOSFET들은 오프이다. 이 조건은 다중화기(431)를 그의 V_batt 위치에 있게 하고 다중화기들(432 및 433)을 그들의 NC 위치에 있게 하고, 다중화기(434)를 그의 접지된 위치에 있게 하는 것에 대응한다. 따라서 플라잉 커패시터들은 서로 직렬로 충전되고 전압이 배터리 입력의 1/2과 같다.

양쪽 충전 회로들(450 및 460)에서, 플러스로 대전된 커패시터 플레이트들은 V_z 및 V_x에 접속된다. 조건들 V_z > V_y 및 V_x > V_w는 여기에서 플러스 극성 충전(positive polarity charging)으로 정의된다. MOSFET 매트릭스 및 다중화기는 또한 반전된 극성에서 커패시터들을 충전할 수 있다. 개략도(470)에서, 노드 V_z 및 V_x는 전도하는 MOSFET들(402 및 404)에 의해 접지로 바이어싱되는 반면 V_y 및 V_w는 온-상태 MOSFET들(405 및 407)에 의해 V_batt로 바이어싱된다. 도시된 바와 같이, 플라잉 커패시터들(410 및 411)은 병렬로 충전되지만 조건(450)에 관하여 극성이 반대이며, 즉, 그것들은 -V_batt로 충전된다. MOSFET(409) 및 모든 다른 디바이스들은 충전 동안에 오프 상태로 남는다.

회로(480)는 분수 반전된 충전 조건을 나타내고 거기서 V_z는 온 MOSFET(402)에 의해 접지로 바이어싱되고; V_w는 전도하는 MOSFET(407)에 의해 V_batt로 바이어싱되고, 온-상태 MOSFET(409)은 V_x = V_y로 강제한다. 직렬 접속되어 있는, 각 플라잉 커패시터는 배터리 전압의 1/2로 충전하지만 회로(460)에 관하여 반전된 극성으로 충전하며, 즉, 커패시터들은 -V_batt/2의 바이어스로 충전된다. 다른 충전 조건들, 예를 들면, 플라잉 커패시터(410)가 플러스 극성으로 충전되는 반면 플라잉 커패시터(411)이 그의 반전된 극성으로 충전되는 조건도 존재하지만 도면들에는 포함되어 있지 않다.

플라잉 커패시터들을 배터리 입력 바이어스 V_batt로 충전함으로써, 시간 다중화된 컨버터(400)는 2개의 플러스 전압들 및 하나의 마이너스 전압을 동시에 출력할 수 있고, 여기서 전압들은 3V_batt, 2V_batt 및 -V_batt를 포함한다. 도 15a는 출력 V₁으로의 전하 전달 동안의 트리플러(500) 차지 펌프 동작을 예시하고 여기서 각각 V_batt로 충전된 2개의 플라잉 커패시터들은 서로의 위에 스택되고(stacked on top one another) 전도하는 MOSFET들(407, 409, 및 412)에 의해 배터리 입력의 위에 접속된다. 순 바이어싱된 다이오드(418)는 전도하는 MOSFET(412)과 함께 출력 커패시터(424)를 전압 V_batt로 충전한다. MOSFET(415)을 포함한 모든 다른 MOSFET들은 오프 상태로 남는다. V_out1은 가장 플러스 출력 전압을 나타내기 때문에 다이오드(421)는 역 바이어싱되고 전도하지 않는 상태로 남는다. 회로(500)의 노드 전압들은 V_w = V_batt, V_x = V_y = 2V_batt, 및 V_z = V_out = 2V_batt를 포함한다.

도 15b는 출력 V₂로의 전하 전달 동안의 더블러(510) 차지 펌프 동작을 예시하고 여기서 각각 V_batt로 충전된 2개의 플라잉 커패시터들은 병렬로 접속되고 전도하는 MOSFET들(405, 407, 413 및 416)을 이용하여 배터리 입력의 위에 스택된다. 전도하는 MOSFET들(413 및 416)은 그들의 전하를 2V_batt의 출력 전압에 대응하는 커패시터(425)에 전달한다. MOSFET(409)을 포함한 모든 다른 MOSFET들은 오프 상태로 남는다. V_out2는 가장 플러스 출력 전압이 아니기 때문에, MOSFET들(413 및 416)은 원치않는 다이오드 전도를 방지하기 위해 BBG 회로(419 및 422)를 이용해야 한다.

도 15c는 출력 V₃로의 전하 전달 동안의 인버터(520) 차지 펌프 동작을 예시하고 여기서 V_batt로 충전된 하나의 플라잉 커패시터는 전도하는 MOSFET들(402, 409, 417)을 이용하여 접지보다 아래로 바이어싱된다. 전도하는 MOSFET(417)은 그의 전하를 -V_batt의 출력 전압에 대응하는 커패시터(426)에 전달한다. MOSFET(408)을 포함한 모든 다른 MOSFET들은 오프 상태로 남는다. V₃는 가장 플러스 출력 전압이 아니기 때문에, MOSFET(417)은 원치않는 다이오드 전도를 방지하기 위해 BBG 회로(423)를 이용해야 한다. V_batt로 미리 충전된 커패시터(411)는 이 동작 모드에서 충전되거나, 방전되거나 또는 다른 식으로 영향을 받지 않는다. 도 15d에는 이중 극성 출력을 갖는 3중 출력 시간 다중화된 커패시터 차지 펌프에 대한 대응하는 흐름 알고리즘이 도시되어 있다.

도 16a는 출력 V₁으로의 전하 전달 동안의 더블러 차지 펌프(530) 동작을 예시하고 여기서 각각 V_batt/2로 충전된 2개의 플라잉 커패시터들은 서로의 위에 스택되고 전도하는 MOSFET들(407, 409, 및 412)에 의해 배터리 입력의 위에 접속된다. 순 바이어싱된 다이오드(418)는 전도하는 MOSFET(412)과 함께 출력 커패시터(424)를 전압 2V_batt로 충전한다. MOSFET(415)을 포함한 모든 다른 MOSFET들은 오프 상태로 남는다. V_out1은 가장 플러스 출력 전압을 나타내기 때문에 다이오드(421)는 역 바이어싱되고 전도하지 않는 상태로 남는다. 회로(530)의 노드 전압들은 V_w = V_batt, V_x = V_y = 1.5V_batt, 및 V_z = V_out = 2V_batt를 포함한다.

도 16b는 출력 V₂로의 전하 전달 동안의 분수 차지 펌프(540) 동작을 예시하고 여기서 각각 V_batt/2로 충전된 2개의 플라잉 커패시터들은 병렬로 접속되고 전도하는 MOSFET들(405, 407, 413 및 416)을 이용하여 배터리 입력의 위에 스택된다. 전도하는 MOSFET들(413 및 416)은 그들의 전하를 1.5V_batt의 출력 전압에 대응하는 커패시터(425)에 전달한다. MOSFET(409)을 포함한 모든 다른 MOSFET들은 오프 상태로 남는다. V_out2는 가장 플러스 출력 전압이 아니기 때문에, MOSFET들(413 및 416)은 원치않는 다이오드 전도를 방지하기 위해 BBG 회로(419 및 422)를 이용해야 한다.

도 16c는 출력 V₃로의 전하 전달 동안의 분수 차지 펌프(550) 동작을 예시하고 여기서 각각 V_batt/2로 충전된 2개의 플라잉 커패시터들은 병렬로 접속되고 전도하는 MOSFET들(406, 408, 414 및 417)을 이용하여 접지 전위의 위에 접속된다. 전도하는 MOSFET들(414 및 417)은 그들의 전하를 0.5V_batt의 출력 전압에 대응하는 커패시터(426)에 전달한다. MOSFET(409)을 포함한 모든 다른 MOSFET들은 오프 상태로 남는다. V_out3는 가장 플러스 출력 전압이 아니기 때문에, MOSFET들(414 및 417)은 원치않는 다이오드 전도를 방지하기 위해 BBG 회로(420 및 423)를 이용해야 한다. 도 16d에는 분수 3중 출력 시간 다중화된 커패시터 차지 펌프에 대한 대응하는 흐름 알고리즘(559)이 도시되어 있다.

도 16e는 플러스 0.5V_batt로 충전된 커패시터로부터 분수 마이너스 출력 전압 -0.5V_batt를 생성하는 데 있어 컨버터(400)의 한계를 예시한다. 곤란한 문제는 양쪽 플라잉 커패시터들(410 및 411)이 V_batt/2로 바이어싱되도록 충전되어야 한다는 사실에 기인한다. 그러나 도 16e의 전하 전달 회로(560)에서는, 커패시터(411)가 플로팅 상태로 남는다. MOSFET들(402, 409 및 417)은 플라잉 커패시터(410)로부터 출력(426)으로 전하를 전달하는 경로를 생성하지만, 커패시터(411)는 그의 플러스 단자가 접지에 바이어싱되어 있지 않거나 또는 추가의 MOSFET 회로에 대한 필요 없이 V_w를 출력에 접속하지 못할 수 있다. 하나의 해법은 커패시터(410)를 충전하고 리프레시하기 전에 커패시터(410)를 방전하는 것이지만, 이 액션은 컨버터의 효율을 저하시킨다.

도 17a는 출력 V₂로의 전하 전달 동안의 인버터(570) 차지 펌프 동작을 예시하고 여기서 양쪽 모두 V_batt로 충전된 2개의 플라잉 커패시터들은 병렬로 접속되고 전도하는 MOSFET들(406, 408, 413 및 416)을 이용하여 접지보다 아래로 바이어싱된다. 전도하는 MOSFET들(413 및 416)은 그들의 전하를 -V_batt의 출력 전압에 대응하는 커패시터(425)에 전달한다. MOSFET(409)을 포함한 모든 다른 MOSFET들은 오프 상태로 남는다. 도시된 바와 같이, MOSFET들(413 및 422)은 원치않는 다이오드 전도를 방지하기 위해 BBG 회로(419 및 422)를 이용한다.

도 17b는 출력 V₃로의 전하 전달 동안의 인버터(590) 차지 펌프 동작을 예시하고 여기서 양쪽 모두 V_batt로 충전된 2개의 플라잉 커패시터들은 직렬로 접속되고 전도하는 MOSFET들(408, 409 및 414)을 이용하여 접지보다 아래로 바이어싱된다. 전도하는 MOSFET(414)은 그의 전하를 -2V_batt의 출력 전압에 대응하는 커패시터(426)에 전달한다. MOSFET(417)을 포함한 모든 다른 MOSFET들은 오프 상태로 남는다. 도시된 바와 같이, MOSFET(414)은 원치않는 다이오드 전도를 방지하기 위해 BBG 회로(423)를 이용한다. 도 17c에는 반전 출력들을 갖는 이중 출력 시간 다중화된 커패시터 차지 펌프에 대한 대응하는 흐름 알고리즘(599)이 도시되어 있다.

도 18a는 출력 V₂로의 전하 전달 동안의 인버터(600) 차지 펌프 동작을 예시하고 여기서 양쪽 모두 V_batt/2로 충전된 2개의 플라잉 커패시터들은 병렬로 접속되고 전도하는 MOSFET들(406, 408, 413 및 416)을 이용하여 접지보다 아래로 바이어싱된다. 전도하는 MOSFET들(413 및 416)은 그들의 전하를 -V_batt/2의 출력 전압에 대응하는 커패시터(425)에 전달한다. MOSFET(409)을 포함한 모든 다른 MOSFET들은 오프 상태로 남는다. 도시된 바와 같이, MOSFET들(413 및 422)은 원치않는 다이오드 전도를 방지하기 위해 BBG 회로(419 및 422)를 이용한다.

도 18b는 출력 V₃로의 전하 전달 동안의 인버터(610) 차지 펌프 동작을 예시하고 여기서 양쪽 모두 V_batt/2로 충전된 2개의 플라잉 커패시터들은 직렬로 접속되고 전도하는 MOSFET들(408, 409 및 414)을 이용하여 접지보다 아래로 바이어싱된다. 전도하는 MOSFET(414)은 그의 전하를 -V_batt의 출력 전압에 대응하는 커패시터(426)에 전달한다. MOSFET(417)을 포함한 모든 다른 MOSFET들은 오프 상태로 남는다. 도시된 바와 같이, MOSFET(414)은 원치않는 다이오드 전도를 방지하기 위해 BBG 회로(420)를 이용한다. 도 18c에는 분수 반전 출력들을 갖는 이중 출력 시간 다중화된 커패시터 차지 펌프에 대한 대응하는 흐름 알고리즘(619)이 도시되어 있다.

시간 다중화된 커패시터 차지 펌프에서의 알고리즘적 고려 사항들: 출력들의 전압, 극성, 및 개수에 상관없이, 차지 펌프의 시간 다중화는 도 19a에 도시된 단순한 알고리즘(700)을 따른다. 이 알고리즘은 플라잉 커패시터들을 충전하는 단계, 플라잉 커패시터들로부터 전압 V₁의 제1 출력으로 전하를 전달하는 단계, 원래의 상태로 되돌아가서(701) 플라잉 커패시터들의 전하를 리프레시하는 단계, 플라잉 커패시터들로부터 전압 V₂의 제2 출력으로 전하를 전달하는 단계, 원래의 상태로 되돌아가서(702) 플라잉 커패시터들의 전하를 리프레시하는 단계, 플라잉 커패시터들로부터 전압 V₃의 제3 출력으로 전하를 전달하는 단계, 원래의 상태로 되돌아가서(703) 플라잉 커패시터들의 전하를 리프레시하는 단계, 그와 같이 "n"개의 상태들까지 계속하는 단계, 그 후 그 다중화 시퀀스를 반복하는 단계를 수반한다. 이 시퀀스는 흐름도(700)에서 실선들 및 화살들로 나타내어져 있다.

흐름도(700)에서의 점선들 및 화살들은 대안적인 흐름을 나타내고 여기서는 플라잉 커패시터들이 전하 전달들 사이에 리프레시되지 않고 대신에 플라잉 커패시터들을 리프레시하기 위해 되돌아가기 전에 몇 개의 출력 커패시터들을 충전한다. 구체적으로 그러한 알고리즘에서, 컨버터는 플라잉 커패시터들을 충전하고, 플라잉 커패시터들로부터 전압 V₁의 제1 출력으로 전하를 전달하고, 그 후 천이(704)에 이어서 플라잉 커패시터들로부터 전압 V₂의 제2 출력으로 전하를 전달하고, 그 후 플라잉 커패시터들로부터 전압 V₃의 제3 출력으로 전하를 전달하는 천이(705)가 뒤따르고 그 후에만 플라잉 커패시터들을 리프레시하기 위해 천이(706)에 의해 되돌아간다.

어느 한쪽의 알고리즘 동안에, 변환된 전압들의 이론상 개수는 "n"개 출력들에 대하여 적응될 수 있다. 이 접근법의 한 가지 한계는 출력들의 개수인 "n"에 비례하여 출력 리플이 증가한다는 것이며, 즉, 출력들의 수가 클수록, 임의의 주어진 출력의 출력 리플은 더 커질 것이다. 또한 플라잉 커패시터들을 정기적으로 리프레시하지 않는 어떤 알고리즘이라도 플라잉 커패시터들에서 더 많은 전압 하락(voltage sag)을 겪을 것이고, 이것은 다시 리플을 더 악화시킨다. 반대로, 플라잉 커패시터들을 더 자주 리프레시하는 것은 주어진 출력의 필터 커패시터가 리프레시되는 주파수를 감소시킨다.

이 발명의 일 실시예에서, 리플은, 알고리즘을 출력의 리플 요건들에 맞추는 것에 의해, 즉, 마지막으로 또는 가장 드물게 충전되는 출력들이 최고도의 리플을 견디는 부하들에 전력을 공급하는 알고리즘을 선택하는 것에 의해, 최소화된다. 예를 들면, 천이들(704, 705, 및 706)을 포함하는 상태도(700)의 점선 알고리즘에서, 플라잉 커패시터들은, 천이(706)에 의해 플라잉 커패시터들이 리프레시되기 전에 재충전될 마지막 출력인, V₃ 출력 커패시터로의 전하 전달 동안에 그들의 가장 큰 전압 하락을 나타낸다. 그러므로 V₃에 대한 리플 사양은 V₂보다 더 나빠야 하고 사양은 그에 따라 맞추어져야 한다. 이와 비교하여, 플라잉 커패시터들을 리프레시하기 전에 처음 전하 전달인, V₁ 출력은 가장 낮은 리플을 나타낼 것이다. 리플은 또한 출력 커패시터들의 사이즈를 증가시키는 것에 의해 감소될 수 있지만, 얼마간의 비용이 증가하는 불리점이 있다.

도 19b에는 플라잉 커패시터들에서의 전압 하락 대 특정 출력 전압의 재충전 레이트 사이의 트레이드오프에 대한 하나의 절충안이 도시되어 있다. 알고리즘(720)에서는, 4개의 출력들 V₁ 내지 V₄가 시간 다중화된 커패시터 차지 펌프에 의해 전력을 공급받는다. 도시된 바와 같이, 플라잉 커패시터들을 충전하고 V₁ 출력 커패시터에 전하를 공급한 후에, 상태 변화(721)는 그 후 플라잉 커패시터들을 리프레시하는 조건으로 되돌아가기 전에 V₂ 출력 커패시터에 전하를 공급한다. 플라잉 커패시터들을 리프레시한 후에 천이(723)는 V₃ 출력 커패시터에 전력을 공급하고, 그 후 V₄ 출력 커패시터에 전하를 전달하기 위해 천이(724)가 뒤따르고, 컨버터는 그 후 천이(725)에 의해 다시 그의 초기 상태로 되돌아간다. 전체 사이클은 자신을 반복한다.

전자 시스템들에서 흔히 있는 일이지만 모든 전원이 다 엄격한 리플 및 조정(regulation) 요건들을 만족시켜야 하는 것은 아니다. 그 이유는 종종 어떤 전기 부하들은 잡음에 내성이 있거나 현저한 전류 과도 현상을 나타내지 않기 때문이다. 어떤 출력들이 다른 것들보다 더 큰 부하 전류 과도 현상을 나타내는 경우에는, 알고리즘은 잡음이 있고 변하기 쉬운 출력들을 더 자주 재충전하도록 조정될 수 있다. 그러한 알고리즘은 도 19c의 흐름도(740)에 나타내어져 있고 여기서 V₁ 출력 커패시터는 사이클마다 두 번 리프레시되어, 전하 전달 단계들(741 및 742)을 수행하는 반면, V₂ 출력은 한 번만 충전된다. 그러나, 이 알고리즘에서, V₂는 그 바로 전의 전하 전달 동작(742)으로부터 하락하였을 수 있는 플라잉 커패시터들로부터 충전된다.

도 19d에 도시된 대안 알고리즘(760)에서는, 플라잉 커패시터들이 V_fly 전압 하락을 감소시키기 위해 V₂ 출력으로의 전하 전달 바로 전에 리프레시된다(761). 그러나 알고리즘(740)과 마찬가지로, V₁ 출력 커패시터는 V₂ 출력 커패시터의 레이트보다 2배의 레이트로 플라잉 커패시터들로부터 재충전된다.

모든 전술한 알고리즘들의 불리점은 그것들은 부하 조건에 대한 어떤 고려도 없이 플라잉 커패시터들로부터 다양한 다중화된 출력들로 에너지를 재분배한다는 것이다. 그러한 알고리즘들은 컨버터의 에너지 할당의 "맹목적인 분배(blind distribution)"를 나타낸다. 필요하지 않는 한 다양한 전압 출력들이 플라잉 커패시터들로부터 그들의 출력 커패시터로 전하를 전달하지 않을 것이라는 것은 사실이지만, 그럼에도 불구하고 그렇게 하기 위해 고정된 시간이 할당된다. 한편 큰 부하 전류 과도 현상 및 전압 일탈을 경험하고 있는 다른 출력들은 반응할 수 없고 보다 빨리 반응하기 위해 보다 긴 전달 시간들이 할당되지 않는다. 그러나, 반대로, 각 출력에 대한 가변적인 전하 전달 시간들은 가변 주파수 동작 및 변화하는 잡음 스펙트럼을 초래할 것이고, 이는 많은 전자 시스템들에서, 특히 통신에 관련된 전자 시스템들에서 바람직하지 않은 특성이다.

고정 주파수 알고리즘 방법은 이 문제를 개선하고 그에 따라, 본 발명의 대안 실시예에서는, 시간 다중화된 커패시터 다중 출력 차지 펌프가 특정 전압 출력들의 부하 조건의 빠른 변화에 응답하도록 컨버터의 알고리즘을 동적으로 조정하기 위해 피드백을 이용한다. 도 19e에 도시된 알고리즘(780)은 출력 전압이 특정한 허용 오차 내에 있을 때까지 위급한(critical) V₁ 출력에 대한 출력 커패시터가 여러 번 재충전되는 시간 다중화 기법을 설명한다.

조건부 테스트(781)는 플라잉 커패시터들을 충전하고 V₁ 커패시터에 전하를 전달하는 다른 차지 펌프 사이클이 요구되는지 또는, V₁ 출력과 교대 순서로 V₂ 출력이 충전될, 정상 동작이 다시 시작될 수 있는지를 판정한다. 이 조건부 테스트는 아날로그 비교기를 이용하는 것에 의해 또는 여기에서 두문자어 ADC 또는 A/D로 불리는 아날로그-디지털 컨버터에 의해 공급된 디지털 제어를 이용하는 것에 의해 V₁ 출력 전압을 모니터하는 것을 필요로 한다.

조건부 테스트(782)는 V₂가 때때로 V₁ 부하 과도 현상 동안에도 재충전되는 것을 보장한다. 카운터(783)는 플라잉 커패시터들이 V₁ 출력에 전하를 전달하는 횟수를 카운트한다. 카운터가, 예를 들면, 2, 3, 또는 더 많은 횟수일 수 있는, 어떤 미리 정의된 값 "n"을 초과하지 않는 한, 차지 펌프는 계속해서 플라잉 커패시터들을 리프레시하고 그의 전하를 V₁ 출력 커패시터에 전달할 것이다. 그러나, 카운트가 "n"을 초과한다면 컨버터는 V₁이 아직 그의 정의된 허용 오차 범위에 도달하지 않았을지라도, V₂를 재충전하도록 전환된다. V₂로의 전하 전달이 일어날 때마다, 카운터는 단계 784에 의해 0으로 리셋되고 전체 사이클이 반복된다.

정상 동작 하에서, 알고리즘(780)은 V₁ 및 V₂ 출력 커패시터들을 교대 방식으로 충전한다. 가변 주파수 동작과 양립할 수 있으면서, 알고리즘(780)은 고정 주파수 차지 펌프 동작과도 동등하게 잘 작용한다. V₁ 부하 과도 현상의 경우에, 시스템은 어떤 정수 횟수의 사이클들에 의해 V₁으로의 전하 전달을 증가시킴으로써 위급한 출력에 더 많은 전하를 전달하도록 적응한다. 바람직한 실시예에서 이 적응 응답은 고정된 클록 레이트에서도 일어난다. 알고리즘(780)은 매 충전 사이클마다 V₁의 조건을 평가한다.

알고리즘(780)은 차지 펌프(791), 시간 다중화된 커패시터들(795 및 796), 및 출력 커패시터들(792, 793, 및 794)을 조합한 도 20의 회로(790)에 도시된 3개 이상의 출력 전압들 V₁, V₂, 및 V₃에 대하여 유사하게 수정될 수 있다. 만일 출력 V₁만이 부하 과도 현상에 민감하다면, 시스템 하드웨어는 시간 다중화된 차지 펌프(791) 내의 로직에 피드백을 제공하도록 전압 기준(798) 및 비교기(797)와 함께 구현될 수 있다.

만일 2개의 전압들이 개선된 응답 시간을 위하여 피드백을 필요로 한다면, 제2 비교기(799)가 추가될 수 있지만, 알고리즘에서 각 전압 출력에 주어진 계층적 우선 순위에 배려가 주어져야 한다. 예를 들면 만일 V₁ 및 커패시터(792)의 재충전에 최고 우선 순위가 주어진다면, V₂ 및 V₃는 보다 느린 과도 응답 시간들을 나타낼 것이고, 이것은 보다 높은 커패시턴스 필터 커패시터들(793 및 794)을 이용함으로써 부분적으로 상쇄(offset)될 수 있다. 대안적으로 비교기(797)는 연속적인 기반으로보다는 샘플 기반으로 양쪽 V₁ 및 V₂ 출력들을 모니터하도록 시간 다중화될 수 있다. 알고리즘이 끊임없이 또는 빈번히 물리적 정보, 이 경우 차지 펌프의 출력 전압들을 정기적으로 요청하는 접근법은 "폴링되는(polled)" 시스템으로서 알려져 있다.

설명된 알고리즘들 중 다수는 "if-then-else" 판정들을 포함하기 때문에, 다른 옵션은 마이크로프로세서 기반 시스템에서 구현된 펌웨어를 이용하여 우선 순위 계층 및 다중화 알고리즘을 구현하는 것이다. 도 21은 마이크로프로세서 또는 마이크로컨트롤러(814), 커패시터들(812 및 813)을 갖는 시간 다중화된 커패시터 차지 펌프(811), 전압 조정기(815), 출력들 V₁, V₂ 및 V₃에 각각 대응하는 출력 커패시터들(819, 818 및 817), 클록(816), 아날로그 다중화기(820), 아날로그-디지털 컨버터(821) 및 비교기(823), 전압 기준(822), 및 N-채널 MOSFET(824)을 포함하는 인터럽트 생성 회로를 포함하는 시스템(810)을 예시한다.

3중 출력 차지 펌프(811)의 기본 동작은 샘플 기반으로 출력들 V₁ 및 V₂ 상의 전압들을 모니터하고 과도 응답을 개선하기 위해 동적으로 알고리즘을 조정하는 마이크로프로세서(814)의 제어 하에 있다. 아날로그 다중화기는 하나의 A/D 컨버터(821)로부터의 2개의 상이한 출력들을 모니터하는 것을 용이하게 하고 디지털 정보를 마이크로프로세서(814)의 디지털 입력들에 보고한다. 마이크로프로세서(814) 및 차지 펌프(811)는 양쪽 모두 전압 조정기(815)로부터 전력을 공급받고 주파수들 φ 및 m·φ에서 각각 스위칭하는 공통의 클록에 동기화된다. 승수(multiplier) m은 0.001일 수 있고 이는 차지가 프로세서보다 3개 크기 자리수(three orders-of-magnitude) 더 작은 레이트로 스위칭한다는 것을 의미한다.

인터럽트 회로는 V₁ 및 V₂ 출력들의 전압 조건들을 모니터하기 위해 요구되는 부담(overhead)을 감소시킨다. 마이크로프로세서에게 A/D 컨버터(821)의 출력을 끊임없이 모니터하도록 강제하기보다는, 비교기(823)가 V₁ 또는 V₂ 출력들의 샘플인 V_mux가 특정 범위 밖으로 떨어질 때는 언제나 인터럽트를 생성한다. MOSFET(824)을 온 시키는 것에 의해, 마이크로프로세서 상의 INT 인터럽트 핀은 풀 다운되고(pulled down), 이벤트 구동 인터럽트(event-driven interrupt)를 호출한다. 인터럽트 서비스 루틴 동안에만, 마이크로프로세서는 A/D 컨버터(821)의 출력을 조사하거나 분석할 필요가 있다.

제어 알고리즘에서의 인터럽트 구동 변화의 개념은 도 22의 예시적인 흐름도(850)에 예시되어 있다. 만일 인터럽트가 일어나지 않았다면 차지 펌프는 이전에 설명된 시간 다중화된 커패시터 차지 펌프 알고리즘(851)에 따라 동작한다. 그러나, INT 인터럽트가 일어난다면 프로그램은 그의 ISR, 즉, 그의 인터럽트 서비스 루틴(852)으로 점프할 것이다. 일단 거기서 그것이 V₁ 출력을 재충전함으로써 그의 출력에 우선 순위를 부여하면 필요할 때 그것은 V₂ 출력 커패시터를 충전한다. ISR 코드의 모든 루프마다, 플라잉 커패시터들은 출력 V₁을 충전하고 옵션으로, 필요할 때만 출력 V₂를 충전한다. V₁이 마침내 그의 최종 허용 오차 범위에 도달하면, 조건부 테스트(853)는 인터럽트 루틴(852)을 종료하고, 인터럽트 하드웨어를 클리어하고(854) 통상의 알고리즘(851)을 다시 시작한다.

ISR 루틴(852) 동안에 우선 순위 출력들 V₁ 및 V₂ 이외의 다른 조정된 출력들의 하락을 방지하기 위해, 인터럽트의 개시는 카운터를 클리어하고(856) 동작(857)에 의해 도시된 바와 같이 루프를 통하여 매번 1씩 그것을 증가시킨다. 카운터가 마침내 조건부(855)에 의해 결정되는 바와 같이 n 회를 초과하면, 알고리즘은 인터럽트를 리셋하지 않고 V₂ 및 V₃를 충전하기 위해 ISR 루프(852)로부터 점프한다. 일단 V₃로의 전하 전달이 일어나면 인터럽트 검출(858)은 V₁이 아직 그의 허용 오차 범위에 순응하지 않는 것으로 결정할 것이고 컨버터는 ISR 태스크들(852)로 도로 점프할 것이다.

알고리즘은 다중 출력 차지 펌프에 의해 생성되는 플러스 및 마이너스 전원 전압들의 혼합에 따라서 다수의 방법으로 조정될 수 있다.

다중 차지 펌프 전압들의 조정; 차지 펌프들은 전압을 조정(regulate)하지 않지만, 대신에 입력 전압의 어떤 고정된 승수(multiplier)를 나타내는 시간 변화하는 출력을 생성한다. 시간 다중화된 커패시터 다중 출력 차지 펌프는 이에 관하여 다르지 않다. 또한 차지 펌프들은 부하 전압이 차지 펌프의 nX 배수 근처에서 동작할 때만 효율적이다.

차지 펌프의 출력의 전압 변동을 제거하는 한 가지 일반적인 방법은 그것을 저 드롭 아웃(low drop-out) 선형 조정기 또는 LDO와 조합하는 것이다. 종래의 차지 펌프들과 마찬가지로, 여기에 개시된 시간 다중화된 커패시터 다중 출력 차지 펌프도 차지 펌프에 사전 조정(pre-regulation)을 제공하거나, 사후 조정(post regulation)을 제공하거나, 또는 양쪽 모두를 제공하기 위해 이용되는 LDO들과 조합될 수 있다.

예를 들면 도 23a의 시스템(880)에서, LDO 조정기(883)는 시간 다중화된 차지 펌프(885)에 대해 사전 조정기로서 작용한다. LDO는 리튬 이온 배터리(881)를 필터 커패시터(884)를 가로질러 반드시 V_batt보다는 작은 일정한 중간 전압 V_y로 조정한다. 중간 전압 V_y는 그 후 플라잉 커패시터들(886 및 887)을 갖는 단일 시간 다중화된 차지 펌프(885)에 입력되어 대응하는 필터 커패시터들(888, 889, 및 890)을 이용해 3개의 조정된 출력들 V₁, V₂ 및 V₃를 출력한다. 그 출력 전압들은 다음 관계식들에 의해 고정된 분수 또는 정수 배수들 n₁, n₂, 및 n₃에 의해 주어진다:

n의 배수들은 -2X, -1X, -0.5X, +0.5X, +1.5X, +2X, 및 +3X를 포함한다. 리튬 이온 배터리의 경우 4.2V에서 3V까지의 완전한 배터리 방전 수명 동안 동작을 최대화하기 위하여 V_y는 아마 3V 또는 2.7V이다.

대안 실시예에서, 도 23b의 시스템(900)은 배터리(901)로부터의 시간 변화하는 입력 전압 V_batt를 갖는 조정되지 않은 차지 펌프(903)를 포함한다. 플라잉 커패시터들(904 및 905)을 갖는 시간 다중화된 차지 펌프(903)는 대응하는 필터 커패시터들(906, 907, 및 908)을 이용해 3개의 조정되지 않은 출력들 V₁, V₂ 및 V₃를 생성한다. 이들 전압들은 대응하는 필터 커패시터들(912, 913, 및 914)을 이용해 출력들 V₅, V₆ 및 V₇을 생성하는 LDO들(909, 910, 및 911)에의 입력들로서 작용한다.

중간 전압들 V₁, V₂ 및 V₃는 고정된 분수 또는 정수 배수들 n₁, n₂, 및 n₃에 의해 주어지지만, 출력 전압들 V₅, V₆ 및 V₇은 차지 펌프가 아니라 LDO 회로에 의해 결정되고, LDO의 입력은 그의 출력보다 더 높아야 한다는 단서가 있다. 즉, V₁ > V₅이도록 LDO(909)에의 입력이 그의 출력보다 더 높아야 하고, V₂ > V₆이도록 LDO(910)에의 입력이 그의 출력보다 더 높아야 하고, V₃ > V₇이도록 LDO(911)에의 입력이 그의 출력보다 더 높아야 한다.

일부 경우에는 모든 출력이 다 전용 조정을 요구하지는 않는다. 도 23c의 개략도(940)에 도시된 그 시나리오에 대한 한 가지 해법은 사전 조정기로서의 단일 LDO(943), 대응하는 필터 커패시터들(948, 951 및 952)을 이용해 다중 출력 전원들 V₁, V₂ 및 V₃을 생성하는 시간 다중화된 커패시터 차지 펌프(945)를 이용하고 그 후 필요할 때 특정 출력들을 선택적으로 사후 조정하는 것이다. 이 예에서 LDO(949)는 전압 V₁을 커패시터(950)에 의해 필터링되는 보다 낮은 전압 V₅로 조정하기 위해 이용된다.

이 발명의 다른 실시예로서, 시간 다중화된 커패시터 차지 펌프는 동일한 전압을 갖는 다수의 독립된 출력들을 생성할 수 있다. 그러한 필요는 다수의 목적을 위해, 예를 들면, 전력, 디지털, 아날로그 및 RF 회로를 위해 동일한 전원 전압이 이용될 때 생긴다. 잡음 및 간섭을 피하기 위해 전원들이 분리될 수 있다. 예를 들면, 회로들(880, 900 또는 940)에서 V₁ = V₂는 가능한 반면 여기에 설명된 개시된 시간 다중화된 차지 펌프 방법들을 이용하여 V₁ ≠ V₃이다.

예를 들면 도 13a 및 13b에서, 각 커패시터를 전압 V_batt로 충전한 후에, 플라잉 커패시터들(410 및 411)로부터 출력들 V₁ 및 V₂로의 전하 전달은 양쪽 모두 2X, 즉 더블러 모드로 구성될 수 있을 것이다. 도 15b를 참조하면, MOSFET들(405 및 407)은 플라잉 커패시터들(410 및 411)의 마이너스 단자들을 배터리의 플러스 단자에 접속하여, V_w = V_y = V_batt가 된다. MOSFET들(413 및 416)을 온 시키는 것은 플라잉 커패시터들(410 및 411)로부터 출력 커패시터(425) 및 V₂로 전하를 전달한다. 대신에, MOSFET들(412 및 415)이 온 되면, 전하는 출력 커패시터(424) 및 V₁으로 전달될 것이다.

따라서 동일한 바이어스로 출력들 V₁ 및 V₂를 연속적으로 충전함으로써, 동일한 전압으로 동작하는 2개의 독립된 출력들이 생성될 수 있고, 그에 따라 V₁ = V_batt 및 V₂ = V_batt이지만 V₁ 및 V₂는 완전히 독립된 전원들이다.

Claims

다중 출력 차지 펌프로서,
플러스 전극과 마이너스 전극을 갖는 제1 플라잉 커패시터;
플러스 전극과 마이너스 전극을 갖는 제2 플라잉 커패시터;
제1 극성을 갖는 제1 전압을 제1 출력 커패시터에 제공하는 제1 출력 노드;
상기 제1 출력 노드와 구분되고, 상기 제1 전압과 상이한 제2 전압을 제2 출력 커패시터에 제공하는 제2 출력 노드 - 상기 제2 전압은 상기 제1 극성을 가짐 - ;
상기 제1 출력 노드 및 상기 제2 출력 노드와 구분되고, 상기 제1 전압 및 상기 제2 전압과 상이한 제3 전압을 제3 출력 커패시터에 제공하는 제3 출력 노드 - 상기 제3 전압은 상기 제1 극성과 반대인 제2 극성을 가짐 - ; 및
상기 제1 및 제2 플라잉 커패시터들이 입력 전압(V_IN)과 접지 사이에서 직렬로 또는 병렬로 접속되는 제1 모드, 상기 제1 및 제2 플라잉 커패시터들이 직렬로 접속되는 제2 모드, 및 상기 제1 및 제2 플라잉 커패시터들이 병렬로 접속되는 제3 모드를 제공하도록 구성되는 스위칭 회로망
을 포함하는 다중 출력 차지 펌프.
제1항에 있어서, 상기 제1 모드는 상기 제1 및 제2 플라잉 커패시터들이 V_IN, -V_IN, 1/2 V_IN, 및 -1/2 V_IN 전압들 중 어느 하나로 충전되게 하는, 다중 출력 차지 펌프.
제2항에 있어서, 상기 제2 모드에서 상기 제2 플라잉 커패시터의 상기 마이너스 전극은 상기 입력 전압에 접속되고 상기 제1 플라잉 커패시터의 상기 플러스 전극은 상기 제1 출력 노드에 접속되는, 다중 출력 차지 펌프.
차지 펌프로서,
플러스 전극과 마이너스 전극을 갖는 제1 플라잉 커패시터;
플러스 전극과 마이너스 전극을 갖는 제2 플라잉 커패시터;
제1 극성을 갖는 제1 전압을 제1 출력 커패시터에 제공하는 제1 출력 노드;
상기 제1 출력 노드와 구분되고, 상기 제1 전압과 상이한 제2 전압을 제2 출력 커패시터에 제공하는 제2 출력 노드 - 상기 제2 전압은 상기 제1 극성을 가짐 - ;
상기 제1 출력 노드 및 상기 제2 출력 노드와 구분되고, 상기 제1 전압 및 상기 제2 전압과 상이한 제3 전압을 제3 출력 커패시터에 제공하는 제3 출력 노드 - 상기 제3 전압은 상기 제1 극성과 반대인 제2 극성을 가짐 - ; 및
상기 제1 및 제2 플라잉 커패시터들이 입력 전압(V_IN)과 접지 사이에서 직렬로 또는 병렬로 접속되는 제1 모드, 상기 제1 및 제2 플라잉 커패시터들이 병렬로 접속되는 제2 모드, 및 상기 제1 및 제2 플라잉 커패시터들이 직렬로 접속되는 제3 모드를 제공하도록 구성되는 스위칭 회로망
을 포함하는 차지 펌프.
제4항에 있어서, 상기 제1 모드는 상기 제1 및 제2 플라잉 커패시터들이 V_IN, -V_IN, 1/2 V_IN, 및 -1/2 V_IN 전압들 중 어느 하나로 충전되게 하는, 차지 펌프.
제5항에 있어서, 상기 제2 모드에서 상기 제1 및 제2 플라잉 커패시터들의 상기 플러스 전극들은 접지에 접속되고 상기 제1 및 제2 플라잉 커패시터들의 상기 마이너스 전극들은 상기 제1 출력 노드에 접속되는, 차지 펌프.
다중 출력 차지 펌프로서,
플러스 전극과 마이너스 전극을 갖는 제1 플라잉 커패시터;
플러스 전극과 마이너스 전극을 갖는 제2 플라잉 커패시터;
제1 전압을 제1 출력 커패시터에 제공하는 제1 출력 노드;
상기 제1 출력 노드와 구분되고, 상기 제1 전압과 상이한 제2 전압을 제2 출력 커패시터에 제공하는 제2 출력 노드; 및
상기 제1 및 제2 플라잉 커패시터들이 직렬로 접속되는 제1 모드, 제2 모드, 및 제3 모드를 제공하도록 구성된 스위칭 회로망
을 포함하고,
상기 스위칭 회로망은, 상기 제1 플라잉 커패시터의 상기 플러스 전극과 입력 전압 사이에 접속되는 제1 MOSFET, 상기 제2 플라잉 커패시터의 상기 마이너스 전극과 접지 사이에 접속되는 제2 MOSFET, 상기 제1 플라잉 커패시터의 상기 플러스 전극과 상기 제1 출력 노드 사이에 접속되는 제3 MOSFET, 상기 제2 플라잉 커패시터의 상기 마이너스 전극과 상기 제2 출력 노드 사이에 접속되는 제4 MOSFET, 및 상기 제1 플라잉 커패시터의 상기 마이너스 전극과 상기 제2 플라잉 커패시터의 상기 플러스 전극 사이에 접속되는 제5 MOSFET을 포함하는, 다중 출력 차지 펌프.
제7항에 있어서, 상기 제3 MOSFET은 상기 제1 출력 노드에 접속되는 캐소드와 상기 제1 플라잉 커패시터의 상기 플러스 전극에 접속되는 애노드를 갖는 제1 드레인-소스(drain-to-source) P-N 다이오드를 포함하고, 상기 제4 MOSFET은 상기 제2 출력 노드에 접속되는 애노드와 상기 제2 플라잉 커패시터의 상기 마이너스 전극에 접속되는 캐소드를 갖는 제2 드레인-소스 P-N 다이오드를 포함하는, 다중 출력 차지 펌프.
제7항에 있어서, 상기 스위칭 회로망은,
상기 제1 플라잉 커패시터의 상기 마이너스 전극과 상기 제2 출력 노드 사이에 접속되는 제6 MOSFET; 및
상기 제2 플라잉 커패시터의 상기 플러스 전극과 상기 제1 출력 노드 사이에 접속되는 제7 MOSFET
을 더 포함하는, 다중 출력 차지 펌프.
제9항에 있어서, 상기 제3 MOSFET과 상기 제7 MOSFET 각각은 상기 제1 출력 노드에 접속되는 캐소드를 갖는 드레인-소스(drain-to-source) P-N 다이오드를 포함하고, 상기 제4 MOSFET과 상기 제6 MOSFET 각각은 상기 제2 출력 노드에 접속되는 애노드를 갖는 드레인-소스 P-N 다이오드를 포함하는, 다중 출력 차지 펌프.
다중 출력 차지 펌프로서,
플러스 전극과 마이너스 전극을 갖는 제1 플라잉 커패시터;
플러스 전극과 마이너스 전극을 갖는 제2 플라잉 커패시터;
제1 전압을 제1 출력 커패시터에 제공하는 제1 출력 노드;
상기 제1 출력 노드와 구분되고, 상기 제1 전압과 상이한 제2 전압을 제2 출력 커패시터에 제공하는 제2 출력 노드; 및
상기 제1 및 제2 플라잉 커패시터들이 직렬로 접속되는 제1 모드, 제2 모드, 및 제3 모드를 제공하도록 구성된 스위칭 회로망
을 포함하고,
상기 스위칭 회로망은, 상기 제1 플라잉 커패시터의 상기 플러스 전극과 입력 전압 사이에 접속되는 제1 MOSFET, 상기 제2 플라잉 커패시터의 상기 마이너스 전극과 접지 사이에 접속되는 제2 MOSFET, 상기 제1 플라잉 커패시터의 상기 플러스 전극과 상기 제1 출력 노드 사이에 접속되는 제3 MOSFET, 상기 제2 플라잉 커패시터의 상기 플러스 전극과 상기 제2 출력 노드 사이에 접속되는 제4 MOSFET, 및 상기 제1 플라잉 커패시터의 상기 마이너스 전극과 상기 제2 플라잉 커패시터의 상기 플러스 전극 사이에 접속되는 제5 MOSFET을 포함하는, 다중 출력 차지 펌프.
제11항에 있어서, 상기 제3 MOSFET은 상기 제1 출력 노드에 접속되는 캐소드와 상기 제1 플라잉 커패시터의 상기 플러스 전극에 접속되는 애노드를 갖는 제1 드레인-소스(drain-to-source) P-N 다이오드를 포함하고, 상기 제4 MOSFET은 상기 제4 MOSFET의 소스와 드레인 사이의 임의의 소스-드레인(source-to-drain) 기생 다이오드 전도를 제거하기 위한 바디 바이어스 생성기(body bias generator)를 포함하는, 다중 출력 차지 펌프.
제11항에 있어서, 상기 스위칭 회로망은,
상기 제1 플라잉 커패시터의 상기 플러스 전극과 상기 제2 출력 노드 사이에 접속되는 제6 MOSFET; 및
상기 제2 플라잉 커패시터의 상기 플러스 전극과 상기 제1 출력 노드 사이에 접속되는 제7 MOSFET
을 더 포함하는, 다중 출력 차지 펌프.
제13항에 있어서, 상기 제3 MOSFET과 상기 제7 MOSFET 각각은 상기 제1 출력 노드에 접속되는 캐소드를 갖는 드레인-소스(drain-to-source) P-N 다이오드를 포함하고, 상기 제4 MOSFET과 상기 제6 MOSFET 각각은 상기 제4 MOSFET과 상기 제6 MOSFET 각각의 소스와 드레인 사이의 임의의 소스-드레인 기생 다이오드 전도를 제거하기 위한 각각의 바디 바이어스 생성기를 포함하는, 다중 출력 차지 펌프.
제2항에 있어서, 상기 제2 모드에서 상기 제2 플라잉 커패시터의 상기 마이너스 전극은 접지에 접속되고 상기 제1 플라잉 커패시터의 상기 플러스 전극은 상기 제1 출력 노드에 접속되는, 다중 출력 차지 펌프.
제2항에 있어서, 상기 제2 모드에서 상기 제2 플라잉 커패시터의 상기 마이너스 전극은 상기 입력 전압에 접속되고 상기 제1 플라잉 커패시터의 상기 플러스 전극은 상기 제2 출력 노드에 접속되는, 다중 출력 차지 펌프.
제2항에 있어서, 상기 제2 모드에서 상기 제2 플라잉 커패시터의 상기 마이너스 전극은 접지에 접속되고 상기 제1 플라잉 커패시터의 상기 플러스 전극은 상기 제2 출력 노드에 접속되는, 다중 출력 차지 펌프.
제2항에 있어서, 상기 제2 모드에서 상기 제2 플라잉 커패시터의 상기 마이너스 전극은 상기 입력 전압에 접속되고 상기 제1 플라잉 커패시터의 상기 플러스 전극은 상기 제3 출력 노드에 접속되는, 다중 출력 차지 펌프.
제2항에 있어서, 상기 제2 모드에서 상기 제2 플라잉 커패시터의 상기 마이너스 전극은 접지에 접속되고 상기 제1 플라잉 커패시터의 상기 플러스 전극은 상기 제3 출력 노드에 접속되는, 다중 출력 차지 펌프.
제2항에 있어서, 상기 제3 모드에서 상기 제1 및 제2 플라잉 커패시터들의 상기 마이너스 전극들은 접지에 접속되고 상기 제1 및 제2 플라잉 커패시터들의 상기 플러스 전극들은 상기 제1 출력 노드에 접속되는, 다중 출력 차지 펌프.
제2항에 있어서, 상기 제3 모드에서 상기 제1 및 제2 플라잉 커패시터들의 상기 마이너스 전극들은 상기 입력 전압에 접속되고 상기 제1 및 제2 플라잉 커패시터들의 상기 플러스 전극들은 상기 제1 출력 노드에 접속되는, 다중 출력 차지 펌프.
제2항에 있어서, 상기 제3 모드에서 상기 제1 및 제2 플라잉 커패시터들의 상기 마이너스 전극들은 접지에 접속되고 상기 제1 및 제2 플라잉 커패시터들의 상기 플러스 전극들은 상기 제2 출력 노드에 접속되는, 다중 출력 차지 펌프.
제2항에 있어서, 상기 제3 모드에서 상기 제1 및 제2 플라잉 커패시터들의 상기 마이너스 전극들은 상기 입력 전압에 접속되고 상기 제1 및 제2 플라잉 커패시터들의 상기 플러스 전극들은 상기 제2 출력 노드에 접속되는, 다중 출력 차지 펌프.
제2항에 있어서, 상기 제3 모드에서 상기 제1 및 제2 플라잉 커패시터들의 상기 마이너스 전극들은 접지에 접속되고 상기 제1 및 제2 플라잉 커패시터들의 상기 플러스 전극들은 상기 제3 출력 노드에 접속되는, 다중 출력 차지 펌프.
제2항에 있어서, 상기 제3 모드에서 상기 제1 및 제2 플라잉 커패시터들의 상기 마이너스 전극들은 상기 입력 전압에 접속되고 상기 제1 및 제2 플라잉 커패시터들의 상기 플러스 전극들은 상기 제3 출력 노드에 접속되는, 다중 출력 차지 펌프.
제5항에 있어서, 상기 제2 모드에서 상기 제1 및 제2 플라잉 커패시터들의 상기 플러스 전극들은 접지에 접속되고 상기 제1 및 제2 플라잉 커패시터들의 상기 마이너스 전극들은 상기 제2 출력 노드에 접속되는, 차지 펌프.
제5항에 있어서, 상기 제2 모드에서 상기 제1 및 제2 플라잉 커패시터들의 상기 플러스 전극들은 접지에 접속되고 상기 제1 및 제2 플라잉 커패시터들의 상기 마이너스 전극들은 상기 제3 출력 노드에 접속되는, 차지 펌프.
제5항에 있어서, 상기 제3 모드에서 상기 제1 플라잉 커패시터의 상기 플러스 전극은 접지에 접속되고 상기 제2 플라잉 커패시터의 상기 마이너스 전극은 상기 제1 출력 노드에 접속되는, 차지 펌프.
제5항에 있어서, 상기 제3 모드에서 상기 제1 플라잉 커패시터의 상기 플러스 전극은 접지에 접속되고 상기 제2 플라잉 커패시터의 상기 마이너스 전극은 상기 제2 출력 노드에 접속되는, 차지 펌프.
제5항에 있어서, 상기 제3 모드에서 상기 제1 플라잉 커패시터의 상기 플러스 전극은 접지에 접속되고 상기 제2 플라잉 커패시터의 상기 마이너스 전극은 상기 제3 출력 노드에 접속되는, 차지 펌프.