JP2006109565A - Ｄｃ−ｄｃコンバータ - Google Patents

Abstract

【課題】必要な出力電圧の数が増加しても、出来るだけキャパシタの数を削減することで、実装面積を小さくし、制作費用の低減化を実現できるＤＣ−ＤＣコンバータの提供。
【解決手段】第１のタイミングでは、ＭＯＳトランジスタＳＷ１、ＳＷ５のみオンさせ、キャパシタＣ１を入力電圧ＶＩＮにより充電させる。第２のタイミングでは、ＭＯＳトランジスタＳＷ２、ＳＷ３のみオンさせ、入力電圧ＶＩＮとキャパシタＣ１の充電電圧ＶＩＮとの和の電圧２ＶＩＮが、正の出力電圧ＶＯＵＴ１となる。第３のタイミングでは、第１のタイミングと同様にキャパシタＣ１の充電を行う。第４のタイミングでは、ＭＯＳトランジスタＳＷ４、ＳＷ６のみオンさせ、グランドＧＮＤとキャパシタＣ１の充電電圧ＶＩＮとの差の電圧−ＶＩＮが、負の出力電圧−ＶＯＵＴ１となる。
【選択図】 図１

Description

本発明は、例えば液晶パネル用の電源等に使用され、入力直流電圧に基づいて任意の出力直流電圧に変換するＤＣ−ＤＣコンバータに関するものである。

従来、この種のＤＣ−ＤＣコンバータの一例としては、チャージポンプ型のＤＣ−ＤＣコンバータが知られている（例えば、特許文献１）。
図１９は、従来の正電圧出力の１段チャージポンプ型ＤＣ−ＤＣコンバータの概略回路図である。このＤＣ−ＤＣコンバータは、図１９に示すように、タイミング信号生成回路ＴＧ１と、このタイミング信号生成回路ＴＧ１からの出力に基づいてオンオフ制御されるＭＯＳトランジスタＳＷ１〜ＳＷ４と、ＭＯＳトランジスタＳＷ１〜ＳＷ４のスイッチング動作により入力電圧ＶＩＮから２倍の正の電圧を生成するためのキャパシタＣ１、Ｃ2 と、正電圧用のレベルシフタＬＳ１〜ＬＳ４とを備えている。

ＭＯＳトランジスタＳＷ1 〜ＳＷ３はＰ型ＭＯＳトランジスタであり、ＭＯＳトランジスタＳＷ４はＮ型ＭＯＳトランジスタである。レベルシフタＬＳ1 〜ＬＳ４は、図２０に示すように、ＭＯＳトランジスタＬ１〜Ｌ６で構成される。ＭＯＳトランジスタＬ１、Ｌ３、Ｌ５はＰ型ＭＯＳトランジスタであり、ＭＯＳトランジスタＬ２、Ｌ４、Ｌ６はＮ型ＭＯＳトランジスタである。また、レベルシフタＬＳ１〜ＬＳ４は、高電位側の電源ＶＨＩと低電位側の電源ＶＬO とグランドＧＮＤによって動作する。

次に、このような構成からなるＤＣ−ＤＣコンバータの動作について、図２１〜図２３を参照して説明する。
タイミング信号生成回路ＴＧ１は、キャパシタＣ２からキャパシタＣ１に向かって流れる逆電流を防止するため、ノーオーバーラップ・クロックであるタイミング信号Φ１、Φ２とその反転信号Φ１Ｂ、Φ２Ｂとをそれぞれ生成する。

タイミング信号Φ１、Φ１Ｂは、レベルシフタＬＳ１、ＬＳ４に入力し、電圧を変換することによって、制御信号ΦＳＷ１、ΦＳＷ４となる。また、タイミング信号Φ２Ｂは、レベルシフタＬＳ２、ＬＳ３に入力し、電圧を変換することによって、制御信号ΦＳＷ２、ΦＳＷ３となる。図２１に示すような、制御信号ΦＳＷ１〜ΦＳＷ４がＭＯＳトランジスタＳＷ１〜ＳＷ４のゲートに供給され、これにより、ＭＯＳトランジスタＳＷ１〜ＳＷ４がオンオフ制御される。

このような制御により、図２１に示す期間Ｔ１では、ＭＯＳトランジスタＳＷ１、ＳＷ４がオンし、ＭＯＳトランジスタＳＷ２、ＳＷ３がオフした状態になる。すなわち、期間Ｔ１における等価回路は図２２に示すようになり、キャパシタＣ１は入力電圧ＶＩＮにより充電され、キャパシタＣ１の一端側の電位ＶＣ１＋は入力電圧ＶＩＮとなり、キャパシタＣ１の他端側の電位ＶＣ１−はグランドＧＮＤとなる。これと同時に、正の出力電圧ＶＯＵＴ１はキャパシタＣ２の両端の電圧となる。

一方、図２１に示す期間Ｔ２では、ＭＯＳトランジスタＳＷ２、ＳＷ３がオンし、ＭＯＳトランジスタＳＷ１、ＳＷ４がオフした状態になる。すなわち、期間Ｔ２における等価回路は図２３に示すようになり、キャパシタＣ１の一端側の電位ＶＣ１＋は出力電圧ＶＯＵＴ１となり、キャパシタＣ１の他端側の電位ＶＣ１−は入力電圧ＶＩＮとなる。この時、キャパシタＣ１の電荷がキャパシタＣ２へ移動し、入力電圧ＶＩＮとキャパシタＣ１の充電電圧ＶＩＮとの和の電圧２ＶＩＮが、正の出力電圧ＶＯＵＴ１となる。

また、図２１に示す期間Ｔ０では、ＭＯＳトランジスタＳＷ１〜ＳＷ４がオフした状態になり、キャパシタＣ１とキャパシタＣ２の間で電荷の移動がなくなる。そのため、期間Ｔ１と期間Ｔ２が切り替わる時に、キャパシタＣ２からキャパシタＣ１へ向かって流れる逆電流を防止する。
このとき、グランドＧＮＤを０Ｖとすると、正の出力電圧ＶＯＵＴ１は、次の（１) 式のようになり、期間Ｔ１と期間Ｔ２の動作を期間Ｔ０の動作を挟んで繰り返すことにより、出力電圧を維持することができる。
ＶＯＵＴ１ =ＶＩＮ×２ ・・・（１)

上記のように、正電圧出力の１段チャージポンプ型ＤＣ−ＤＣコンバータは入力電圧の２倍の電圧を生成するために、２個のキャパシタを必要とする。同様に、正電圧出力のＮ段チャージポンプ型ＤＣ−ＤＣコンバータでは、出力電圧ＶＯＵＴＮは、次の（２) 式のようになり、必要とするキャパシタの個数は、次の（３) 式のようになる。
ＶＯＵＴＮ =ＶＩＮ×（Ｎ＋１) ・・・(２)
キャパシタの個数 =Ｎ＋１ ・・・(３)

次に、従来の負電圧出力のチャージポンプ型ＤＣ−ＤＣコンバータについて、図２４〜図２８を参照して説明する。
図２４は、従来の負電圧出力の１段チャージポンプ型ＤＣ−ＤＣコンバータの概略回路図である。このＤＣ−ＤＣコンバータは、図２４に示すように、タイミング信号生成回路ＴＧ１と、このタイミング信号生成回路ＴＧ１からの出力に基づいてオンオフ制御されるＭＯＳトランジスタＳＷ５〜ＳＷ８と、ＭＯＳトランジスタＳＷ５〜ＳＷ８のスイッチング動作により入力電圧ＶＩＮから−１倍の負の電圧を生成するためのキャパシタＣ３、Ｃ４と、正電圧用のレベルシフタＬＳ５、ＬＳ６と、負電圧用のレベルシフタＬＳ７、ＬＳ８とを備えている。

ＭＯＳトランジスタＳＷ５はＰ型ＭＯＳトランジスタであり、ＭＯＳトランジスタＳＷ６〜ＳＷ８はＮ型ＭＯＳトランジスタである。レベルシフタＬＳ５、ＬＳ６は、図２０に示すように、ＭＯＳトランジスタＬ１〜Ｌ６で構成される。また、レベルシフタＬＳ７、ＬＳ８は、図２５に示すように、ＭＯＳトランジスタＬ７〜Ｌ１２で構成される。ＭＯＳトランジスタＬ７、Ｌ９、Ｌ１１はＰ型ＭＯＳトランジスタであり、ＭＯＳトランジスタＬ８、Ｌ１０、Ｌ１２はＮ型ＭＯＳトランジスタである。レベルシフタＬＳ５〜ＬＳ８は、高電位側の電源ＶＨＩと低電位側の電源ＶＬＯと入力電圧ＶＩＮによって動作する。

次に、このような構成からなるＤＣ−ＤＣコンバータの動作について、図２６〜図２８を参照して説明する。
タイミング信号生成回路ＴＧ１は、キャパシタＣ３からキャパシタＣ４に向かって流れる逆電流を防止するため、ノーオーバーラップ・クロックであるタイミング信号Φ１、Φ２とその反転信号Φ１Ｂ、Φ２Ｂを生成する。

タイミング信号Φ１、Φ１Ｂは、レベルシフタＬＳ５、ＬＳ７に入力し、電圧を変換することによって、制御信号ΦＳＷ５、ΦＳＷ７となる。また、タイミング信号Φ２、Φ２Ｂは、レベルシフタＬＳ６、ＬＳ８に入力し、電圧を変換することによって、制御信号ΦＳＷ６、ΦＳＷ８となる。図２６に示すような、制御信号ΦＳＷ５〜ΦＳＷ８がＭＯＳトランジスタＳＷ５〜ＳＷ８のゲートに供給され、これにより、ＭＯＳトランジスタＳＷ５〜ＳＷ８がオンオフ制御される。

このような制御により、図２６に示す期間Ｔ１では、ＭＯＳトランジスタＳＷ５、ＳＷ７がオンし、ＭＯＳトランジスタＳＷ６、ＳＷ８がオフした状態になる。すなわち、期間Ｔ１における等価回路は図２７に示すようになり、キャパシタＣ３は入力電圧ＶＩＮにより充電され、キャパシタＣ３の一端側の電位ＶＣ３＋は入力電圧ＶＩＮとなり、キャパシタＣ３の他端側の電位ＶＣ３−はグランドＧＮＤとなる。これと同時に、負の出力電圧−ＶＯＵＴ１はキャパシタＣ４の両端の電圧となる。

一方、図２６に示す期間Ｔ２では、ＭＯＳトランジスタＳＷ６、ＳＷ８がオンし、ＭＯＳトランジスタＳＷ５、ＳＷ７がオフした状態になる。すなわち、期間Ｔ２における等価回路は図２８に示すようになり、キャパシタＣ３の一端側の電位ＶＣ３＋はグランドＧＮＤとなり、キャパシタＣ３の他端側の電位ＶＣ３−は出力電圧−ＶＯＵＴ１となる。この時、キャパシタＣ３の電荷がキャパシタＣ４へ移動し、グランドＧＮＤとキャパシタＣ３の充電電圧ＶＩＮとの差の電圧−ＶＩＮが、負の出力電圧−ＶＯＵＴ１となる。

また、図２６に示す期間Ｔ０では、ＭＯＳトランジスタＳＷ５〜ＳＷ８がオフした状態になり、キャパシタＣ３とキャパシタＣ４の間で電荷の移動がなくなる。そのため、期間Ｔ１と期間Ｔ２が切り替わる時に、キャパシタＣ３からキャパシタＣ４へ向かって流れる逆電流を防止する。
このとき、グランドＧＮＤを０Ｖとすると、負の出力電圧−ＶＯＵＴ１は、次の（４) 式のようになり、期間Ｔ１と期間Ｔ２の動作を期間Ｔ０の動作を挟んで繰り返すことにより、出力電圧を維持することができる。
−ＶＯＵＴ１ =ＶＩＮ×−１ ・・・（４)

上記のように、負電圧出力の１段チャージポンプ型ＤＣ−ＤＣコンバータは入力電圧の−１倍の電圧を生成するために、２個のキャパシタを必要とする。同様に、負電圧出力のＮ段チャージポンプ型ＤＣ−ＤＣコンバータでは、出力電圧−ＶＯＵＴＮは、次の（５) 式のようになり、必要とするキャパシタの個数は、次の（６) 式のようになる。
−ＶＯＵＴＮ =ＶＩＮ×−１×Ｎ ・・・(５)
キャパシタの個数 =Ｎ＋１ ・・・(６)
特開２００２−３０５８７１号公報

上述したように、従来のチャージポンプ型のＤＣ−ＤＣコンバータにおいては、必要とする正の出力電圧または負の出力電圧が多くなればなるほど、その出力電圧を生成するために必要なキャパシタの個数が増加する。その結果、ＤＣ−ＤＣコンバータの実装面積が大きくなり、コストも高くなるという問題点があった。
そこで、本発明の目的は、上記の点に鑑み、必要な出力電圧の数が増加しても、出来るだけキャパシタの数を削減することで、実装面積を小さくし、制作費用の低減化を実現できるＤＣ−ＤＣコンバータを提供することにある。

上記の課題を解決し本発明の目的を達成するために、請求項１〜請求項８に係る各発明は、以下のように構成した。
すなわち、請求項１に係る発明は、入力電圧が入力される入力端子と、第１及び第２の電極を有するキャパシタと、所望の電圧を出力する複数の出力端子と、第１のタイミングで、前記キャパシタの第１の電極を前記入力端子に接続し、前記キャパシタの第２の電極をグランドに接続して前記入力電圧で前記キャパシタを充電する第１及び第２のスイッチと、前記第１のタイミングに続く複数のタイミングで、前記キャパシタの第１の電極および第２の電極のいずれか一方の電極を、前記複数の出力端子のうちの所定の１つに接続し、他方の電極を前記入力端子、グランドまたは前記複数の出力端子のうちの所定の他の１つに接続する第３及び第４以降のスイッチと、を備え、前記第１のタイミングと、前記第１のタイミングに続く複数の各タイミングとを交互に動作させて、前記複数の出力端子にそれぞれ異なる電圧を出力するようになっている。

請求項２に係る発明は、入力電圧が入力される入力端子と、第１及び第２の電極を有するキャパシタと、所望の電圧を出力する第１および第２の出力端子と、第１のタイミングで、前記キャパシタの第１の電極を前記入力端子に接続し、前記キャパシタの第２の電極をグランド電位に接続して前記入力電圧で前記キャパシタを充電する第１及び第２のスイッチと、第２のタイミングで、前記キャパシタの第１の電極および第２の電極のいずれか一方の電極を、前記第１の出力端子に接続し、他方の電極を前記入力端子、グランド電位または前記第２の出力端子に接続する第３及び第４のスイッチと、第３のタイミングで、前記キャパシタの第１の電極および第２の電極のいずれか一方の電極を、前記第２の出力端子に接続し、他方の電極を前記入力端子、グランド、または前記第１の出力端子に接続する第５及び第６のスイッチと、を備え、前記第１のタイミングと、この第１のタイミングに続く前記第２および第３の各タイミングをそれぞれ交互に動作させて、前記第１および第２の出力端子にそれぞれ異なる電圧をするようになっている。

請求項３に係る発明は、請求項２に記載のＤＣ−ＤＣコンバータにおいて、前記第３のスイッチは、前記キャパシタの第１の電極を前記第１の出力端子に接続するように制御され、前記第４のスイッチは、前記キャパシタの第２の電極を前記入力端子に接続するように制御され、前記第５のスイッチは、前記キャパシタの第１の電極を前記第２の出力端子に接続するように制御され、前記第６のスイッチは、前記キャパシタの第２の電極を前記第１の出力端子に接続するように制御され、前記第２の出力端子の出力電圧は、前記第１の出力端子の出力電圧より高い電圧を出力するようになっている。

請求項４に係る発明は、請求項２に記載のＤＣ−ＤＣコンバータにおいて、前記第３のスイッチは、前記キャパシタの第１の電極をグランドに接続するように制御され、前記第４のスイッチは、前記キャパシタの第２の電極を前記第１の出力端子に接続するように制御され、前記第５のスイッチは、前記キャパシタの第１の電極を前記第１の出力端子に接続するように制御され、前記第６のスイッチは、前記キャパシタの第２の電極を前記第２の出力端子に接続するように制御され、前記第２の出力端子の出力電圧は、前記第１の出力端子の出力電圧より低い電圧を出力するようになっている。

請求項５に係る発明は、請求項２に記載のＤＣ−ＤＣコンバータにおいて、前記第３のスイッチは、前記キャパシタの第１の電極を前記第１の出力端子に接続するように制御され、前記第４のスイッチは、前記キャパシタの第２の電極を前記入力端子に接続するように制御され、前記第５のスイッチは、前記キャパシタの第１の電極をグランドに接続するように制御され、前記第６のスイッチは、前記キャパシタの第２の電極を前記第２の出力端子に接続するように制御され、前記第１および第２の出力端子は、それぞれ正負の電圧を出力するようになっている。

請求項６に係る発明は、請求項５に記載のＤＣ−ＤＣコンバータにおいて、さらに、所望の電圧を出力する第３の出力端子と、第４のタイミングで、前記キャパシタの第１の電極および第２の電極のいずれか一方の電極を、前記第３の出力端子に接続し、他方の電極を前記第１の出力端子または前記第２の出力端子に接続する第７および第８のスイッチと、を備えている。

請求項７に係る発明は、請求項１乃至請求項６のうちのいずれか１つに記載のＤＣ−ＤＣコンバータにおいて、前記スイッチはトランジスタからなり、かつ、前記トランジスタをオンオフ制御するためのクロック信号の電圧レベルをシフトするレベルシフタを備え、前記レベルシフタは、前記クロック信号をそれぞれ前記複数の出力端子の電圧に変換して、前記トランジスタのオンオフ制御を行うようになっている。
請求項８に係る発明は、請求項１乃至請求項７のうちのいずれか１つに記載のＤＣ−ＤＣコンバータにおいて、さらに、前記各出力端子とグランドとの間に接続される出力用のキャパシタを備えている。

本発明によれば、正負などの複数の電圧を生成するＤＣ−ＤＣコンバータにおいて、スイッチであるＭＯＳトランジスタをオンオフ制御するタイミングを増やし、出力電圧を生成するためのキャパシタを時分割で用いるようにした。
このため、出力電圧を生成するために必要なキャパシタの個数を減らしても、所望の複数の電圧を生成することが可能となる。
その結果、本発明によれば、外付け部品の数が減り、実装面積を小さくすることができ、さらにコストを低くすることが実現できる

以下、図面を参照して本発明の実施形態について説明する。
（第１実施形態）
図１は、本発明のＤＣ−ＤＣコンバータの第１実施形態の構成を示す回路図である。
この第１実施形態に係るＤＣ−ＤＣコンバータは、正負の電圧が出力できるチャージポンプ型のＤＣ−ＤＣコンバータである。

この第１実施形態は、図１に示すように、タイミング信号生成回路ＴＧ１と、このタイミング信号生成回路ＴＧ１からの出力に基づいてオンオフ制御されるスイッチであるＭＯＳトランジスタＳＷ１〜ＳＷ６と、ＭＯＳトランジスタＳＷ１〜ＳＷ６のスイッチング動作により入力電圧ＶＩＮから２倍の正の電圧と−１倍の負の電圧とを共に生成するためのキャパシタＣ１と、２倍の正の電圧を出力するための出力用のキャパシタＣ２と、−１倍の負の電圧を出力するための出力用のキャパシタＣ３と、正電圧用のレベルシフタＬＳ１〜ＬＳ４と、負電圧用のレベルシフタＬＳ５、ＬＳ６とを、少なくとも備えている。

タイミング信号生成回路ＴＧ１は、キャパシタＣ２からキャパシタＣ１に向かって流れる逆電流と、キャパシタＣ１からキャパシタＣ３に向かって流れる逆電流を防止するため、ノーオーバーラップ・クロックであるタイミング信号Φ１、Φ２、Φ３とその反転信号Φ１Ｂ、Φ２Ｂ、Φ３Ｂを生成する回路である。
ＭＯＳトランジスタＳＷ１〜ＳＷ３はＰ型ＭＯＳトランジスタからなり、ＭＯＳトランジスタＳＷ４〜ＳＷ６はＮ型ＭＯＳトランジスタからなる。

レベルシフタＬＳ１〜ＬＳ６は、タイミング信号生成回路ＴＧ１からタイミング信号を受け取り、この受け取ったタイミング信号のレベルシフト（電圧変換）を行なって図２に示すような制御信号ΦＳＷ１〜ΦＳＷ６を生成し、その制御信号ΦＳＷ１〜ΦＳＷ６をＭＯＳトランジスタＳＷ１〜ＳＷ６の各ゲートに供給するものである。これにより、ＭＯＳトランジスタＳＷ１〜ＳＷ６は後述のようにオンオフ制御される。

ここで、レベルシフタＬＳ１、ＬＳ２はグランドレベルと出力端子１２から出力される正の出力電圧ＶＯＵＴ１（２ＶＩＮ）との間で動作し、レベルシフタＬＳ３、ＬＳ４はグランドレベルと入力電圧ＶＩＮとの間で動作し、レベルシフタＬＳ５、ＬＳ６は、入力電圧ＶＩＮと出力端子１３から出力される負の出力電圧−ＶＯＵＴ１との間で動作するようになっている。

この第１実施形態の構成についてさらに詳述すると、入力電圧ＶＩＮを入力する入力端子１１と、正の出力電圧ＶＯＵＴ１を出力する出力端子１２と、負の出力電圧−ＶＯＵＴ１を出力する出力端子１３とを備えている。
ＭＯＳトランジスタＳＷ１，ＳＷ２は、入力端子１１と出力端子１２との間に直列に接続されている。ＭＯＳトランジスタＳＷ５，ＳＷ６は、グランドＧＮＤと出力端子１３との間に直列に接続されている。ＭＯＳトランジスタＳＷ３は、入力端子１１とＭＯＳトランジスタＳＷ５，ＳＷ６の共通接続部との間に接続されている。ＭＯＳトランジスタＳＷ４は、ＭＯＳトランジスタＳＷ１，ＳＷ２の共通接続部とグランドＧＮＤとの間に接続されている。

キャパシタＣ１は、その一端の電極がＭＯＳトランジスタＳＷ１，ＳＷ２の共通接続部に接続され、その他端の電極がＭＯＳトランジスタＳＷ５，ＳＷ６の共通接続部に接続されている。また、キャパシタＣ２は、その一端の電極が出力端子ＶＯＵＴ１に接続され、その他端の電極がグランドＧＮＤに接続されている。さらに、キャパシタＣ３は、その一端の電極が出力端子ＶＯＵＴ２に接続され、その他端の電極がグランドＧＮＤに接続されている。

レベルシフタＬＳ１は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ１Ｂのレベルシフトを行って制御信号ΦＳＷ１を生成し、その制御信号ΦＳＷ１をＭＯＳトランジスタＳＷ１のゲートに出力するようになっている。レベルシフタＬＳ２は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ２Ｂのレベルシフトを行って制御信号ΦＳＷ２を生成し、その制御信号ΦＳＷ２をＭＯＳトランジスタＳＷ２のゲートに出力するようになっている。レベルシフタＬＳ３は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ２Ｂのレベルシフトを行って制御信号ΦＳＷ３を生成し、その制御信号ΦＳＷ３をＭＯＳトランジスタＳＷ３のゲートに出力するようになっている。

また、レベルシフタＬＳ４は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ３のレベルシフトを行って制御信号ΦＳＷ４を生成し、その制御信号ΦＳＷ４をＭＯＳトランジスタＳＷ４のゲートに出力するようになっている。レベルシフタＬＳ５は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ１のレベルシフトを行って制御信号ΦＳＷ５を生成し、その制御信号ΦＳＷ５をＭＯＳトランジスタＳＷ５のゲートに出力するようになっている。レベルシフタＬＳ６は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ３のレベルシフトを行って制御信号ΦＳＷ６を生成し、その制御信号ΦＳＷ６をＭＯＳトランジスタＳＷ６のゲートに出力するようになっている。

次に、このような構成からなる第１実施形態の動作について、図１〜図６を参照して説明する。
図１に示すタイミング信号生成回路ＴＧ１は、キャパシタＣ２からキャパシタＣ１に向かって流れる逆電流と、キャパシタＣ１からキャパシタＣ３に向かって流れる逆電流を防止するため、ノーオーバーラップ・クロックであるタイミング信号Φ１、Φ２、Φ３とその反転信号Φ１Ｂ、Φ２Ｂ、Φ３Ｂを生成する。

図１に示す各レベルシフタＬＳ１〜ＬＳ６は、以下のような各動作を行う。すなわち、レベルシフタＬＳ１は、タイミング信号Φ１Ｂにより図２に示すような制御信号ΦＳＷ１を生成し、その制御信号ΦＳＷ１をＭＯＳトランジスタＳＷ１のゲートに出力する。レベルシフタＬＳ２は、タイミング信号Φ２Ｂにより図２に示すような制御信号ΦＳＷ２を生成し、その制御信号ΦＳＷ２をＭＯＳトランジスタＳＷ２のゲートに出力する。レベルシフタＬＳ３は、タイミング信号Φ２Ｂにより図２に示すような制御信号ΦＳＷ３を生成し、その制御信号ΦＳＷ３をＭＯＳトランジスタＳＷ３のゲートに出力する。

また、レベルシフタＬＳ４は、タイミング信号Φ３により図２に示すような制御信号ΦＳＷ４を生成し、その制御信号ΦＳＷ４をＭＯＳトランジスタＳＷ４のゲートに出力する。レベルシフタＬＳ５は、タイミング信号Φ１により図２に示すような制御信号ΦＳＷ５を生成し、その制御信号ΦＳＷ５をＭＯＳトランジスタＳＷ５のゲートに出力する。レベルシフタＬＳ６は、タイミング信号Φ３により図２に示すような制御信号ΦＳＷ６を生成し、その制御信号ΦＳＷ６をＭＯＳトランジスタＳＷ６のゲートに出力する。
このように、図２に示す各制御信号ΦＳＷ１〜ΦＳＷ６が、対応するＭＯＳトランジスタＳＷ１〜ＳＷ６のゲートに供給され、これに応じて、ＭＯＳトランジスタＳＷ１〜ＳＷ６がそれぞれ以下のようにオンオフ制御される。

すなわち、図２に示す期間Ｔ１では、ＭＯＳトランジスタＳＷ１、ＳＷ５がオンし、ＭＯＳトランジスタＳＷ２〜ＳＷ４、ＳＷ６がオフした状態になる。すなわち、期間Ｔ１における等価回路は図３に示すようになり、キャパシタＣ１は入力電圧ＶＩＮにより充電され、キャパシタＣ１の一端側の電位ＶＣ１+ は入力電圧ＶＩＮとなり、キャパシタＣ１の他端側の電位ＶＣ１−はグランドＧＮＤとなる。これと同時に、正の出力電圧ＶＯＵＴ１はキャパシタＣ２の両端の電圧となり、負の出力電圧−ＶＯＵＴ１はキャパシタＣ３の両端の電圧となる。

次に、図２に示す期間Ｔ２では、ＭＯＳトランジスタＳＷ２、ＳＷ３がオンし、ＭＯＳトランジスタＳＷ１、ＳＷ４、ＳＷ５、ＳＷ６がオフした状態になる。すなわち、期間Ｔ２における等価回路は図４に示すようになり、キャパシタＣ１の一端側の電位ＶＣ１＋は出力電圧ＶＯＵＴ１となり、キャパシタＣ１の他端側の電位ＶＣ１−は入力電圧ＶＩＮとなる。この時、キャパシタＣ１の電荷がキャパシタＣ２へ移動し、入力電圧ＶＩＮとキャパシタＣ１の充電電圧ＶＩＮとの和の電圧２ＶＩＮが、正の出力電圧ＶＯＵＴ１となる。これと同時に、負の出力電圧−ＶＯＵＴ１はキャパシタＣ３の両端の電圧となる。

図２に示す期間Ｔ３では、期間Ｔ１と同じ制御状態であり、期間Ｔ３における等価回路は図１５に示すようになる。このときには、キャパシタＣ１は入力電圧ＶＩＮにより充電され、キャパシタＣ１の一端側の電位ＶＣ１＋は入力電圧ＶＩＮとなり、キャパシタＣ１の他端側の電位ＶＣ１−はグランドＧＮＤとなる。これと同時に、正の出力電圧ＶＯＵＴ１はキャパシタＣ２の両端の電圧となり、負の出力電圧−ＶＯＵＴ１はキャパシタＣ３の両端の電圧となる。

さらに、図２に示す期間Ｔ４では、ＭＯＳトランジスタＳＷ４、ＳＷ６がオンし、ＭＯＳトランジスタＳＷ１〜ＳＷ３、ＳＷ５がオフした状態になる。すなわち、期間Ｔ４における等価回路は図６に示すようになり、キャパシタＣ１の一端側の電位ＶＣ１＋はグランドＧＮＤとなり、キャパシタＣ１の他端側の電位ＶＣ１−は出力電圧−ＶＯＵＴ１となる。この時、キャパシタＣ１の電荷がキャパシタＣ３へ移動し、グランドＧＮＤとキャパシタＣ１の充電電圧ＶＩＮとの差の電圧−ＶＩＮが、負の出力電圧−ＶＯＵＴ１となる。これと同時に、正の出力電圧ＶＯＵＴ１はキャパシタＣ２の両端の電圧となる。

また、図２に示す期間Ｔ０では、ＭＯＳトランジスタＳＷ１〜ＳＷ６がオフした状態になり、キャパシタＣ１〜Ｃ３の間で電荷の移動がなくなる。そのため、期間Ｔ１〜期間Ｔ４が切り替わる時に、キャパシタＣ２からキャパシタＣ１へ向かって流れる逆電流と、キャパシタＣ１からキャパシタＣ３へ向かって流れる逆電流を防止する。
このように、グランドＧＮＤを０Ｖとすると、正の出力電圧ＶＯＵＴ１と、 負の出力電圧−ＶＯＵＴ１とは、次の（７) 式と（８) 式のようになり、期間Ｔ１〜Ｔ４の各動作を期間Ｔ０の動作を挟んで繰り返すことにより、出力電圧を維持することができる。
ＶＯＵＴ１ =ＶＩＮ×２ ・・・（７)
−ＶＯＵＴ１ =ＶＩＮ×( −１) ・・・(８)

ここで、従来のＤＣ−ＤＣコンバータでは、入力電圧の２倍と−１倍の２つの出力電圧を生成するためには、（２）式と（５) 式から、正電圧出力の１段チャージポンプ型ＤＣ−ＤＣコンバータと負電圧出力の１段チャージポンプ型ＤＣ−ＤＣコンバータを用いる。このとき、（３) 式と（６) 式により、４つのキャパシタが必要である。
しかし、上述した第１実施形態によれば、キャパシタの個数を１つ減らし、３つのキャパシタでも、ＭＯＳトランジスタＳＷ１〜ＳＷ６をオンオフ制御するタイミング信号を増やし、それを制御することで、所望の出力電圧を生成することが出来る。

（第２実施形態）
図７は、本発明のＤＣ−ＤＣコンバータの第２実施形態の構成を示す回路図である。
この第２実施形態に係るＤＣ−ＤＣコンバータは、２つの正電圧が出力できるチャージポンプ型のＤＣ−ＤＣコンバータである。この第２実施形態が第１実施形態と異なる点は、入力電圧から生成した正の出力電圧を用いて、さらに高い正の出力電圧を生成するようにした点である。

この第２実施形態は、図７に示すように、タイミング信号生成回路ＴＧ１と、このタイミング信号生成回路ＴＧ１からの出力に基づいてオンオフ制御されるスイッチであるＭＯＳトランジスタＳＷ１〜ＳＷ６と、ＭＯＳトランジスタＳＷ１〜ＳＷ６のスイッチング動作により入力電圧ＶＩＮから２倍と３倍の正の電圧を共に生成するためのキャパシタＣ１と、２倍の正の電圧を出力するための出力用のキャパシタＣ２と、３倍の正の電圧を出力するための出力用のキャパシタＣ３と、正電圧用のレベルシフタＬＳ１〜ＬＳ６と、を少なくとも備えている。

タイミング信号生成回路ＴＧ１は、キャパシタＣ２からキャパシタＣ１に向かって流れる逆電流と、キャパシタＣ３からキャパシタＣ１に向かって流れる逆電流を防止するため、ノーオーバーラップ・クロックであるタイミング信号Φ１、Φ２、Φ３とその反転信号Φ１Ｂ、Φ２Ｂ、Φ３Ｂを生成する回路である。
ＭＯＳトランジスタＳＷ１〜ＳＷ５はＰ型ＭＯＳトランジスタからなり、ＭＯＳトランジスタＳＷ６はＮ型ＭＯＳトランジスタからなる。

レベルシフタＬＳ１〜ＬＳ６は、タイミング信号生成回路ＴＧ１からタイミング信号を受け取り、この受け取ったタイミング信号のレベルシフトを行なって図８に示すような制御信号ΦＳＷ１〜ΦＳＷ６を生成し、その制御信号ΦＳＷ１〜ΦＳＷ６をＭＯＳトランジスタＳＷ５〜ＳＷ６の各ゲートに供給するものである。これにより、ＭＯＳトランジスタＳＷ１〜ＳＷ６は後述のようにオンオフ制御される。

ここで、レベルシフタＬＳ１、ＬＳ２、ＬＳ３はグランドレベルと出力端子１４から出力される正の出力電圧ＶＯＵＴ２（３ＶＩＮ）との間で動作し、レベルシフタＬＳ４、ＬＳ５、ＬＳ６はグランドレベルと出力端子１２から出力される正の出力電圧ＶＯＵＴ１（２ＶＩＮ）との間で動作するようになっている。
この第２実施形態の構成についてさらに詳述すると、入力電圧ＶＩＮを入力する入力端子１１と、正の出力電圧ＶＯＵＴ１を出力する出力端子１２と、正の出力電圧ＶＯＵＴ１よりも電圧の高い正の出力電圧ＶＯＵＴ２を出力する出力端子１４とを備えている。

ＭＯＳトランジスタＳＷ１，ＳＷ２は、入力端子１１と出力端子１４との間に直列に接続されている。ＭＯＳトランジスタＳＷ５，ＳＷ６は、入力端子１１とグランドＧＮＤとの間に直列に接続されている。ＭＯＳトランジスタＳＷ３は、ＭＯＳトランジスタＳＷ１，ＳＷ２の共通接続部と出力端子１２との間に接続されている。ＭＯＳトランジスタＳＷ４は、ＭＯＳトランジスタＳＷ５，ＳＷ６の共通接続部と出力端子１２との間に接続されている。

キャパシタＣ１は、その一端の電極がＭＯＳトランジスタＳＷ１，ＳＷ２の共通接続部に接続され、その他端の電極がＭＯＳトランジスタＳＷ５，ＳＷ６の共通接続部に接続されている。また、キャパシタＣ２は、その一端の電極が出力端子１２に接続され、その他端の電極がグランドＧＮＤに接続されている。さらに、キャパシタＣ３は、その一端の電極が出力端子１４に接続され、その他端の電極がグランドＧＮＤに接続されている。

レベルシフタＬＳ１は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ１Ｂのレベルシフトを行って制御信号ΦＳＷ１を生成し、その制御信号ΦＳＷ１をＭＯＳトランジスタＳＷ１のゲートに出力するようになっている。レベルシフタＬＳ２は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ３Ｂのレベルシフトを行って制御信号ΦＳＷ２を生成し、その制御信号ΦＳＷ２をＭＯＳトランジスタＳＷ２のゲートに出力するようになっている。レベルシフタＬＳ３は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ２Ｂのレベルシフトを行って制御信号ΦＳＷ３を生成し、その制御信号ΦＳＷ３をＭＯＳトランジスタＳＷ３のゲートに出力するようになっている。

また、レベルシフタＬＳ４は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ３Ｂのレベルシフトを行って制御信号ΦＳＷ４を生成し、その制御信号ΦＳＷ４をＭＯＳトランジスタＳＷ４のゲートに出力するようになっている。レベルシフタＬＳ５は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ２Ｂのレベルシフトを行って制御信号ΦＳＷ５を生成し、その制御信号ΦＳＷ５をＭＯＳトランジスタＳＷ５のゲートに出力するようになっている。レベルシフタＬＳ６は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ１のレベルシフトを行って制御信号ΦＳＷ６を生成し、その制御信号ΦＳＷ６をＭＯＳトランジスタＳＷ６のゲートに出力するようになっている。

次に、このような構成からなる第２実施形態の動作について、図７〜図１１を参照して説明する。
図７に示すタイミング信号生成回路ＴＧ１は、キャパシタＣ２からキャパシタＣ１に向かって流れる逆電流と、キャパシタＣ３からキャパシタＣ１に向かって流れる逆電流を防止するため、ノーオーバーラップ・クロックであるタイミング信号Φ１、Φ２、Φ３とその反転信号Φ１Ｂ、Φ２Ｂ、Φ３Ｂを生成する。

図７に示す各レベルシフタＬＳ１〜ＬＳ６は、以下のような各動作を行う。すなわち、レベルシフタＬＳ１は、タイミング信号Φ１Ｂにより図８に示すような制御信号ΦＳＷ１を生成し、その制御信号ΦＳＷ１をＭＯＳトランジスタＳＷ１のゲートに出力する。レベルシフタＬＳ２は、タイミング信号Φ３Ｂにより図８に示すような制御信号ΦＳＷ２を生成し、その制御信号ΦＳＷ２をＭＯＳトランジスタＳＷ２のゲートに出力する。レベルシフタＬＳ３は、タイミング信号Φ２Ｂにより図８に示すような制御信号ΦＳＷ３を生成し、その制御信号ΦＳＷ３をＭＯＳトランジスタＳＷ３のゲートに出力する。

また、レベルシフタＬＳ４は、タイミング信号Φ３Ｂにより図８に示すような制御信号ΦＳＷ４を生成し、その制御信号ΦＳＷ４をＭＯＳトランジスタＳＷ４のゲートに出力する。レベルシフタＬＳ５は、タイミング信号Φ２Ｂにより図８に示すような制御信号ΦＳＷ５を生成し、その制御信号ΦＳＷ５をＭＯＳトランジスタＳＷ５のゲートに出力する。レベルシフタＬＳ６は、タイミング信号Φ３により図８に示すような制御信号ΦＳＷ６を生成し、その制御信号ΦＳＷ６をＭＯＳトランジスタＳＷ６のゲートに出力する。

このように、図８に示す各制御信号ΦＳＷ１〜ΦＳＷ６が、対応するＭＯＳトランジスタＳＷ１〜ＳＷ６のゲートに供給され、これに応じて、ＭＯＳトランジスタＳＷ１〜ＳＷ６がそれぞれ以下のようにオンオフ制御される。
すなわち、図８に示す期間Ｔ１では、ＭＯＳトランジスタＳＷ１、ＳＷ６がオンし、ＭＯＳトランジスタＳＷ２、ＳＷ３、ＳＷ４、ＳＷ５がオフした状態になる。すなわち、期間Ｔ１における等価回路は図９に示すようになり、キャパシタＣ１は入力電圧ＶＩＮにより充電され、キャパシタＣ１の一端側の電位ＶＣ１＋は入力電圧ＶＩＮとなり、キャパシタＣ１の他端側の電位ＶＣ１−はグランドＧＮＤとなる。これと同時に、正の出力電圧ＶＯＵＴ１はキャパシタＣ２の両端の電圧となり、正の出力電圧ＶＯＵＴ２はキャパシタＣ３の両端の電圧となる。

次に、図８に示す期間Ｔ２では、ＭＯＳトランジスタＳＷ３、ＳＷ５がオンし、ＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ４、ＳＷ６がオフした状態になる。すなわち、期間Ｔ２における等価回路は図１０に示すようになり、キャパシタＣ１の一端側の電位ＶＣ１＋は出力電圧ＶＯＵＴ１となり、キャパシタＣ１の他端側の電位ＶＣ１−は入力電圧ＶＩＮとなる。この時、キャパシタＣ１の電荷がキャパシタＣ２へ移動し、入力電圧ＶＩＮとキャパシタＣ１の充電電圧ＶＩＮとの和の電圧２ＶＩＮが、正の出力電圧ＶＯＵＴ１となる。これと同時に、正の出力電圧ＶＯＵＴ２はキャパシタＣ３の両端の電圧となる。

さらに、図８に示す期間Ｔ３では、ＭＯＳトランジスタＳＷ２、ＳＷ４がオンし、ＭＯＳトランジスタＳＷ１、ＳＷ３、ＳＷ５、ＳＷ６がオフした状態になる。すなわち、期間Ｔ３における等価回路は図１１に示すようになり、キャパシタＣ１の一端側の電位ＶＣ１＋は出力電圧ＶＯＵＴ２となり、キャパシタＣ１の他端側の電位ＶＣ１−は出力電圧ＶＯＵＴ１となる。この時、キャパシタＣ１の電荷がキャパシタＣ３へ移動し、出力電圧ＶＯＵＴ１とキャパシタＣ１の充電電圧ＶＩＮとの和の電圧３ＶＩＮが、正の出力電圧ＶＯＵＴ２となる。これと同時に、正の出力電圧ＶＯＵＴ１はキャパシタＣ２の両端の電圧となる。

また、図８に示す期間Ｔ０では、ＭＯＳトランジスタＳＷ１〜ＳＷ６がオフした状態になり、キャパシタＣ１〜Ｃ３の間で電荷の移動がなくなる。そのため、期間Ｔ１〜期間Ｔ４が切り替わる時に、キャパシタＣ２からキャパシタＣ１へ向かって流れる逆電流と、キャパシタＣ３からキャパシタＣ１へ向かって流れる逆電流を防止する。
このように、グランドＧＮＤを０Ｖとすると、正の出力電圧ＶＯＵＴ１と、ＶＯＵＴ２とは、次の（９) 式と( １０) 式のようになり、期間Ｔ１〜Ｔ３の各動作を期間Ｔ０の動作を挟んで繰り返すことにより、出力電圧を維持することができる。
ＶＯＵＴ１ =ＶＩＮ×２ ・・・（９)
ＶＯＵＴ２ =ＶＩＮ×３ ・・・（１０)

ここで、従来のＤＣ−ＤＣコンバータでは、入力電圧の２倍と３倍の２つの出力電圧を生成するためには、（２) 式から、正電圧出力の１段チャージポンプ型ＤＣ−ＤＣコンバータと２段チャージポンプ型ＤＣ−ＤＣコンバータを用いる。このとき、（３) 式より、５つのキャパシタが必要である。しかし、上述した実施形態によれば、必要なキャパシタの個数を２つ減らし、３つのキャパシタでも、ＭＯＳトランジスタＳＷ１〜ＳＷ６をオンオフ制御するタイミング信号を増やし、それを制御することで、所望の出力電圧を生成することができる。

（第３実施形態）
図１２は、本発明のＤＣ−ＤＣコンバータの第３実施形態の構成を示す回路図である。この第３実施形態に係るＤＣ−ＤＣコンバータは、正負の電圧が出力できるチャージポンプ型のＤＣ−ＤＣコンバータである。
この第３実施形態が第１実施形態と異なる点は、入力電圧から生成した負の出力電圧を用いて、より低い負の出力電圧を生成する点である。また、正負の３つの出力電圧ＶＯＵＴ１、−ＶＯＵＴ１、−ＶＯＵＴ２を生成する点である。

この第３実施形態は、図１２に示すように、タイミング信号生成回路ＴＧ１と、このタイミング信号生成回路ＴＧ１からの出力に基づいてオンオフ制御されるスイッチであるＭＯＳトランジスタＳＷ１〜ＳＷ８と、ＭＯＳトランジスタＳＷ１〜ＳＷ８のスイッチング動作により入力電圧ＶＩＮから２倍の正の電圧と−１倍と−２倍の負の電圧を共に生成するためのキャパシタＣ１と、２倍の正の電圧を出力するための出力用のキャパシタＣ２と、−１倍の負の電圧を出力するための出力用のキャパシタＣ３と、−２倍の負の電圧を出力するための出力用のキャパシタＣ４と、正電圧用のレベルシフタＬＳ１、ＬＳ２と、負電圧用のレベルシフタＬＳ３、ＬＳ５、ＬＳ６、ＬＳ８と、正電圧と負電圧両用のレベルシフタＬＳ４、ＬＳ７と、を少なくとも備えている。

タイミング信号生成回路ＴＧ１は、キャパシタＣ２からキャパシタＣ１に向かって流れる逆電流と、キャパシタＣ１からキャパシタＣ３に向かって流れる逆電流と、キャパシタＣ１からキャパシタＣ４に向かって流れる逆電流を防止するため、ノーオーバーラップ・クロックであるタイミング信号Φ１、Φ２、Φ３、Φ４とその反転信号Φ１Ｂ、Φ２Ｂ、Φ３Ｂ、Φ４Ｂを生成する回路である。

ＭＯＳトランジスタＳＷ１〜ＳＷ３はＰ型ＭＯＳトランジスタからなり、ＭＯＳトランジスタＳＷ４〜ＳＷ８はＮ型ＭＯＳトランジスタからなる。
レベルシフタＬＳ１〜ＬＳ８は、タイミング信号生成回路ＴＧ１からタイミング信号を受け取り、この受け取ったタイミング信号のレベルシフトを行なって図１４に示すような制御信号ΦＳＷ１〜ΦＳＷ８を生成し、その制御信号ΦＳＷ１〜ΦＳＷ８をＭＯＳトランジスタＳＷ１〜ＳＷ８の各ゲートに供給するものである。これにより、ＭＯＳトランジスタＳＷ１〜ＳＷ８は後述のようにオンオフ制御される。

正電圧と負電圧両用のレベルシフタＬＳ４、ＬＳ７は、図１３に示すように、ＭＯＳトランジスタＬ１３〜Ｌ２２で構成される。ＭＯＳトランジスタＬ１３、Ｌ１５、Ｌ１７、Ｌ１９、Ｌ２１はＰ型ＭＯＳトランジスタからなり、ＭＯＳトランジスタＬ１４、Ｌ１６、Ｌ１８、Ｌ２０、Ｌ２２はＮ型ＭＯＳトランジスタからなる。また、レベルシフタＬＳ４、ＬＳ７は、高電位側の電源ＶＨＩ、低電位側の電源ＶＬＯ、およびグランドＧＮＤによって動作するようになっている。

ここで、レベルシフタＬＳ１、ＬＳ２は、グランドレベルと出力端子１２から出力される正の出力電圧ＶＯＵＴ１（２ＶＩＮ）との間で動作し、レベルシフタＬＳ３、ＬＳ５、ＬＳ６、ＬＳ８は、入力電圧ＶＩＮと出力端子１５から出力される負の出力電圧−ＶＯＵＴ２（−２ＶＩＮ）との間で動作するようになっている。また、レベルシフタＬＳ４、ＬＳ７は、出力端子１２から出力される正の出力電圧ＶＯＵＴ１（２ＶＩＮ）と、出力端子１５から出力される負の出力電圧−ＶＯＵＴ２（−２ＶＩＮ）との間で動作するようになっている。

この第３実施形態の構成についてさらに詳述すると、入力電圧ＶＩＮを入力する入力端子１１と、正の出力電圧ＶＯＵＴ１を出力する出力端子１２と、負の出力電圧−ＶＯＵＴ１を出力する出力端子１３と、その負の出力電圧−ＶＯＵＴ１よりも大きな負の出力電圧−ＶＯＵＴ２を出力する出力端子１５とを備えている。
ＭＯＳトランジスタＳＷ１，ＳＷ２は、入力端子１１と出力端子１２との間に直列に接続されている。ＭＯＳトランジスタＳＷ３，ＳＷ６は、入力端子１１と出力端子１３との間に直列に接続されている。ＭＯＳトランジスタＳＷ５，ＳＷ８は、グランドＧＮＤと出力端子１５との間に直列に接続されている。ＭＯＳトランジスタＳＷ４は、ＭＯＳトランジスタＳＷ１，ＳＷ２の共通接続部とグランドＧＮＤとの間に接続されている。ＭＯＳトランジスタＳＷ７は、ＭＯＳトランジスタＳＷ１，ＳＷ２の共通接続部と出力端子１３との間に接続されている。

キャパシタＣ１は、その一端の電極がＭＯＳトランジスタＳＷ１，ＳＷ２の共通接続部に接続され、その他端の電極がＭＯＳトランジスタＳＷ３，ＳＷ６の共通接続部およびＭＯＳトランジスタＳＷ５，ＳＷ８の共通接続部にそれぞれ接続されている。また、キャパシタＣ２は、その一端の電極が出力端子１２に接続され、その他端の電極がグランドＧＮＤに接続されている。
さらに、キャパシタＣ３は、その一端の電極が出力端子１３に接続され、その他端の電極がグランドＧＮＤに接続されている。キャパシタＣ４は、その一端の電極が出力端子１５に接続され、その他端の電極がグランドＧＮＤに接続されている。

レベルシフタＬＳ１は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ１Ｂのレベルシフトを行って制御信号ΦＳＷ１を生成し、その制御信号ΦＳＷ１をＭＯＳトランジスタＳＷ１のゲートに出力するようになっている。レベルシフタＬＳ２は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ３Ｂのレベルシフトを行って制御信号ΦＳＷ２を生成し、その制御信号ΦＳＷ２をＭＯＳトランジスタＳＷ２のゲートに出力するようになっている。

レベルシフタＬＳ３は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ３Ｂのレベルシフトを行って制御信号ΦＳＷ３を生成し、その制御信号ΦＳＷ３をＭＯＳトランジスタＳＷ３のゲートに出力するようになっている。レベルシフタＬＳ４は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ２のレベルシフトを行って制御信号ΦＳＷ４を生成し、その制御信号ΦＳＷ４をＭＯＳトランジスタＳＷ４のゲートに出力するようになっている。

また、レベルシフタＬＳ５は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ１のレベルシフトを行って制御信号ΦＳＷ５を生成し、その制御信号ΦＳＷ５をＭＯＳトランジスタＳＷ５のゲートに出力するようになっている。レベルシフタＬＳ６は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ２のレベルシフトを行って制御信号ΦＳＷ６を生成し、その制御信号ΦＳＷ６をＭＯＳトランジスタＳＷ６のゲートに出力するようになっている。

さらに、レベルシフタＬＳ７は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ４のレベルシフトを行って制御信号ΦＳＷ７を生成し、その制御信号ΦＳＷ７をＭＯＳトランジスタＳＷ７のゲートに出力するようになっている。レベルシフタＬＳ８は、タイミング信号生成回路ＴＧ１からのタイミング信号Φ４のレベルシフトを行って制御信号ΦＳＷ８を生成し、その制御信号ΦＳＷ８をＭＯＳトランジスタＳＷ８のゲートに出力するようになっている。

次に、このような構成からなる第３実施形態の動作について、図１２、図１４〜図１８を参照して説明する。
図１２に示すタイミング信号生成回路ＴＧ１は、キャパシタＣ２からキャパシタＣ１に向かって流れる逆電流と、キャパシタＣ１からキャパシタＣ３に向かって流れる逆電流と、キャパシタＣ１からキャパシタＣ４に向かって流れる逆電流を防止するため、ノーオーバーラップ・クロックであるタイミング信号Φ１、Φ２、Φ３、Φ４とその反転信号Φ１Ｂ、Φ２Ｂ、Φ３Ｂ、Φ４Ｂを生成する。

図１２に示す各レベルシフタＬＳ１〜ＬＳ８は、以下のような各動作を行う。すなわち、レベルシフタＬＳ１は、タイミング信号Φ１Ｂにより図１４に示すような制御信号ΦＳＷ１を生成し、その制御信号ΦＳＷ１をＭＯＳトランジスタＳＷ１のゲートに出力する。レベルシフタＬＳ２は、タイミング信号Φ３Ｂにより図１４に示すような制御信号ΦＳＷ２を生成し、その制御信号ΦＳＷ２をＭＯＳトランジスタＳＷ２のゲートに出力する。レベルシフタＬＳ３は、タイミング信号Φ３Ｂにより図１４に示すような制御信号ΦＳＷ３を生成し、その制御信号ΦＳＷ３をＭＯＳトランジスタＳＷ３のゲートに出力する。レベルシフタＬＳ４は、タイミング信号Φ２により図１４に示すような制御信号ΦＳＷ４を生成し、その制御信号ΦＳＷ４をＭＯＳトランジスタＳＷ４のゲートに出力する。

また、レベルシフタＬＳ５は、タイミング信号Φ１により図１４に示すような制御信号ΦＳＷ５を生成し、その制御信号ΦＳＷ５をＭＯＳトランジスタＳＷ５のゲートに出力する。レベルシフタＬＳ６は、タイミング信号Φ２により図１４に示すような制御信号ΦＳＷ６を生成し、その制御信号ΦＳＷ６をＭＯＳトランジスタＳＷ６のゲートに出力する。レベルシフタＬＳ７は、タイミング信号Φ４により図１４に示すような制御信号ΦＳＷ７を生成し、その制御信号ΦＳＷ７をＭＯＳトランジスタＳＷ７のゲートに出力する。レベルシフタＬＳ８は、タイミング信号Φ４により図１４に示すような制御信号ΦＳＷ８を生成し、その制御信号ΦＳＷ８をＭＯＳトランジスタＳＷ８のゲートに出力する。

このように、図１４に示す各制御信号ΦＳＷ１〜ΦＳＷ８が、対応するＭＯＳトランジスタＳＷ１〜ＳＷ８のゲートに供給され、これに応じて、ＭＯＳトランジスタＳＷ１〜ＳＷ８がそれぞれ以下のようにオンオフ制御される。
すなわち、図１４に示す期間Ｔ１では、ＭＯＳトランジスタＳＷ１、ＳＷ５がオンし、ＭＯＳトランジスタＳＷ２、ＳＷ３、ＳＷ４、ＳＷ６、ＳＷ７、ＳＷ８がオフした状態になる。すなわち、期間Ｔ１における等価回路は図１５に示すようになり、キャパシタＣ１は入力電圧ＶＩＮにより充電され、キャパシタＣ１の一端側の電位ＶＣ１＋は入力電圧ＶＩＮとなり、キャパシタＣ１の他端側の電位ＶＣ１−はグランドＧＮＤとなる。これと同時に、正の出力電圧ＶＯＵＴ１はキャパシタＣ２の両端の電圧となり、負の出力電圧−ＶＯＵＴ１はキャパシタＣ３の両端の電圧、−ＶＯＵＴ２はキャパシタＣ４の両端の電圧となる。

次に、図１４に示す期間Ｔ２では、ＭＯＳトランジスタＳＷ４、ＳＷ６がオンし、ＭＯＳトランジスタＳＷ１、ＳＷ２、ＳＷ３、ＳＷ５、ＳＷ７、ＳＷ８がオフした状態になる。すなわち、期間Ｔ２における等価回路は図１６に示すようになり、キャパシタＣ１の一端側の電位ＶＣ１＋はグランドＧＮＤとなり、キャパシタＣ１の他端側の電位ＶＣ１−は出力電圧−ＶＯＵＴ１となる。この時、キャパシタＣ１の電荷がキャパシタＣ３へ移動し、グランドＧＮＤとキャパシタＣ１の充電電圧ＶＩＮとの差の電圧−ＶＩＮが、負の出力電圧−ＶＯＵＴ１となる。これと同時に、正の出力電圧ＶＯＵＴ１はキャパシタＣ２の両端の電圧となり、負の出力電圧−ＶＯＵＴ２はキャパシタＣ４の両端の電圧となる。

そして、図１４に示す期間Ｔ３では、ＭＯＳトランジスタＳＷ２、ＳＷ３がオンし、ＭＯＳトランジスタＳＷ１、ＳＷ４、ＳＷ５、ＳＷ６、ＳＷ７、ＳＷ８がオフした状態になる。すなわち、期間Ｔ３における等価回路は図１７に示すようになり、キャパシタＣ１の一端側の電位ＶＣ１＋は出力電圧ＶＯＵＴ１となり、キャパシタＣ１の他端側の電位ＶＣ１−は入力電圧ＶＩＮとなる。この時、キャパシタＣ１の電荷がキャパシタＣ２へ移動し、入力電圧ＶＩＮとキャパシタＣ１の充電電圧ＶＩＮとの和の電圧２ＶＩＮが、正の出力電圧ＶＯＵＴ１となる。これと同時に、負の出力電圧−ＶＯＵＴ１はキャパシタＣ３の両端の電圧となり、出力電圧−ＶＯＵＴ２はキャパシタＣ４の両端の電圧となる。

さらに、図１４に示す期間Ｔ４では、ＭＯＳトランジスタＳＷ７、ＳＷ８がオンし、ＭＯＳトランジスタＳＷ１〜ＳＷ６がオフした状態になる。すなわち、期間Ｔ４における等価回路は図１８に示すようになり、キャパシタＣ１の一端側の電位ＶＣ１＋は出力電圧−ＶＯＵＴ１となり、キャパシタＣ１の他端側の電位ＶＣ１−は出力電圧−ＶＯＵＴ２となる。この時、キャパシタＣ１の電荷がキャパシタＣ３へ移動し、出力電圧−ＶＯＵＴ１とキャパシタＣ１の充電電圧ＶＩＮとの差の電圧−２ＶＩＮが、負の出力電圧−ＶＯＵＴ２となる。これと同時に、正の出力電圧ＶＯＵＴ１はキャパシタＣ２の両端の電圧となり、負の出力電圧−ＶＯＵＴ１はキャパシタＣ３の両端の電圧となる。

また、図１４に示す期間Ｔ０では、ＭＯＳトランジスタＳＷ１〜ＳＷ８がオフした状態になり、キャパシタＣ１〜Ｃ４の間で電荷の移動がなくなる。そのため、期間Ｔ１〜期間Ｔ４が切り替わる時に、キャパシタＣ２からキャパシタＣ１へ向かって流れる逆電流と、キャパシタＣ１からキャパシタＣ３へ向かって流れる逆電流と、キャパシタＣ１からキャパシタＣ４へ向かって流れる逆電流を防止する。

このような期間Ｔ１〜Ｔ４の各動作を期間Ｔ０の動作を挟んで繰り返すことにより、グランドＧＮＤを０Ｖとすると、正の出力電圧ＶＯＵＴ１と、負の出力電圧−ＶＯＵＴ１、−ＶＯＵＴ２は、次の（９) 式と（１０) 式と（１１) 式のようになる。
ＶＯＵＴ１ =ＶＩＮ×２ ・・・（９)
−ＶＯＵＴ１ =ＶＩＮ×( −１) ・・・(１０)
−ＶＯＵＴ２= ＶＩＮ×( −２) ・・・(１１)

ここで、従来のＤＣ−ＤＣコンバータでは、入力電圧の２倍と−１倍と−２倍の３つの出力電圧を生成するためには、（２) 式と（５) 式から、正電圧出力の１段チャージポンプ型ＤＣ−ＤＣコンバータ、負電圧出力の１段チャージポンプ型ＤＣ−ＤＣコンバータ、および負電圧出力の２段チャージポンプ型ＤＣ−ＤＣコンバータを用いる。このとき、（３) 式と（６) 式より、７つのキャパシタが必要である。

しかし、この第３実施形態によれば、キャパシタの個数を３つ減らし、４つのキャパシタでも、ＭＯＳトランジスタＳＷ１〜ＳＷ８をオンオフ制御するタイミング信号を増やし、それを制御することで、所望の出力電圧を生成することが出来る。
また、正負の出力電圧を３つ生成する図１２の回路は、ＭＯＳトランジスタのスイッチング制御を行うことだけで、出力電圧を２つ生成する回路に変更可能であり、生成しない出力電圧のキャパシタを減らすことも出来る。

例えば、図１４に示す期間Ｔ３を除き、期間Ｔ０、Ｔ１、Ｔ２、Ｔ４の動作を繰り返すことにより、スイッチＳＷ２とＳＷ３を常にオフした状態にし、出力電圧ＶＯＵＴ１を生成しなようにすることができる。このときには、出力電圧ＶＯＵＴ１を生成するためのキャパシタＣ２を取り外すことも可能である。
同様に、期間Ｔ４を除く、期間Ｔ０〜Ｔ３の動作を繰り返すことにより、スイッチＳＷ７とＳＷ８を常にオフした状態にし、出力電圧−ＶＯＵＴ２を生成しないようにすることができる。このときには、出力電圧―ＶＯＵＴ２を生成するためのキャパシタＣ４を取り外すことも可能である。

（その他の実施形態）
なお、上記の実施形態では、２つまたは３つの正負出力電圧を生成する場合について説明したが、本発明は生成できる出力電圧の数は２つまたは３つに限定されない。
すなわち、上記の実施形態は、入力電圧の３倍と２倍と−１倍と−２倍の電圧を生成する回路についてのみ説明してきたが、本発明は、４倍以上、−３倍以下の電圧を生成することも可能である。
さらに、本発明は、出力電圧は入力電圧の整数倍の電圧を生成するのみならず、入力電圧の２分の１の整数倍、３分の１の整数倍・・・などの電圧を発生させるものについても適応可能である。

本発明の第１実施形態の構成を示す回路図である。 図１に示すレベルシフタＬＳ１〜ＬＳ６から出力される制御信号ΦＳＷ１〜ΦＳＷ６の一例を示す波形図である。 図２に示す期間Ｔ１における等価回路である。 図２に示す期間Ｔ２における等価回路である。 図２に示す期間Ｔ３における等価回路である。 図２に示す期間Ｔ４における等価回路である。 本発明の第２実施形態の構成を示す回路図である。 図７に示すレベルシフタＬＳ１〜ＬＳ６から出力される制御信号ΦＳＷ１〜ΦＳＷ６の一例を示す波形図である。 図８に示す期間Ｔ１における等価回路である。 図８に示す期間Ｔ２における等価回路である。 図８に示す期間Ｔ３における等価回路である。 本発明の第３実施形態の構成を示す回路図である。 図１２のレベルシフタＬＳ４，ＬＳ７の構成例を示す図であり、（ａ）はその回路例、（ｂ）はそのシンボルを示す。 図１２に示すレベルシフタＬＳ１〜ＬＳ８から出力される制御信号ΦＳＷ１〜ΦＳＷ８の一例を示す波形図である。 図１４に示す期間Ｔ１における等価回路である。 図１４に示す期間Ｔ２における等価回路である。 図１４に示す期間Ｔ３における等価回路である。 図１４に示す期間Ｔ４における等価回路である。 従来のＤＣ−ＤＣコンバータの構成を示す回路図である。 図１９のレベルシフタの構成例を示す図であり、（ａ）はその回路例、（ｂ）はそのシンボルを示す。 図１９に示すレベルシフタＬＳ１〜ＬＳ４から出力される制御信号ΦＳＷ１〜ΦＳＷ４の一例を示す波形図である。 図２１に示す期間Ｔ１における等価回路である。 図２１に示す期間Ｔ２における等価回路である。 従来の他のＤＣ−ＤＣコンバータの構成を示す回路図である。 図２４のレベルシフタの構成例を示す図であり、（ａ）はその回路例、（ｂ）はそのシンボルを示す。 図２４に示すレベルシフタＬＳ１〜ＬＳ４から出力される制御信号ΦＳＷ１〜ΦＳＷ４の一例を示す波形図である。 図２６に示す期間Ｔ１における等価回路である。 図２６に示す期間Ｔ２における等価回路である。

符号の説明

ＴＧ１ タイミング信号生成回路
ＳＷ１〜ＳＷ８ ＭＯＳトランジスタ
Ｃ１〜Ｃ４ キャパシタ
ＬＳ１〜ＬＳ８ レベルシフタ
１１ 入力端子
１２〜１５ 出力端子

Claims (8)

1. 入力電圧が入力される入力端子と、
   第１及び第２の電極を有するキャパシタと、
   所望の電圧を出力する複数の出力端子と、
   第１のタイミングで、前記キャパシタの第１の電極を前記入力端子に接続し、前記キャパシタの第２の電極をグランドに接続して前記入力電圧で前記キャパシタを充電する第１及び第２のスイッチと、
   前記第１のタイミングに続く複数のタイミングで、前記キャパシタの第１の電極および第２の電極のいずれか一方の電極を、前記複数の出力端子のうちの所定の１つに接続し、他方の電極を前記入力端子、グランドまたは前記複数の出力端子のうちの所定の他の１つに接続する第３及び第４以降のスイッチと、を備え、
   前記第１のタイミングと、前記第１のタイミングに続く複数の各タイミングとを交互に動作させて、前記複数の出力端子にそれぞれ異なる電圧を出力するようになっていることを特徴とするＤＣ−ＤＣコンバータ。
2. 入力電圧が入力される入力端子と、
   第１及び第２の電極を有するキャパシタと、
   所望の電圧を出力する第１および第２の出力端子と、
   第１のタイミングで、前記キャパシタの第１の電極を前記入力端子に接続し、前記キャパシタの第２の電極をグランド電位に接続して前記入力電圧で前記キャパシタを充電する第１及び第２のスイッチと、
   第２のタイミングで、前記キャパシタの第１の電極および第２の電極のいずれか一方の電極を、前記第１の出力端子に接続し、他方の電極を前記入力端子、グランド電位または前記第２の出力端子に接続する第３及び第４のスイッチと、
   第３のタイミングで、前記キャパシタの第１の電極および第２の電極のいずれか一方の電極を、前記第２の出力端子に接続し、他方の電極を前記入力端子、グランド、または前記第１の出力端子に接続する第５及び第６のスイッチと、を備え、
   前記第１のタイミングと、この第１のタイミングに続く前記第２および第３の各タイミングをそれぞれ交互に動作させて、前記第１および第２の出力端子にそれぞれ異なる電圧をするようになっていることを特徴とするＤＣ−ＤＣコンバータ。
3. 前記第３のスイッチは、前記キャパシタの第１の電極を前記第１の出力端子に接続するように制御され、
   前記第４のスイッチは、前記キャパシタの第２の電極を前記入力端子に接続するように制御され、
   前記第５のスイッチは、前記キャパシタの第１の電極を前記第２の出力端子に接続するように制御され、
   前記第６のスイッチは、前記キャパシタの第２の電極を前記第１の出力端子に接続するように制御され、
   前記第２の出力端子の出力電圧は、前記第１の出力端子の出力電圧より高い電圧を出力するようになっていることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
4. 前記第３のスイッチは、前記キャパシタの第１の電極をグランドに接続するように制御され、
   前記第４のスイッチは、前記キャパシタの第２の電極を前記第１の出力端子に接続するように制御され、
   前記第５のスイッチは、前記キャパシタの第１の電極を前記第１の出力端子に接続するように制御され、
   前記第６のスイッチは、前記キャパシタの第２の電極を前記第２の出力端子に接続するように制御され、
   前記第２の出力端子の出力電圧は、前記第１の出力端子の出力電圧より低い電圧を出力するようになっていることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
5. 前記第３のスイッチは、前記キャパシタの第１の電極を前記第１の出力端子に接続するように制御され、
   前記第４のスイッチは、前記キャパシタの第２の電極を前記入力端子に接続するように制御され、
   前記第５のスイッチは、前記キャパシタの第１の電極をグランドに接続するように制御され、
   前記第６のスイッチは、前記キャパシタの第２の電極を前記第２の出力端子に接続するように制御され、
   前記第１および第２の出力端子は、それぞれ正負の電圧を出力するようになっていることを特徴とする請求項２に記載のＤＣ−ＤＣコンバータ。
6. さらに、所望の電圧を出力する第３の出力端子と、
   第４のタイミングで、前記キャパシタの第１の電極および第２の電極のいずれか一方の電極を、前記第３の出力端子に接続し、他方の電極を前記第１の出力端子または前記第２の出力端子に接続する第７および第８のスイッチと、
   を備えることを特徴とする請求項５に記載のＤＣ−ＤＣコンバータ。
7. 前記スイッチはトランジスタからなり、
   かつ、前記トランジスタをオンオフ制御するためのクロック信号の電圧レベルをシフトするレベルシフタを備え、
   前記レベルシフタは、前記クロック信号をそれぞれ前記複数の出力端子の電圧に変換して、前記トランジスタのオンオフ制御を行うようになっていることを特徴とする請求項１乃至請求項６のうちのいずれか１つの請求項に記載のＤＣ−ＤＣコンバータ。
8. さらに、前記各出力端子とグランドとの間に接続される出力用のキャパシタを備えていることを特徴とする請求項１乃至請求項７のうちのいずれか１つの請求項に記載のＤＣ−ＤＣコンバータ。

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