JPH08125133A - 半導体昇圧回路 - Google Patents
半導体昇圧回路Info
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- JPH08125133A JPH08125133A JP16004795A JP16004795A JPH08125133A JP H08125133 A JPH08125133 A JP H08125133A JP 16004795 A JP16004795 A JP 16004795A JP 16004795 A JP16004795 A JP 16004795A JP H08125133 A JPH08125133 A JP H08125133A
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- mos transistor
- terminal
- booster circuit
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Abstract
(57)【要約】
【目的】 半導体昇圧回路の基板バイアス効果を抑え
る。 【構成】 トランジスタＭ101 〜Ｍ108 の基板端子をウ
ェル技術によりグループ化し、トランジスタＭ101 〜Ｍ
104 の基板端子をノードＮ100 に、トランジスタＭ105
〜Ｍ108 の基板端子をノードＮ104 に夫々接続すること
により、各トランジスタＭ101 〜Ｍ108 の基板電位を制
御する 【効果】 集積度をそれ程損なうことなく、基板バイア
ス効果を低減できて、昇圧能力を向上させることができ
る。
る。 【構成】 トランジスタＭ101 〜Ｍ108 の基板端子をウ
ェル技術によりグループ化し、トランジスタＭ101 〜Ｍ
104 の基板端子をノードＮ100 に、トランジスタＭ105
〜Ｍ108 の基板端子をノードＮ104 に夫々接続すること
により、各トランジスタＭ101 〜Ｍ108 の基板電位を制
御する 【効果】 集積度をそれ程損なうことなく、基板バイア
ス効果を低減できて、昇圧能力を向上させることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、例えば、ＥＥＰＲＯＭ
(Electrically Erasable and ProgramableRead Only M
emory) やフラッシュメモリに用いられるチャージポン
プ回路等の半導体昇圧回路に関するものである。
(Electrically Erasable and ProgramableRead Only M
emory) やフラッシュメモリに用いられるチャージポン
プ回路等の半導体昇圧回路に関するものである。
【０００２】
【従来の技術】近年、ＥＥＰＲＯＭやフラッシュメモリ
などの半導体集積回路の単一５Ｖ電源化や単一３Ｖ電源
化に伴って、集積回路の内部で電圧の昇圧が行われるよ
うになってきており、このために、コッククロフト・ウ
ォルトン回路やチャージポンプ回路などの半導体昇圧回
路が用いられる。
などの半導体集積回路の単一５Ｖ電源化や単一３Ｖ電源
化に伴って、集積回路の内部で電圧の昇圧が行われるよ
うになってきており、このために、コッククロフト・ウ
ォルトン回路やチャージポンプ回路などの半導体昇圧回
路が用いられる。
【０００３】図６に、従来の半導体昇圧回路の構成を示
す。
す。
【０００４】図６に示すように、８個のＮチャネルＭＯ
ＳトランジスタＭ1 〜Ｍ8 が直列接続されて８段の昇圧
回路を構成している。各トランジスタＭ1 〜Ｍ8 のゲー
ト端子はドレイン端子（ノードＮ0 〜Ｎ7 で表され
る。）に夫々接続されており、ドレイン端子Ｎ0 、Ｎ
2 、Ｎ4 、Ｎ6 には、キャパシタンスＣ1 、Ｃ3 、Ｃ
5 、Ｃ7 を介して、図４に示すようなクロック信号φA
が入力され、ドレイン端子Ｎ1、Ｎ3 、Ｎ5 、Ｎ7 に
は、キャパシタンスＣ2 、Ｃ4 、Ｃ6 、Ｃ8 を介して、
クロック信号φA と逆相のクロック信号φB が入力され
る。また、トランジスタＭ1 〜Ｍ8 の基板端子は接地端
子（ノードＮ21で表される。）に接続されている。ま
た、ＮチャネルＭＯＳトランジスタＭ20、Ｍ21のドレイ
ン端子及びゲート端子は入力端子（ノードＮ20で表され
る。）に接続され、基板端子は接地端子Ｎ21に接続され
ている。
ＳトランジスタＭ1 〜Ｍ8 が直列接続されて８段の昇圧
回路を構成している。各トランジスタＭ1 〜Ｍ8 のゲー
ト端子はドレイン端子（ノードＮ0 〜Ｎ7 で表され
る。）に夫々接続されており、ドレイン端子Ｎ0 、Ｎ
2 、Ｎ4 、Ｎ6 には、キャパシタンスＣ1 、Ｃ3 、Ｃ
5 、Ｃ7 を介して、図４に示すようなクロック信号φA
が入力され、ドレイン端子Ｎ1、Ｎ3 、Ｎ5 、Ｎ7 に
は、キャパシタンスＣ2 、Ｃ4 、Ｃ6 、Ｃ8 を介して、
クロック信号φA と逆相のクロック信号φB が入力され
る。また、トランジスタＭ1 〜Ｍ8 の基板端子は接地端
子（ノードＮ21で表される。）に接続されている。ま
た、ＮチャネルＭＯＳトランジスタＭ20、Ｍ21のドレイ
ン端子及びゲート端子は入力端子（ノードＮ20で表され
る。）に接続され、基板端子は接地端子Ｎ21に接続され
ている。
【０００５】すなわち、ノードＮ0 はトランジスタＭ20
のソース端子、トランジスタＭ1 のドレイン端子並びに
ゲート端子及びキャパシタンスＣ1 の一端に夫々接続さ
れ、ノードＮ1 はトランジスタＭ21のソース端子、トラ
ンジスタＭ2 のドレイン端子並びにゲート端子、トラン
ジスタＭ1 のソース端子及びキャパシタンスＣ2 の一端
に夫々接続され、ノードＮ2 はトランジスタＭ3 のドレ
イン端子並びにゲート端子、トランジスタＭ2 のソース
端子及びキャパシタンスＣ3 の一端に夫々接続され、ノ
ードＮ3 はトランジスタＭ4 のドレイン端子並びにゲー
ト端子、トランジスタＭ3 のソース端子及びキャパシタ
ンスＣ4 の一端に夫々接続され、ノードＮ4 はトランジ
スタＭ5 のドレイン端子並びにゲート端子、トランジス
タＭ4 のソース端子及びキャパシタンスＣ5 の一端に夫
々接続され、ノードＮ5 はトランジスタＭ6 のドレイン
端子並びにゲート端子、トランジスタＭ5 のソース端子
及びキャパシタンスＣ6 の一端に夫々接続され、ノード
Ｎ6 はトランジスタＭ7 のドレイン端子並びにゲート端
子、トランジスタＭ6 のソース端子及びキャパシタンス
Ｃ7 の一端に夫々接続され、ノードＮ7 はトランジスタ
Ｍ8 のドレイン端子並びにゲート端子、トランジスタＭ
7 のソース端子及びキャパシタンスＣ8 の一端に夫々接
続されている。また、この半導体昇圧回路の出力端子
（ノードＮ8 で表される。）は、ＭＯＳトランジスタＭ
8 のソース端子に接続されている。
のソース端子、トランジスタＭ1 のドレイン端子並びに
ゲート端子及びキャパシタンスＣ1 の一端に夫々接続さ
れ、ノードＮ1 はトランジスタＭ21のソース端子、トラ
ンジスタＭ2 のドレイン端子並びにゲート端子、トラン
ジスタＭ1 のソース端子及びキャパシタンスＣ2 の一端
に夫々接続され、ノードＮ2 はトランジスタＭ3 のドレ
イン端子並びにゲート端子、トランジスタＭ2 のソース
端子及びキャパシタンスＣ3 の一端に夫々接続され、ノ
ードＮ3 はトランジスタＭ4 のドレイン端子並びにゲー
ト端子、トランジスタＭ3 のソース端子及びキャパシタ
ンスＣ4 の一端に夫々接続され、ノードＮ4 はトランジ
スタＭ5 のドレイン端子並びにゲート端子、トランジス
タＭ4 のソース端子及びキャパシタンスＣ5 の一端に夫
々接続され、ノードＮ5 はトランジスタＭ6 のドレイン
端子並びにゲート端子、トランジスタＭ5 のソース端子
及びキャパシタンスＣ6 の一端に夫々接続され、ノード
Ｎ6 はトランジスタＭ7 のドレイン端子並びにゲート端
子、トランジスタＭ6 のソース端子及びキャパシタンス
Ｃ7 の一端に夫々接続され、ノードＮ7 はトランジスタ
Ｍ8 のドレイン端子並びにゲート端子、トランジスタＭ
7 のソース端子及びキャパシタンスＣ8 の一端に夫々接
続されている。また、この半導体昇圧回路の出力端子
（ノードＮ8 で表される。）は、ＭＯＳトランジスタＭ
8 のソース端子に接続されている。
【０００６】このような半導体昇圧回路の出力電圧Ｖ
POUTは、例えば "Analysis and Modeling of On-Chip H
igh-voltage Generator Circuits for Use in EEPROM C
ircuits" (IEEE JOURNAL OF SOLID-STATE CIRCUITS, vo
l.24, No.5, OCTOBER 1989) に記載されているように、
以下に示すような式で表される。 ＶPOUT＝Ｖin−Ｖt ＋ｎ〔Ｖφ・Ｃ／( Ｃ＋Ｃs ) −Ｖt −ＩOUT ／ｆ( Ｃ＋Ｃs ) 〕 …（１） Ｖt ＝ＶtO＋Ｋn ・〔( Ｖbs＋２φf )1/2−( ２φf )1/2〕 …（２） ここで、Ｖin ：昇圧回路の入力電圧 Ｖφ ：クロックの振幅電圧 ｆ ：クロック周波数 Ｃ ：クロック信号へのカップリング容量 Ｃs ：昇圧回路の各段での寄生容量 ｎ ：昇圧回路の段数（１段の構成要素は、ＭＯＳト
ランジスタ１個とキャパシタ１個） ＶPOUT：昇圧回路の最終段での出力電圧 ＩOUT ：出力段での負荷電流 ＶtO ：基板バイアスがない時のしきい値電圧 Ｖbs ：基板バイアス電圧（ソースと基板又はウェルと
の電位差） φf ：フェルミポテンシャル Ｋn ：基板バイアス係数
POUTは、例えば "Analysis and Modeling of On-Chip H
igh-voltage Generator Circuits for Use in EEPROM C
ircuits" (IEEE JOURNAL OF SOLID-STATE CIRCUITS, vo
l.24, No.5, OCTOBER 1989) に記載されているように、
以下に示すような式で表される。 ＶPOUT＝Ｖin−Ｖt ＋ｎ〔Ｖφ・Ｃ／( Ｃ＋Ｃs ) −Ｖt −ＩOUT ／ｆ( Ｃ＋Ｃs ) 〕 …（１） Ｖt ＝ＶtO＋Ｋn ・〔( Ｖbs＋２φf )1/2−( ２φf )1/2〕 …（２） ここで、Ｖin ：昇圧回路の入力電圧 Ｖφ ：クロックの振幅電圧 ｆ ：クロック周波数 Ｃ ：クロック信号へのカップリング容量 Ｃs ：昇圧回路の各段での寄生容量 ｎ ：昇圧回路の段数（１段の構成要素は、ＭＯＳト
ランジスタ１個とキャパシタ１個） ＶPOUT：昇圧回路の最終段での出力電圧 ＩOUT ：出力段での負荷電流 ＶtO ：基板バイアスがない時のしきい値電圧 Ｖbs ：基板バイアス電圧（ソースと基板又はウェルと
の電位差） φf ：フェルミポテンシャル Ｋn ：基板バイアス係数
【０００７】（１）式から、負荷電流ＩOUT が０、容量
比Ｃ／( Ｃ＋Ｃs ) が１、クロックの振幅電圧Ｖφが電
源電圧Ｖddに等しいとすると、１段当たりに昇圧される
電圧は、 Ｖdd−Ｖt …（３） となる。
比Ｃ／( Ｃ＋Ｃs ) が１、クロックの振幅電圧Ｖφが電
源電圧Ｖddに等しいとすると、１段当たりに昇圧される
電圧は、 Ｖdd−Ｖt …（３） となる。
【０００８】（３）式から、出力電圧ＶPOUTは、各ＭＯ
Ｓトランジスタのしきい値電圧Ｖtと電源電圧Ｖddとの
マージンに影響されることが分かり、特に、Ｖt ≧Ｖdd
となると、その段では昇圧されないことが分かる。すな
わち、しきい値電圧Ｖt が大きくなると、１段当たりに
昇圧される電圧は小さくなるか又は０になるため、昇圧
回路の段数ｎを増やしても出力電圧ＶPOUTは上昇しにく
くなるか或いは全く上昇しなくなる。例えば、図６のＭ
ＯＳトランジスタＭ8 のソース電位は出力電圧ＶPOUT、
基板電位は０Ｖであるので、基板バイアス電圧Ｖbsは出
力電圧ＶPOUTと等しい。ここで、図６の昇圧回路は正高
電圧発生用であるので、出力電圧ＶPOUTは正の値をと
る。従って、ＭＯＳトランジスタＭ8 のしきい値電圧は
非常に大きくなり、昇圧効率が悪くなる。この問題は、
特に、しきい値電圧Ｖt と電源電圧Ｖddとのマージンが
小さい低電源電圧動作時に顕著になる。
Ｓトランジスタのしきい値電圧Ｖtと電源電圧Ｖddとの
マージンに影響されることが分かり、特に、Ｖt ≧Ｖdd
となると、その段では昇圧されないことが分かる。すな
わち、しきい値電圧Ｖt が大きくなると、１段当たりに
昇圧される電圧は小さくなるか又は０になるため、昇圧
回路の段数ｎを増やしても出力電圧ＶPOUTは上昇しにく
くなるか或いは全く上昇しなくなる。例えば、図６のＭ
ＯＳトランジスタＭ8 のソース電位は出力電圧ＶPOUT、
基板電位は０Ｖであるので、基板バイアス電圧Ｖbsは出
力電圧ＶPOUTと等しい。ここで、図６の昇圧回路は正高
電圧発生用であるので、出力電圧ＶPOUTは正の値をと
る。従って、ＭＯＳトランジスタＭ8 のしきい値電圧は
非常に大きくなり、昇圧効率が悪くなる。この問題は、
特に、しきい値電圧Ｖt と電源電圧Ｖddとのマージンが
小さい低電源電圧動作時に顕著になる。
【０００９】
【発明が解決しようとする課題】従来の昇圧回路におい
ては、図６に示すように、ＭＯＳトランジスタＭ1 〜Ｍ
8 の基板端子は全て接地電位となっている。すなわち、
ＭＯＳトランジスタＭ1〜Ｍ8 は、図７に示すように、
Ｐ型半導体基板４５１に形成されたソース／ドレイン４
５４〜４６２とゲート４６４〜４７１とで夫々構成され
ており、基板端子は、半導体基板４５１のＰ+ 拡散層４
５２を介して接地端子Ｎ21に接続されている。なお、４
５３はＭＯＳトランジスタ２０のドレイン、４６３はＭ
ＯＳトランジスタ２０のゲートである。
ては、図６に示すように、ＭＯＳトランジスタＭ1 〜Ｍ
8 の基板端子は全て接地電位となっている。すなわち、
ＭＯＳトランジスタＭ1〜Ｍ8 は、図７に示すように、
Ｐ型半導体基板４５１に形成されたソース／ドレイン４
５４〜４６２とゲート４６４〜４７１とで夫々構成され
ており、基板端子は、半導体基板４５１のＰ+ 拡散層４
５２を介して接地端子Ｎ21に接続されている。なお、４
５３はＭＯＳトランジスタ２０のドレイン、４６３はＭ
ＯＳトランジスタ２０のゲートである。
【００１０】このため、より後段のＭＯＳトランジスタ
になる程、ソース端子の電位が高くなり、ソースと基板
部との電位差が大きくなって、いわゆる基板バイアス効
果により、しきい値電圧Ｖt が上昇し、出力電圧ＶPOUT
が、このしきい値電圧Ｖt の上昇により制限されるとい
う問題があった。
になる程、ソース端子の電位が高くなり、ソースと基板
部との電位差が大きくなって、いわゆる基板バイアス効
果により、しきい値電圧Ｖt が上昇し、出力電圧ＶPOUT
が、このしきい値電圧Ｖt の上昇により制限されるとい
う問題があった。
【００１１】そこで、本発明の目的は、従来よりも高い
出力電圧が得られ、また、低電源電圧でも効率よく昇圧
可能な半導体昇圧回路を提供することである。
出力電圧が得られ、また、低電源電圧でも効率よく昇圧
可能な半導体昇圧回路を提供することである。
【００１２】
【課題を解決するための手段】上述した課題を解決する
ために、本発明の半導体昇圧回路では、各段が、１個の
第１のＭＯＳトランジスタと、前記第１のＭＯＳトラン
ジスタのドレイン端子又はソース端子に一端が接続され
た１個のキャパシタンスとを備え、前記第１のＭＯＳト
ランジスタを介して各段が直列接続されており、前記第
１のＭＯＳトランジスタの基板部が、全体として、互い
に独立に電位制御可能な２個以上のグループに分割され
ている。
ために、本発明の半導体昇圧回路では、各段が、１個の
第１のＭＯＳトランジスタと、前記第１のＭＯＳトラン
ジスタのドレイン端子又はソース端子に一端が接続され
た１個のキャパシタンスとを備え、前記第１のＭＯＳト
ランジスタを介して各段が直列接続されており、前記第
１のＭＯＳトランジスタの基板部が、全体として、互い
に独立に電位制御可能な２個以上のグループに分割され
ている。
【００１３】本発明の一態様では、正高電圧発生のため
の昇圧回路であって、前記第１のＭＯＳトランジスタの
基板部の前記グループが、後段側ほど高電位に制御され
ている。
の昇圧回路であって、前記第１のＭＯＳトランジスタの
基板部の前記グループが、後段側ほど高電位に制御され
ている。
【００１４】本発明の一態様では、前記第１のＭＯＳト
ランジスタがＮ型ウェル領域に形成されたＰチャネルＭ
ＯＳトランジスタであり、前記Ｎ型ウェル領域が前記グ
ループ毎に電気的に絶縁分離されている。
ランジスタがＮ型ウェル領域に形成されたＰチャネルＭ
ＯＳトランジスタであり、前記Ｎ型ウェル領域が前記グ
ループ毎に電気的に絶縁分離されている。
【００１５】本発明の一態様では、負高電圧発生のため
の昇圧回路であって、前記第１のＭＯＳトランジスタの
基板部の前記グループが、後段側ほど負の高電位に制御
されている。
の昇圧回路であって、前記第１のＭＯＳトランジスタの
基板部の前記グループが、後段側ほど負の高電位に制御
されている。
【００１６】本発明の一態様では、前記第１のＭＯＳト
ランジスタがＰ型ウェル領域に形成されたＮチャネルＭ
ＯＳトランジスタであり、前記Ｐ型ウェル領域が前記グ
ループ毎に電気的に絶縁分離されている。
ランジスタがＰ型ウェル領域に形成されたＮチャネルＭ
ＯＳトランジスタであり、前記Ｐ型ウェル領域が前記グ
ループ毎に電気的に絶縁分離されている。
【００１７】本発明の一態様では、前記第１のＭＯＳト
ランジスタが、Ｐ型ウェル領域に形成されたＮチャネル
ＭＯＳトランジスタであるときに、前記第１のＭＯＳト
ランジスタの基板部は、その第１のＭＯＳトランジスタ
が属するグループのうち昇圧された電位が最も低い前記
第１のＭＯＳトランジスタのドレイン端子又はソース端
子に接続されており、前記第１のＭＯＳトランジスタ
が、Ｎ型ウェル領域に形成されたＰチャネルＭＯＳトラ
ンジスタであるときに、前記第１のＭＯＳトランジスタ
の基板部は、その第１のＭＯＳトランジスタが属するグ
ループのうち昇圧された電位が最も高い前記第１のＭＯ
Ｓトランジスタのドレイン端子又はソース端子に接続さ
れている。
ランジスタが、Ｐ型ウェル領域に形成されたＮチャネル
ＭＯＳトランジスタであるときに、前記第１のＭＯＳト
ランジスタの基板部は、その第１のＭＯＳトランジスタ
が属するグループのうち昇圧された電位が最も低い前記
第１のＭＯＳトランジスタのドレイン端子又はソース端
子に接続されており、前記第１のＭＯＳトランジスタ
が、Ｎ型ウェル領域に形成されたＰチャネルＭＯＳトラ
ンジスタであるときに、前記第１のＭＯＳトランジスタ
の基板部は、その第１のＭＯＳトランジスタが属するグ
ループのうち昇圧された電位が最も高い前記第１のＭＯ
Ｓトランジスタのドレイン端子又はソース端子に接続さ
れている。
【００１８】本発明の一態様では、前記第１のＭＯＳト
ランジスタの各々のゲート端子に一端が接続された第２
のキャパシタンスが設けられるとともに、前記第１のＭ
ＯＳトランジスタのゲート端子とソース端子又はドレイ
ン端子とが第２のＭＯＳトランジスタを介して互いに接
続されており、前記第２のＭＯＳトランジスタの各々の
ゲート端子が前記第１のキャパシタンスの前記一端に接
続されている。
ランジスタの各々のゲート端子に一端が接続された第２
のキャパシタンスが設けられるとともに、前記第１のＭ
ＯＳトランジスタのゲート端子とソース端子又はドレイ
ン端子とが第２のＭＯＳトランジスタを介して互いに接
続されており、前記第２のＭＯＳトランジスタの各々の
ゲート端子が前記第１のキャパシタンスの前記一端に接
続されている。
【００１９】本発明の一態様では、各段において、前記
第２のＭＯＳトランジスタの基板端子が前記第１のＭＯ
Ｓトランジスタの基板部に接続されている。
第２のＭＯＳトランジスタの基板端子が前記第１のＭＯ
Ｓトランジスタの基板部に接続されている。
【００２０】本発明の一態様では、隣り合う２個の前記
第１のキャパシタンスの他端に、互いに逆相の一対の第
１のクロック信号が夫々入力されるとともに、隣り合う
２個の前記第２のキャパシタンスの他端に、パルスタイ
ミングが異なる一対の第２のクロック信号が夫々入力さ
れる。
第１のキャパシタンスの他端に、互いに逆相の一対の第
１のクロック信号が夫々入力されるとともに、隣り合う
２個の前記第２のキャパシタンスの他端に、パルスタイ
ミングが異なる一対の第２のクロック信号が夫々入力さ
れる。
【００２１】
【作用】本発明においては、昇圧回路を構成するＭＯＳ
トランジスタの基板部をグループ毎に分割して形成し、
そのグループ毎に独立に電位を制御できるように構成し
たので、ＭＯＳトランジスタの基板部をグループ毎に異
なる電位に固定することができ、従って、基板バイアス
効果によるＭＯＳトランジスタのしきい値電圧の上昇を
抑制することができて、従来の昇圧回路よりも出力電圧
を高くできる。
トランジスタの基板部をグループ毎に分割して形成し、
そのグループ毎に独立に電位を制御できるように構成し
たので、ＭＯＳトランジスタの基板部をグループ毎に異
なる電位に固定することができ、従って、基板バイアス
効果によるＭＯＳトランジスタのしきい値電圧の上昇を
抑制することができて、従来の昇圧回路よりも出力電圧
を高くできる。
【００２２】
【実施例】以下、本発明を実施例につき図１〜図５を参
照しながら説明する。
照しながら説明する。
【００２３】図１に本発明の第１実施例による半導体昇
圧回路の構成を示す。
圧回路の構成を示す。
【００２４】図１に示すように、Ｎチャネルディプレッ
ション型ＭＯＳトランジスタＭ101〜Ｍ108 が直列接続
されて８段の昇圧回路を構成している。すなわち、トラ
ンジスタＭ101 とＭ102 、Ｍ103 とＭ104 、Ｍ105 とＭ
106 、Ｍ107 とＭ108 で各段が構成される。各トランジ
スタＭ101 〜Ｍ108 のゲート端子はドレイン端子（ノー
ドＮ100 〜Ｎ107 で表される。）に夫々接続されてお
り、ドレイン端子Ｎ100、Ｎ102 、Ｎ104 、Ｎ106 に
は、キャパシタンスＣ101 、Ｃ103 、Ｃ105 、Ｃ107 を
介して、図４に示すようなクロック信号φA が入力さ
れ、ドレイン端子Ｎ101 、Ｎ103 、Ｎ105 、Ｎ107 に
は、キャパシタンスＣ102 、Ｃ104 、Ｃ106 、Ｃ108 を
介して、クロック信号φA と逆相のクロック信号φB が
入力される。また、ＮチャネルＭＯＳトランジスタＭ
120 、Ｍ121 のドレイン端子及びゲート端子は入力端子
（ノードＮ120 で表される。）に接続され、基板端子は
接地端子（ノードＮ121 で表される。）に接続されてい
る。
ション型ＭＯＳトランジスタＭ101〜Ｍ108 が直列接続
されて８段の昇圧回路を構成している。すなわち、トラ
ンジスタＭ101 とＭ102 、Ｍ103 とＭ104 、Ｍ105 とＭ
106 、Ｍ107 とＭ108 で各段が構成される。各トランジ
スタＭ101 〜Ｍ108 のゲート端子はドレイン端子（ノー
ドＮ100 〜Ｎ107 で表される。）に夫々接続されてお
り、ドレイン端子Ｎ100、Ｎ102 、Ｎ104 、Ｎ106 に
は、キャパシタンスＣ101 、Ｃ103 、Ｃ105 、Ｃ107 を
介して、図４に示すようなクロック信号φA が入力さ
れ、ドレイン端子Ｎ101 、Ｎ103 、Ｎ105 、Ｎ107 に
は、キャパシタンスＣ102 、Ｃ104 、Ｃ106 、Ｃ108 を
介して、クロック信号φA と逆相のクロック信号φB が
入力される。また、ＮチャネルＭＯＳトランジスタＭ
120 、Ｍ121 のドレイン端子及びゲート端子は入力端子
（ノードＮ120 で表される。）に接続され、基板端子は
接地端子（ノードＮ121 で表される。）に接続されてい
る。
【００２５】また、トランジスタＭ101 〜Ｍ108 の基板
端子は、後述するように、トランジスタＭ101 〜Ｍ104
とトランジスタＭ105 〜Ｍ108 との２つのグループに分
割され、トランジスタＭ101 〜Ｍ104 の基板端子は、ト
ランジスタＭ101 のドレイン端子Ｎ100 に、トランジス
タＭ105 〜Ｍ108 の基板端子は、トランジスタＭ105の
ドレイン端子Ｎ104 に夫々接続されている。
端子は、後述するように、トランジスタＭ101 〜Ｍ104
とトランジスタＭ105 〜Ｍ108 との２つのグループに分
割され、トランジスタＭ101 〜Ｍ104 の基板端子は、ト
ランジスタＭ101 のドレイン端子Ｎ100 に、トランジス
タＭ105 〜Ｍ108 の基板端子は、トランジスタＭ105の
ドレイン端子Ｎ104 に夫々接続されている。
【００２６】すなわち、ノードＮ100 はトランジスタＭ
120 のソース端子、トランジスタＭ101 のドレイン端子
並びにゲート端子、キャパシタンスＣ101 の一端及びト
ランジスタＭ101 〜Ｍ104 の基板端子に夫々接続され、
ノードＮ101 はトランジスタＭ121 のソース端子、トラ
ンジスタＭ102 のドレイン端子並びにゲート端子、トラ
ンジスタＭ101 のソース端子及びキャパシタンスＣ102
の一端に夫々接続され、ノードＮ102 はトランジスタＭ
103 のドレイン端子並びにゲート端子、トランジスタＭ
102 のソース端子及びキャパシタンスＣ103 の一端に夫
々接続され、ノードＮ103 はトランジスタＭ104 のドレ
イン端子並びにゲート端子、トランジスタＭ103 のソー
ス端子及びキャパシタンスＣ104 の一端に夫々接続さ
れ、ノードＮ104 はトランジスタＭ105 のドレイン端子
並びにゲート端子、トランジスタＭ104 のソース端子、
キャパシタンスＣ105 の一端及びトランジスタＭ105 〜
Ｍ108 の基板端子に夫々接続され、ノードＮ105 はトラ
ンジスタＭ106 のドレイン端子並びにゲート端子、トラ
ンジスタＭ105 のソース端子及びキャパシタンスＣ106
の一端に夫々接続され、ノードＮ106 はトランジスタＭ
107 のドレイン端子並びにゲート端子、トランジスタＭ
106 のソース端子及びキャパシタンスＣ107 の一端に夫
々接続され、ノードＮ107 はトランジスタＭ108 のドレ
イン端子並びにゲート端子、トランジスタＭ107 のソー
ス端子及びキャパシタンスＣ108 の一端に夫々接続され
ている。また、この半導体昇圧回路の出力端子はトラン
ジスタＭ108 のソース端子に接続されている。
120 のソース端子、トランジスタＭ101 のドレイン端子
並びにゲート端子、キャパシタンスＣ101 の一端及びト
ランジスタＭ101 〜Ｍ104 の基板端子に夫々接続され、
ノードＮ101 はトランジスタＭ121 のソース端子、トラ
ンジスタＭ102 のドレイン端子並びにゲート端子、トラ
ンジスタＭ101 のソース端子及びキャパシタンスＣ102
の一端に夫々接続され、ノードＮ102 はトランジスタＭ
103 のドレイン端子並びにゲート端子、トランジスタＭ
102 のソース端子及びキャパシタンスＣ103 の一端に夫
々接続され、ノードＮ103 はトランジスタＭ104 のドレ
イン端子並びにゲート端子、トランジスタＭ103 のソー
ス端子及びキャパシタンスＣ104 の一端に夫々接続さ
れ、ノードＮ104 はトランジスタＭ105 のドレイン端子
並びにゲート端子、トランジスタＭ104 のソース端子、
キャパシタンスＣ105 の一端及びトランジスタＭ105 〜
Ｍ108 の基板端子に夫々接続され、ノードＮ105 はトラ
ンジスタＭ106 のドレイン端子並びにゲート端子、トラ
ンジスタＭ105 のソース端子及びキャパシタンスＣ106
の一端に夫々接続され、ノードＮ106 はトランジスタＭ
107 のドレイン端子並びにゲート端子、トランジスタＭ
106 のソース端子及びキャパシタンスＣ107 の一端に夫
々接続され、ノードＮ107 はトランジスタＭ108 のドレ
イン端子並びにゲート端子、トランジスタＭ107 のソー
ス端子及びキャパシタンスＣ108 の一端に夫々接続され
ている。また、この半導体昇圧回路の出力端子はトラン
ジスタＭ108 のソース端子に接続されている。
【００２７】この構成において、トランジスタＭ101 〜
Ｍ108 の基板端子は、トランジスタＭ101 〜Ｍ104 の基
板端子のグループとトランジスタＭ105 〜Ｍ108 の基板
端子のグループとに分割され、トランジスタＭ101 〜Ｍ
104 の基板端子はトランジスタＭ101 のドレイン端子Ｎ
100 に接続され、トランジスタＭ105 〜Ｍ108 の基板端
子はトランジスタＭ105 のドレイン端子Ｎ104 に接続さ
れている。このため、図６の従来の昇圧回路と比較する
と、本実施例回路のトランジスタＭ101 〜Ｍ107 の基板
バイアス電圧Ｖbsの方が夫々従来回路のトランジスタＭ
1 〜Ｍ7 の基板バイアス電圧Ｖbsよりも小さく、従っ
て、本実施例回路のトランジスタＭ105 〜Ｍ108 のしき
い値電圧Ｖt の方が夫々従来回路のトランジスタＭ5 〜
Ｍ8 のしきい値電圧Ｖt よりも小さい。この結果、本実
施例回路は従来回路よりも昇圧能力が向上し、高い出力
電圧が得られるとともに、同一の出力電圧を得るために
は従来よりも段数を減少することができる。また、各段
におけるしきい値電圧Ｖt が小さくなることにより、昇
圧可能な電源電圧Ｖddの下限が小さくなり、低電源電圧
での駆動が可能となる。
Ｍ108 の基板端子は、トランジスタＭ101 〜Ｍ104 の基
板端子のグループとトランジスタＭ105 〜Ｍ108 の基板
端子のグループとに分割され、トランジスタＭ101 〜Ｍ
104 の基板端子はトランジスタＭ101 のドレイン端子Ｎ
100 に接続され、トランジスタＭ105 〜Ｍ108 の基板端
子はトランジスタＭ105 のドレイン端子Ｎ104 に接続さ
れている。このため、図６の従来の昇圧回路と比較する
と、本実施例回路のトランジスタＭ101 〜Ｍ107 の基板
バイアス電圧Ｖbsの方が夫々従来回路のトランジスタＭ
1 〜Ｍ7 の基板バイアス電圧Ｖbsよりも小さく、従っ
て、本実施例回路のトランジスタＭ105 〜Ｍ108 のしき
い値電圧Ｖt の方が夫々従来回路のトランジスタＭ5 〜
Ｍ8 のしきい値電圧Ｖt よりも小さい。この結果、本実
施例回路は従来回路よりも昇圧能力が向上し、高い出力
電圧が得られるとともに、同一の出力電圧を得るために
は従来よりも段数を減少することができる。また、各段
におけるしきい値電圧Ｖt が小さくなることにより、昇
圧可能な電源電圧Ｖddの下限が小さくなり、低電源電圧
での駆動が可能となる。
【００２８】次に、図１に示した昇圧回路の素子構造を
図２を参照しながら説明する。
図２を参照しながら説明する。
【００２９】図２に示すように、Ｐ型半導体基板４０１
に形成されたＮウェル領域４０２にＰウェル領域４０
３、４０４、４０５が夫々形成されている。Ｐウェル領
域４０３には、Ｐ+ 不純物拡散層４０６及びＮ+ 不純物
拡散層４０９、４１０が夫々形成されるとともに、ドレ
イン／ソースであるＮ+ 不純物拡散層４０９、４１０の
間のチャネル領域上に、ゲート酸化膜（図示せず）を介
して、ゲート電極である多結晶シリコン膜４２１が形成
され、トランジスタＭ120 が構成されている。また、Ｐ
ウェル領域４０４には、Ｐ+ 不純物拡散層４０７及びＮ
+ 不純物拡散層４１１〜４１５が夫々形成されるととも
に、各トランジスタのドレイン又はソースを構成するＮ
+ 不純物拡散層４１１〜４１５の間の各チャネル領域上
に、ゲート酸化膜（図示せず）を介して、各トランジス
タのゲート電極である多結晶シリコン膜４２２〜４２５
が夫々形成され、４個のトランジスタＭ101 〜Ｍ104 が
構成されている。さらに、Ｐウェル領域４０５には、Ｐ
+ 不純物拡散層４０８及びＮ+ 不純物拡散層４１６〜４
２０が夫々形成されるとともに、各トランジスタのドレ
イン又はソースを構成するＮ+ 不純物拡散層４１６〜４
２０の間の各チャネル領域上に、ゲート酸化膜（図示せ
ず）を介して、各トランジスタのゲート電極である多結
晶シリコン膜４２６〜４２９が夫々形成され、４個のト
ランジスタＭ105 〜Ｍ108 が構成されている。
に形成されたＮウェル領域４０２にＰウェル領域４０
３、４０４、４０５が夫々形成されている。Ｐウェル領
域４０３には、Ｐ+ 不純物拡散層４０６及びＮ+ 不純物
拡散層４０９、４１０が夫々形成されるとともに、ドレ
イン／ソースであるＮ+ 不純物拡散層４０９、４１０の
間のチャネル領域上に、ゲート酸化膜（図示せず）を介
して、ゲート電極である多結晶シリコン膜４２１が形成
され、トランジスタＭ120 が構成されている。また、Ｐ
ウェル領域４０４には、Ｐ+ 不純物拡散層４０７及びＮ
+ 不純物拡散層４１１〜４１５が夫々形成されるととも
に、各トランジスタのドレイン又はソースを構成するＮ
+ 不純物拡散層４１１〜４１５の間の各チャネル領域上
に、ゲート酸化膜（図示せず）を介して、各トランジス
タのゲート電極である多結晶シリコン膜４２２〜４２５
が夫々形成され、４個のトランジスタＭ101 〜Ｍ104 が
構成されている。さらに、Ｐウェル領域４０５には、Ｐ
+ 不純物拡散層４０８及びＮ+ 不純物拡散層４１６〜４
２０が夫々形成されるとともに、各トランジスタのドレ
イン又はソースを構成するＮ+ 不純物拡散層４１６〜４
２０の間の各チャネル領域上に、ゲート酸化膜（図示せ
ず）を介して、各トランジスタのゲート電極である多結
晶シリコン膜４２６〜４２９が夫々形成され、４個のト
ランジスタＭ105 〜Ｍ108 が構成されている。
【００３０】トランジスタＭ101 〜Ｍ104 のゲート電極
である多結晶シリコン膜４２２〜４２５はＮ+ 不純物拡
散層４１１〜４１４に夫々接続され、トランジスタＭ
105 〜Ｍ108 のゲート電極である多結晶シリコン膜４２
６〜４２９はＮ+ 不純物拡散層４１６〜４１９に夫々接
続されている。また、トランジスタＭ101 、Ｍ103 、Ｍ
105 、Ｍ107 のゲート電極である多結晶シリコン膜４２
２、４２４、４２６、４２８には、夫々、キャパシタン
スＣ101 、Ｃ103 、Ｃ105 、Ｃ107 を介して、図４に示
すようなクロック信号φA が入力され、トランジスタＭ
102 、Ｍ104 、Ｍ 106 、Ｍ108 のゲート電極である多結
晶シリコン膜４２３、４２５、４２７、４２９には、夫
々、キャパシタンスＣ102 、Ｃ104 、Ｃ106 、Ｃ108 を
介して、クロック信号φA と逆相のクロック信号φB が
入力される。また、トランジスタＭ120 のドレインであ
るＮ+ 不純物拡散層４０９及びゲート電極である多結晶
シリコン膜４２１は電源端子Ｎ120 に夫々接続されてい
る。Ｐウェル領域４０３は、Ｐ+ 不純物拡散層４０６を
介して、接地端子Ｎ121 に接続されており、トランジス
タＭ120 の基板電位はこのＰウェル領域４０３と同電位
である。また、Ｐウェル領域４０４は、Ｐ+ 不純物拡散
層４０７を介して、トランジスタＭ120 のソースである
Ｎ+ 不純物拡散層４１０及びトランジスタＭ101 のドレ
インであるＮ+不純物拡散層４１１に夫々接続されてお
り、トランジスタＭ101 〜Ｍ104 の基板電位はこのＰウ
ェル領域４０４と同電位である。さらに、Ｐウェル領域
４０５は、Ｐ+ 不純物拡散層４０８を介して、トランジ
スタＭ104 のソースであるＮ+ 不純物拡散層４１５及び
トランジスタＭ105 のドレインであるＮ+ 不純物拡散層
４１６に夫々接続されており、トランジスタＭ105 〜Ｍ
108 の基板電位はこのＰウェル領域４０５と同電位であ
る。
である多結晶シリコン膜４２２〜４２５はＮ+ 不純物拡
散層４１１〜４１４に夫々接続され、トランジスタＭ
105 〜Ｍ108 のゲート電極である多結晶シリコン膜４２
６〜４２９はＮ+ 不純物拡散層４１６〜４１９に夫々接
続されている。また、トランジスタＭ101 、Ｍ103 、Ｍ
105 、Ｍ107 のゲート電極である多結晶シリコン膜４２
２、４２４、４２６、４２８には、夫々、キャパシタン
スＣ101 、Ｃ103 、Ｃ105 、Ｃ107 を介して、図４に示
すようなクロック信号φA が入力され、トランジスタＭ
102 、Ｍ104 、Ｍ 106 、Ｍ108 のゲート電極である多結
晶シリコン膜４２３、４２５、４２７、４２９には、夫
々、キャパシタンスＣ102 、Ｃ104 、Ｃ106 、Ｃ108 を
介して、クロック信号φA と逆相のクロック信号φB が
入力される。また、トランジスタＭ120 のドレインであ
るＮ+ 不純物拡散層４０９及びゲート電極である多結晶
シリコン膜４２１は電源端子Ｎ120 に夫々接続されてい
る。Ｐウェル領域４０３は、Ｐ+ 不純物拡散層４０６を
介して、接地端子Ｎ121 に接続されており、トランジス
タＭ120 の基板電位はこのＰウェル領域４０３と同電位
である。また、Ｐウェル領域４０４は、Ｐ+ 不純物拡散
層４０７を介して、トランジスタＭ120 のソースである
Ｎ+ 不純物拡散層４１０及びトランジスタＭ101 のドレ
インであるＮ+不純物拡散層４１１に夫々接続されてお
り、トランジスタＭ101 〜Ｍ104 の基板電位はこのＰウ
ェル領域４０４と同電位である。さらに、Ｐウェル領域
４０５は、Ｐ+ 不純物拡散層４０８を介して、トランジ
スタＭ104 のソースであるＮ+ 不純物拡散層４１５及び
トランジスタＭ105 のドレインであるＮ+ 不純物拡散層
４１６に夫々接続されており、トランジスタＭ105 〜Ｍ
108 の基板電位はこのＰウェル領域４０５と同電位であ
る。
【００３１】以上に説明した実施例では、半導体昇圧回
路を構成する８個のＭＯＳトランジスタＭ101 〜Ｍ108
の基板部を２つのグループに分割して形成したが、グル
ープの数はこれに限定されるものではない。例えば、各
段毎に基板部を分割して、４つのグループを形成するこ
ともできる。但し、分割をあまり細かくしすぎると、昇
圧効率はよくなるが、素子の集積度を上げることができ
なくなるという問題が生じる。なお、上述した実施例で
は８段の回路構成としたが、段数は勿論これに限られる
ものではない。
路を構成する８個のＭＯＳトランジスタＭ101 〜Ｍ108
の基板部を２つのグループに分割して形成したが、グル
ープの数はこれに限定されるものではない。例えば、各
段毎に基板部を分割して、４つのグループを形成するこ
ともできる。但し、分割をあまり細かくしすぎると、昇
圧効率はよくなるが、素子の集積度を上げることができ
なくなるという問題が生じる。なお、上述した実施例で
は８段の回路構成としたが、段数は勿論これに限られる
ものではない。
【００３２】次に、本発明の第２実施例を図３及び図５
を参照して説明する。
を参照して説明する。
【００３３】図３に示すように、この第２実施例による
半導体昇圧回路は、４つの回路ブロックＰＣＨ01〜ＰＣ
Ｈ04を縦列接続して構成している。各回路ブロックＰＣ
Ｈ01〜ＰＣＨ04は、ＰチャネルＭＯＳトランジスタＰ
201 、Ｐ202 を直列接続して構成され、トランジスタＰ
201 のドレイン端子Ｎ201 には、キャパシタンスＣ201
を介して、図５に示すクロック信号φ1Aが入力され、ト
ランジスタＰ201 のゲート端子Ｎ203 には、キャパシタ
ンスＣ202 を介して、クロック信号φ2Aが入力され、ト
ランジスタＰ202 のドレイン端子Ｎ202 には、キャパシ
タンスＣ203 を介して、クロック信号φ1Bが入力され、
トランジスタＰ202 のゲート端子Ｎ205 には、キャパシ
タンスＣ204 を介して、クロック信号φ2Bが入力され
る。また、トランジスタＰ201 のソース端子Ｎ202 とゲ
ート端子Ｎ203 との間にはＰチャネルＭＯＳトランジス
タＰ203 が接続され、トランジスタＰ203 のゲート端子
はトランジスタＰ201 のドレイン端子Ｎ201 に接続され
ている。また、トランジスタＰ202 のソース端子Ｎ204
とゲート端子Ｎ205 との間にはＰチャネルＭＯＳトラン
ジスタＰ204 が接続され、トランジスタＰ204 のゲート
端子はトランジスタＰ202 のドレイン端子Ｎ202 に接続
されている。
半導体昇圧回路は、４つの回路ブロックＰＣＨ01〜ＰＣ
Ｈ04を縦列接続して構成している。各回路ブロックＰＣ
Ｈ01〜ＰＣＨ04は、ＰチャネルＭＯＳトランジスタＰ
201 、Ｐ202 を直列接続して構成され、トランジスタＰ
201 のドレイン端子Ｎ201 には、キャパシタンスＣ201
を介して、図５に示すクロック信号φ1Aが入力され、ト
ランジスタＰ201 のゲート端子Ｎ203 には、キャパシタ
ンスＣ202 を介して、クロック信号φ2Aが入力され、ト
ランジスタＰ202 のドレイン端子Ｎ202 には、キャパシ
タンスＣ203 を介して、クロック信号φ1Bが入力され、
トランジスタＰ202 のゲート端子Ｎ205 には、キャパシ
タンスＣ204 を介して、クロック信号φ2Bが入力され
る。また、トランジスタＰ201 のソース端子Ｎ202 とゲ
ート端子Ｎ203 との間にはＰチャネルＭＯＳトランジス
タＰ203 が接続され、トランジスタＰ203 のゲート端子
はトランジスタＰ201 のドレイン端子Ｎ201 に接続され
ている。また、トランジスタＰ202 のソース端子Ｎ204
とゲート端子Ｎ205 との間にはＰチャネルＭＯＳトラン
ジスタＰ204 が接続され、トランジスタＰ204 のゲート
端子はトランジスタＰ202 のドレイン端子Ｎ202 に接続
されている。
【００３４】また、Ｎチャネルディプレッション型ＭＯ
ＳトランジスタＭ220 、Ｍ221 のドレイン端子及びゲー
ト端子は電源端子Ｎ220 に夫々接続され、基板端子は接
地端子Ｎ221 に夫々接続され、ソース端子は、回路ブロ
ックＰＣＨ01におけるトランジスタＰ201 、Ｐ202 のド
レイン端子Ｎ201 、Ｎ202 に夫々接続されている。な
お、Ｎチャネルディプレッション型ＭＯＳトランジスタ
Ｍ220 、Ｍ221 は、Ｎチャネルエンハンスメント型ＭＯ
Ｓトランジスタでもよい。
ＳトランジスタＭ220 、Ｍ221 のドレイン端子及びゲー
ト端子は電源端子Ｎ220 に夫々接続され、基板端子は接
地端子Ｎ221 に夫々接続され、ソース端子は、回路ブロ
ックＰＣＨ01におけるトランジスタＰ201 、Ｐ202 のド
レイン端子Ｎ201 、Ｎ202 に夫々接続されている。な
お、Ｎチャネルディプレッション型ＭＯＳトランジスタ
Ｍ220 、Ｍ221 は、Ｎチャネルエンハンスメント型ＭＯ
Ｓトランジスタでもよい。
【００３５】回路ブロックＰＣＨ01、ＰＣＨ02の４個の
トランジスタＰ201 〜Ｐ204 の基板端子は、共通のＮウ
ェル領域からなる基板端子ＳＵＢ1 に接続され、基板端
子ＳＵＢ1 は回路ブロックＰＣＨ02のトランジスタＰ
204 のソース端子（図示せず）に接続されている。一
方、回路ブロックＰＣＨ03、ＰＣＨ04の４個のトランジ
スタＰ201 〜Ｐ204 の基板端子は、やはり共通のＮウェ
ル領域からなる基板端子ＳＵＢ2 に接続され、基板端子
ＳＵＢ2 は回路ブロックＰＣＨ04のトランジスタＰ204
のソース端子（図示せず）に接続されている。なお、Ｓ
ＵＢ1 とＳＵＢ2 とは互いに絶縁分離されている。
トランジスタＰ201 〜Ｐ204 の基板端子は、共通のＮウ
ェル領域からなる基板端子ＳＵＢ1 に接続され、基板端
子ＳＵＢ1 は回路ブロックＰＣＨ02のトランジスタＰ
204 のソース端子（図示せず）に接続されている。一
方、回路ブロックＰＣＨ03、ＰＣＨ04の４個のトランジ
スタＰ201 〜Ｐ204 の基板端子は、やはり共通のＮウェ
ル領域からなる基板端子ＳＵＢ2 に接続され、基板端子
ＳＵＢ2 は回路ブロックＰＣＨ04のトランジスタＰ204
のソース端子（図示せず）に接続されている。なお、Ｓ
ＵＢ1 とＳＵＢ2 とは互いに絶縁分離されている。
【００３６】回路ブロックＰＣＨ01のトランジスタＰ
202 のソース端子Ｎ204 と回路ブロックＰＣＨ02のトラ
ンジスタＰ201 のドレイン端子Ｎ201 、回路ブロックＰ
ＣＨ02のトランジスタＰ202 のソース端子Ｎ204 と回路
ブロックＰＣＨ03のトランジスタＰ201 のドレイン端子
Ｎ201 、回路ブロックＰＣＨ03のトランジスタＰ202 の
ソース端子Ｎ204 と回路ブロックＰＣＨ04のトランジス
タＰ201 のドレイン端子Ｎ201 とが夫々接続されて、４
個の回路ブロックＰＣＨ01〜ＰＣＨ04が縦列接続されて
いる。また、回路ブロックＰＣＨ04のトランジスタＰ
202 のソース端子は出力端子に接続され、出力電圧Ｖ
POUTを出力する。
202 のソース端子Ｎ204 と回路ブロックＰＣＨ02のトラ
ンジスタＰ201 のドレイン端子Ｎ201 、回路ブロックＰ
ＣＨ02のトランジスタＰ202 のソース端子Ｎ204 と回路
ブロックＰＣＨ03のトランジスタＰ201 のドレイン端子
Ｎ201 、回路ブロックＰＣＨ03のトランジスタＰ202 の
ソース端子Ｎ204 と回路ブロックＰＣＨ04のトランジス
タＰ201 のドレイン端子Ｎ201 とが夫々接続されて、４
個の回路ブロックＰＣＨ01〜ＰＣＨ04が縦列接続されて
いる。また、回路ブロックＰＣＨ04のトランジスタＰ
202 のソース端子は出力端子に接続され、出力電圧Ｖ
POUTを出力する。
【００３７】次に、この第２実施例の半導体昇圧回路の
動作を説明する。なお、以下の説明において、「しきい
値電圧よりも小さい」とは、ゲートに比べソース又はド
レインの電位が低いか、或いは、ゲートよりもソース又
はドレインの電位は高いが、その差がしきい値電圧より
も小さいことを意味し、「しきい値電圧よりも大きい」
とは、ゲートに比べソース又はドレインの電位が高く且
つその差がしきい値電圧よりも大きいことを意味する。
動作を説明する。なお、以下の説明において、「しきい
値電圧よりも小さい」とは、ゲートに比べソース又はド
レインの電位が低いか、或いは、ゲートよりもソース又
はドレインの電位は高いが、その差がしきい値電圧より
も小さいことを意味し、「しきい値電圧よりも大きい」
とは、ゲートに比べソース又はドレインの電位が高く且
つその差がしきい値電圧よりも大きいことを意味する。
【００３８】まず、図５の期間（Ｉ）において、クロッ
ク信号φ1Aはロー電位（“Ｌ”）、クロック信号φ2A、
φ1B、φ2Bは夫々ハイ電位（“Ｈ”）であり、図３に示
す電源端子Ｎ220 からトランジスタＰ201 のドレイン端
子Ｎ201 にトランジスタＭ220 を介して電流が流れ、キ
ャパシタンスＣ201 に電荷が蓄積される。トランジスタ
Ｐ202 のドレイン端子Ｎ202 は、以前にクロック信号φ
1Bが“Ｌ”であった時よりも（１）式に示すＶφ・Ｃ／
( Ｃ＋Ｃs ) （Ｖφはφ1A、φ1Bの振幅）だけ高い電位
である。このようにして、トランジスタＰ201 のドレイ
ン端子Ｎ201 の電位とトランジスタＰ202 のドレイン端
子Ｎ202 の電位との関係がトランジスタＰ203 のしきい
値電圧よりも大きくなると、トランジスタＰ203 がオン
状態となり、トランジスタＰ201 のゲート端子Ｎ203 と
トランジスタＰ202 のドレイン端子Ｎ202 とは導通す
る。この時、トランジスタＰ201 のゲート端子Ｎ203 と
ドレイン端子Ｎ201 又はソース端子Ｎ202 との電位の関
係はトランジスタＰ201 のしきい値電圧よりも小さいた
めトランジスタＰ201 はオフ状態となる。また、トラン
ジスタＰ202 、Ｐ204 は、夫々、ゲート端子とドレイン
端子又はソース端子との電位の関係がしきい値電圧より
も小さいためオフ状態である。
ク信号φ1Aはロー電位（“Ｌ”）、クロック信号φ2A、
φ1B、φ2Bは夫々ハイ電位（“Ｈ”）であり、図３に示
す電源端子Ｎ220 からトランジスタＰ201 のドレイン端
子Ｎ201 にトランジスタＭ220 を介して電流が流れ、キ
ャパシタンスＣ201 に電荷が蓄積される。トランジスタ
Ｐ202 のドレイン端子Ｎ202 は、以前にクロック信号φ
1Bが“Ｌ”であった時よりも（１）式に示すＶφ・Ｃ／
( Ｃ＋Ｃs ) （Ｖφはφ1A、φ1Bの振幅）だけ高い電位
である。このようにして、トランジスタＰ201 のドレイ
ン端子Ｎ201 の電位とトランジスタＰ202 のドレイン端
子Ｎ202 の電位との関係がトランジスタＰ203 のしきい
値電圧よりも大きくなると、トランジスタＰ203 がオン
状態となり、トランジスタＰ201 のゲート端子Ｎ203 と
トランジスタＰ202 のドレイン端子Ｎ202 とは導通す
る。この時、トランジスタＰ201 のゲート端子Ｎ203 と
ドレイン端子Ｎ201 又はソース端子Ｎ202 との電位の関
係はトランジスタＰ201 のしきい値電圧よりも小さいた
めトランジスタＰ201 はオフ状態となる。また、トラン
ジスタＰ202 、Ｐ204 は、夫々、ゲート端子とドレイン
端子又はソース端子との電位の関係がしきい値電圧より
も小さいためオフ状態である。
【００３９】次に、期間（Ｉ）から期間（II）に移行す
ると、クロック信号φ2A、φ2Bは“Ｈ”のままで、クロ
ック信号φ1Aが“Ｌ”→“Ｈ”に、クロック信号φ1Bが
“Ｈ”→“Ｌ”に夫々変化する。このため、トランジス
タＰ203 のゲート端子Ｎ201は“Ｌ”→“Ｈ”に、トラ
ンジスタＰ204 のゲート端子Ｎ202 は“Ｈ”→“Ｌ”に
なり、トランジスタＰ203 のゲート端子Ｎ201 とドレイ
ン端子Ｎ202 又はソース端子Ｎ203 との電位の関係がト
ランジスタＰ203 のしきい値電圧よりも小さくなった時
点でトランジスタＰ203 はオン状態→オフ状態に変化す
る。また、トランジスタＰ204 のゲート端子Ｎ202 とド
レイン端子Ｎ204 又はソース端子Ｎ205との電位の関係
がトランジスタＰ204 のしきい値電圧よりも大きくなっ
た時点でトランジスタＰ204 はオフ状態→オン状態に変
化し、トランジスタＰ204 のドレイン端子Ｎ204 とソー
ス端子Ｎ205 とが導通する。
ると、クロック信号φ2A、φ2Bは“Ｈ”のままで、クロ
ック信号φ1Aが“Ｌ”→“Ｈ”に、クロック信号φ1Bが
“Ｈ”→“Ｌ”に夫々変化する。このため、トランジス
タＰ203 のゲート端子Ｎ201は“Ｌ”→“Ｈ”に、トラ
ンジスタＰ204 のゲート端子Ｎ202 は“Ｈ”→“Ｌ”に
なり、トランジスタＰ203 のゲート端子Ｎ201 とドレイ
ン端子Ｎ202 又はソース端子Ｎ203 との電位の関係がト
ランジスタＰ203 のしきい値電圧よりも小さくなった時
点でトランジスタＰ203 はオン状態→オフ状態に変化す
る。また、トランジスタＰ204 のゲート端子Ｎ202 とド
レイン端子Ｎ204 又はソース端子Ｎ205との電位の関係
がトランジスタＰ204 のしきい値電圧よりも大きくなっ
た時点でトランジスタＰ204 はオフ状態→オン状態に変
化し、トランジスタＰ204 のドレイン端子Ｎ204 とソー
ス端子Ｎ205 とが導通する。
【００４０】次に、期間（II）から期間（III)に移行す
ると、クロック信号φ1A、φ2Bは“Ｈ”、クロック信号
φ1Bは“Ｌ”のままで、クロック信号φ2Aが“Ｈ”→
“Ｌ”に変化する。このため、トランジスタＰ201 のゲ
ート端子Ｎ203 は“Ｈ”→“Ｌ”になり、トランジスタ
Ｐ201 のゲート端子Ｎ203 とドレイン端子Ｎ201 又はソ
ース端子Ｎ202 との電位の関係がトランジスタＰ201 の
しきい値電圧よりも大きくなった時点で、トランジスタ
Ｐ201 はオフ状態→オン状態に変化し、トランジスタＰ
201 のドレイン端子Ｎ201 からトランジスタＰ202 のド
レイン端子Ｎ202に電流が流れ、トランジスタＰ202 の
ドレイン端子Ｎ202 の電位が上昇する。
ると、クロック信号φ1A、φ2Bは“Ｈ”、クロック信号
φ1Bは“Ｌ”のままで、クロック信号φ2Aが“Ｈ”→
“Ｌ”に変化する。このため、トランジスタＰ201 のゲ
ート端子Ｎ203 は“Ｈ”→“Ｌ”になり、トランジスタ
Ｐ201 のゲート端子Ｎ203 とドレイン端子Ｎ201 又はソ
ース端子Ｎ202 との電位の関係がトランジスタＰ201 の
しきい値電圧よりも大きくなった時点で、トランジスタ
Ｐ201 はオフ状態→オン状態に変化し、トランジスタＰ
201 のドレイン端子Ｎ201 からトランジスタＰ202 のド
レイン端子Ｎ202に電流が流れ、トランジスタＰ202 の
ドレイン端子Ｎ202 の電位が上昇する。
【００４１】次に、期間（III)から期間（IV）に移行す
ると、クロック信号φ1A、φ2Bは“Ｈ”、クロック信号
φ1Bは“Ｌ”のままで、クロック信号φ2Aが“Ｌ”→
“Ｈ”に変化する。このため、トランジスタＰ201 のゲ
ート端子Ｎ203 は“Ｌ”→“Ｈ”になり、トランジスタ
Ｐ201 はオン状態→オフ状態に変化する。
ると、クロック信号φ1A、φ2Bは“Ｈ”、クロック信号
φ1Bは“Ｌ”のままで、クロック信号φ2Aが“Ｌ”→
“Ｈ”に変化する。このため、トランジスタＰ201 のゲ
ート端子Ｎ203 は“Ｌ”→“Ｈ”になり、トランジスタ
Ｐ201 はオン状態→オフ状態に変化する。
【００４２】次に、期間（IV）から期間（Ｖ）に移行す
ると、クロック信号φ2A、φ2Bは“Ｈ”のままで、クロ
ック信号φ1Aが“Ｈ”→“Ｌ”に、クロック信号φ1Bが
“Ｌ”→“Ｈ”に夫々変化する。このため、トランジス
タＰ203 のゲート端子Ｎ201は“Ｈ”→“Ｌ”に、トラ
ンジスタＰ204 のゲート端子Ｎ202 は“Ｌ”→“Ｈ”に
なり、トランジスタＰ203 のゲート端子Ｎ201 とドレイ
ン端子Ｎ202 又はソース端子Ｎ203 との電位の関係がト
ランジスタＰ203 のしきい値電圧よりも大きくなった時
点で、トランジスタＰ203 はオフ状態→オン状態に変化
し、トランジスタＰ203 のドレイン端子Ｎ202 とソース
端子Ｎ203 とが導通する。また、トランジスタＰ204 の
ゲート端子Ｎ202 とドレイン端子Ｎ204 又はソース端子
Ｎ205 との電位の関係がトランジスタＰ204 のしきい値
電圧よりも小さくなった時点で、トランジスタＰ204 は
オン状態→オフ状態に変化する。
ると、クロック信号φ2A、φ2Bは“Ｈ”のままで、クロ
ック信号φ1Aが“Ｈ”→“Ｌ”に、クロック信号φ1Bが
“Ｌ”→“Ｈ”に夫々変化する。このため、トランジス
タＰ203 のゲート端子Ｎ201は“Ｈ”→“Ｌ”に、トラ
ンジスタＰ204 のゲート端子Ｎ202 は“Ｌ”→“Ｈ”に
なり、トランジスタＰ203 のゲート端子Ｎ201 とドレイ
ン端子Ｎ202 又はソース端子Ｎ203 との電位の関係がト
ランジスタＰ203 のしきい値電圧よりも大きくなった時
点で、トランジスタＰ203 はオフ状態→オン状態に変化
し、トランジスタＰ203 のドレイン端子Ｎ202 とソース
端子Ｎ203 とが導通する。また、トランジスタＰ204 の
ゲート端子Ｎ202 とドレイン端子Ｎ204 又はソース端子
Ｎ205 との電位の関係がトランジスタＰ204 のしきい値
電圧よりも小さくなった時点で、トランジスタＰ204 は
オン状態→オフ状態に変化する。
【００４３】次に、期間（Ｖ）から期間（VI）に移行す
ると、クロック信号φ2A、φ1Bは“Ｈ”、クロック信号
φ1Aは“Ｌ”のままで、クロック信号φ2Bが“Ｈ”→
“Ｌ”に変化する。このため、トランジスタＰ202 のゲ
ート端子Ｎ205 は“Ｈ”→“Ｌ”になり、トランジスタ
Ｐ202 のゲート端子Ｎ205 とドレイン端子Ｎ202 又はソ
ース端子Ｎ204 との電位の関係がトランジスタＰ202 の
しきい値電圧よりも大きくなった時点で、トランジスタ
Ｐ202 はオフ状態→オン状態に変化し、トランジスタＰ
202 のドレイン端子Ｎ202 からソース端子Ｎ204 に電流
が流れ、トランジスタＰ202 のソース端子Ｎ204 の電位
が上昇する。
ると、クロック信号φ2A、φ1Bは“Ｈ”、クロック信号
φ1Aは“Ｌ”のままで、クロック信号φ2Bが“Ｈ”→
“Ｌ”に変化する。このため、トランジスタＰ202 のゲ
ート端子Ｎ205 は“Ｈ”→“Ｌ”になり、トランジスタ
Ｐ202 のゲート端子Ｎ205 とドレイン端子Ｎ202 又はソ
ース端子Ｎ204 との電位の関係がトランジスタＰ202 の
しきい値電圧よりも大きくなった時点で、トランジスタ
Ｐ202 はオフ状態→オン状態に変化し、トランジスタＰ
202 のドレイン端子Ｎ202 からソース端子Ｎ204 に電流
が流れ、トランジスタＰ202 のソース端子Ｎ204 の電位
が上昇する。
【００４４】次に、期間（VI）から期間（VII)に移行す
ると、クロック信号φ2A、φ1Bは“Ｈ”、クロック信号
φ1Aは“Ｌ”のままで、クロック信号φ2Bが“Ｌ”→
“Ｈ”に変化する。このため、トランジスタＰ202 のゲ
ート端子Ｎ205 は“Ｌ”→“Ｈ”になり、トランジスタ
Ｐ202 のゲート端子Ｎ205 とドレイン端子Ｎ202 又はソ
ース端子Ｎ204 との電位の関係がトランジスタＰ202 の
しきい値電圧よりも小さくなった時点で、トランジスタ
Ｐ202 はオン状態→オフ状態に変化する。
ると、クロック信号φ2A、φ1Bは“Ｈ”、クロック信号
φ1Aは“Ｌ”のままで、クロック信号φ2Bが“Ｌ”→
“Ｈ”に変化する。このため、トランジスタＰ202 のゲ
ート端子Ｎ205 は“Ｌ”→“Ｈ”になり、トランジスタ
Ｐ202 のゲート端子Ｎ205 とドレイン端子Ｎ202 又はソ
ース端子Ｎ204 との電位の関係がトランジスタＰ202 の
しきい値電圧よりも小さくなった時点で、トランジスタ
Ｐ202 はオン状態→オフ状態に変化する。
【００４５】以上の動作において、例えば、トランジス
タＰ201 、Ｐ203 、キャパシタンスＣ201 、Ｃ202 に注
目すると、ノードＮ201 が“Ｈ”で、ノードＮ202 、Ｎ
203が“Ｌ”である時（期間（III)）にトランジスタＰ
201 がオン状態となり、ノードＮ201 →ノードＮ202 に
電流が供給され、ノードＮ202 は、トランジスタＰ201
がオン状態となる前に比べて電位が上昇する。そして、
次にクロック信号φ1Aが“Ｌ”、クロック信号φ1Bが
“Ｈ”になり、ノードＮ201 が“Ｌ”、ノードＮ202 が
“Ｈ”になる時（期間（Ｖ））に、トランジスタＰ203
がオン状態となり、ノードＮ202 とノードＮ203 とが導
通するため、トランジスタＰ201 のソース−ゲート間の
電位差は０となる。この時、ノードＮ202 に比べノード
Ｎ201 の電位が低くなるが、トランジスタＰ201 がオフ
状態となるため、ノードＮ202 →ノードＮ201 の電流は
流れない。また、ノードＮ202 の電位は、トランジスタ
Ｐ201 がオン状態となっている時の電位に対し、（１）
式に示すように、Ｖφ・Ｃ／( Ｃ＋Ｃs ) 程度高い電位
となるため、以前に“Ｈ”状態であったときよりも電位
が上昇する。
タＰ201 、Ｐ203 、キャパシタンスＣ201 、Ｃ202 に注
目すると、ノードＮ201 が“Ｈ”で、ノードＮ202 、Ｎ
203が“Ｌ”である時（期間（III)）にトランジスタＰ
201 がオン状態となり、ノードＮ201 →ノードＮ202 に
電流が供給され、ノードＮ202 は、トランジスタＰ201
がオン状態となる前に比べて電位が上昇する。そして、
次にクロック信号φ1Aが“Ｌ”、クロック信号φ1Bが
“Ｈ”になり、ノードＮ201 が“Ｌ”、ノードＮ202 が
“Ｈ”になる時（期間（Ｖ））に、トランジスタＰ203
がオン状態となり、ノードＮ202 とノードＮ203 とが導
通するため、トランジスタＰ201 のソース−ゲート間の
電位差は０となる。この時、ノードＮ202 に比べノード
Ｎ201 の電位が低くなるが、トランジスタＰ201 がオフ
状態となるため、ノードＮ202 →ノードＮ201 の電流は
流れない。また、ノードＮ202 の電位は、トランジスタ
Ｐ201 がオン状態となっている時の電位に対し、（１）
式に示すように、Ｖφ・Ｃ／( Ｃ＋Ｃs ) 程度高い電位
となるため、以前に“Ｈ”状態であったときよりも電位
が上昇する。
【００４６】以上の動作は回路ブロックＰＣＨ02〜ＰＣ
Ｈ04においても同様であり、後段になるに従い電位は正
方向に上昇する。すなわち、この第２実施例の半導体昇
圧回路は、ＰチャネルＭＯＳトランジスタを用いた正高
電圧発生回路である。
Ｈ04においても同様であり、後段になるに従い電位は正
方向に上昇する。すなわち、この第２実施例の半導体昇
圧回路は、ＰチャネルＭＯＳトランジスタを用いた正高
電圧発生回路である。
【００４７】なお、この第２実施例の半導体昇圧回路に
おいては、例えば、トランジスタＰ201 、Ｐ202 のソー
ス又はドレインの電位に比べ基板端子ＳＵＢ1 の電位が
高いため、基板バイアス効果によりしきい値電圧の絶対
値が大きくなり、トランジスタＰ201 、Ｐ202 がオン状
態となりにくい、或いは、オン電流が小さくなる可能性
があるが、全体としての基板電位をＳＵＢ1 、ＳＵＢ2
の２つに分割することにより、基板バイアス効果による
しきい値電圧の増大を低く抑えている。この基板電位の
分割を例えば４分割として、各回路ブロック毎に電位を
制御するようにすれば、集積度の点では劣るが、基板バ
イアス効果によるしきい値電圧の増大をより低く抑える
ことができる。
おいては、例えば、トランジスタＰ201 、Ｐ202 のソー
ス又はドレインの電位に比べ基板端子ＳＵＢ1 の電位が
高いため、基板バイアス効果によりしきい値電圧の絶対
値が大きくなり、トランジスタＰ201 、Ｐ202 がオン状
態となりにくい、或いは、オン電流が小さくなる可能性
があるが、全体としての基板電位をＳＵＢ1 、ＳＵＢ2
の２つに分割することにより、基板バイアス効果による
しきい値電圧の増大を低く抑えている。この基板電位の
分割を例えば４分割として、各回路ブロック毎に電位を
制御するようにすれば、集積度の点では劣るが、基板バ
イアス効果によるしきい値電圧の増大をより低く抑える
ことができる。
【００４８】この第２実施例の半導体昇圧回路では、次
段への電荷の送り出し時の電圧降下を実質的に０とする
ことができるので、第１実施例の回路に比べてより大き
な昇圧能力を示す。特に、０．８〜２．０Ｖ程度の電源
電圧Ｖddにおいて、その昇圧能力の差が顕著となる。例
えば、０．８〜２．０Ｖ程度の電源電圧Ｖddにおいて、
所望の出力電圧を得ようとする場合、第１実施例の回路
では、次段への電荷の送り出し時の電圧降下のために、
昇圧回路の段数ｎを大きくする必要があるが、第２実施
例の回路ではその必要がない。例えば、電源電圧Ｖddが
２．０Ｖの場合において、第１実施例の回路では、出力
電圧ＶPOUTとして２３Ｖを得るために必要な昇圧回路の
段数ｎは２０段であるが、第２実施例の回路では１２段
でよい。
段への電荷の送り出し時の電圧降下を実質的に０とする
ことができるので、第１実施例の回路に比べてより大き
な昇圧能力を示す。特に、０．８〜２．０Ｖ程度の電源
電圧Ｖddにおいて、その昇圧能力の差が顕著となる。例
えば、０．８〜２．０Ｖ程度の電源電圧Ｖddにおいて、
所望の出力電圧を得ようとする場合、第１実施例の回路
では、次段への電荷の送り出し時の電圧降下のために、
昇圧回路の段数ｎを大きくする必要があるが、第２実施
例の回路ではその必要がない。例えば、電源電圧Ｖddが
２．０Ｖの場合において、第１実施例の回路では、出力
電圧ＶPOUTとして２３Ｖを得るために必要な昇圧回路の
段数ｎは２０段であるが、第２実施例の回路では１２段
でよい。
【００４９】一方、第１実施例の回路は、第２実施例の
回路に比べて構成が簡単であり、また、必要なクロック
信号も２種類で済むという利点を有する。
回路に比べて構成が簡単であり、また、必要なクロック
信号も２種類で済むという利点を有する。
【００５０】以上、本発明を実施例につき説明したが、
本発明は上述の実施例に限定されるものではない。例え
ば、昇圧回路の段数は、上述した実施例のものに限られ
ず、昇圧電圧や回路規模などに応じて任意に設定が可能
である。また、昇圧回路を構成するトランジスタとし
て、第１実施例ではＮチャネルディプレッション型ＭＯ
ＳトランジスタＭ101 〜Ｍ108 を用いた例を、第２実施
例ではＰチャネルＭＯＳトランジスタＰ201 〜Ｐ204 を
用いた例を夫々示したが、これらのトランジスタとして
は、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ
など、他のトランジスタを使用してもよい。例えば、第
１実施例のＮチャネルＭＯＳトランジスタＭ101 〜Ｍ
108 を、Ｎウェル領域に形成したＰチャネルＭＯＳトラ
ンジスタに変更し、電源端子Ｎ120 を接地して、負の高
電圧発生回路としてもよく、第２実施例のＰチャネルＭ
ＯＳトランジスタＰ201 〜Ｐ204 を、Ｐウェル領域に形
成したＮチャネルＭＯＳトランジスタに変更して、やは
り負の高電圧発生回路としてもよい。
本発明は上述の実施例に限定されるものではない。例え
ば、昇圧回路の段数は、上述した実施例のものに限られ
ず、昇圧電圧や回路規模などに応じて任意に設定が可能
である。また、昇圧回路を構成するトランジスタとし
て、第１実施例ではＮチャネルディプレッション型ＭＯ
ＳトランジスタＭ101 〜Ｍ108 を用いた例を、第２実施
例ではＰチャネルＭＯＳトランジスタＰ201 〜Ｐ204 を
用いた例を夫々示したが、これらのトランジスタとして
は、Ｎチャネルエンハンスメント型ＭＯＳトランジスタ
など、他のトランジスタを使用してもよい。例えば、第
１実施例のＮチャネルＭＯＳトランジスタＭ101 〜Ｍ
108 を、Ｎウェル領域に形成したＰチャネルＭＯＳトラ
ンジスタに変更し、電源端子Ｎ120 を接地して、負の高
電圧発生回路としてもよく、第２実施例のＰチャネルＭ
ＯＳトランジスタＰ201 〜Ｐ204 を、Ｐウェル領域に形
成したＮチャネルＭＯＳトランジスタに変更して、やは
り負の高電圧発生回路としてもよい。
【００５１】
【発明の効果】本発明によれば、昇圧回路を構成するＭ
ＯＳトランジスタの基板端子をグループ化して形成し、
そのグループ毎に異なる電位に制御することにより、基
板バイアス効果を防止することができるので、高い昇圧
能力を得ることができるとともに回路面積の増加を最小
限に抑えることができる。
ＯＳトランジスタの基板端子をグループ化して形成し、
そのグループ毎に異なる電位に制御することにより、基
板バイアス効果を防止することができるので、高い昇圧
能力を得ることができるとともに回路面積の増加を最小
限に抑えることができる。
【００５２】また、低電源電圧においても高い昇圧能力
を得ることができる。
を得ることができる。
【００５３】更に、従来と同一の昇圧能力を得る場合、
従来に比べて昇圧回路の段数を減少することができる。
従来に比べて昇圧回路の段数を減少することができる。
【図１】本発明の第１実施例による半導体昇圧回路の構
成を示す回路図である。
成を示す回路図である。
【図２】本発明の第１実施例による半導体昇圧回路の素
子構造を示す概略断面図である。
子構造を示す概略断面図である。
【図３】本発明の第２実施例による半導体昇圧回路の構
成を示す回路図である。
成を示す回路図である。
【図４】本発明の第１実施例による半導体昇圧回路のク
ロックタイミングを示す波形図である。
ロックタイミングを示す波形図である。
【図５】本発明の第２実施例による半導体昇圧回路のク
ロックタイミングを示す波形図である。
ロックタイミングを示す波形図である。
【図６】従来の半導体昇圧回路の構成を示す回路図であ
る。
る。
【図７】従来の半導体昇圧回路の素子構造を示す概略断
面図である。
面図である。
Ｐ201 〜Ｐ204 ＰチャネルＭＯＳトランジスタ Ｍ101 〜Ｍ108 、Ｍ120 、Ｍ121 、Ｍ220 、Ｍ221 Ｎ
チャネルディプレッション型ＭＯＳトランジスタ Ｃ101 〜Ｃ108 、Ｃ201 〜Ｃ204 キャパシタンス Ｖpout 出力電圧 φ1A、φ1B、φ2A、φ2B、φA 、φB クロック信号 Ｎ100 〜Ｎ107 、Ｎ120 、Ｎ121 、Ｎ201 〜Ｎ205 、Ｎ
220 〜Ｎ221 ノード ＳＵＢ1 、ＳＵＢ2 基板端子 ＰＣＨ01、ＰＣＨ02、ＰＣＨ03、ＰＣＨ04 回路ブロッ
ク ４０１ Ｐ型半導体基板 ４０２ Ｎウェル領域 ４０３〜４０５ Ｐウェル領域 ４０９、４１０、４１１〜４２０ Ｎ+ 不純物拡散層 ４０６〜４０８ Ｐ+ 不純物拡散層 ４２１〜４２９ 多結晶シリコン
チャネルディプレッション型ＭＯＳトランジスタ Ｃ101 〜Ｃ108 、Ｃ201 〜Ｃ204 キャパシタンス Ｖpout 出力電圧 φ1A、φ1B、φ2A、φ2B、φA 、φB クロック信号 Ｎ100 〜Ｎ107 、Ｎ120 、Ｎ121 、Ｎ201 〜Ｎ205 、Ｎ
220 〜Ｎ221 ノード ＳＵＢ1 、ＳＵＢ2 基板端子 ＰＣＨ01、ＰＣＨ02、ＰＣＨ03、ＰＣＨ04 回路ブロッ
ク ４０１ Ｐ型半導体基板 ４０２ Ｎウェル領域 ４０３〜４０５ Ｐウェル領域 ４０９、４１０、４１１〜４２０ Ｎ+ 不純物拡散層 ４０６〜４０８ Ｐ+ 不純物拡散層 ４２１〜４２９ 多結晶シリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０２Ｍ 3/07
Claims (9)
- 【請求項１】 各段が、１個の第１のＭＯＳトランジス
タと、前記第１のＭＯＳトランジスタのドレイン端子又
はソース端子に一端が接続された１個のキャパシタンス
とを備え、 前記第１のＭＯＳトランジスタを介して各段が直列接続
されており、 前記第１のＭＯＳトランジスタの基板部が、全体とし
て、互いに独立に電位制御可能な２個以上のグループに
分割されていることを特徴とする半導体昇圧回路。 - 【請求項２】 正高電圧発生のための昇圧回路であっ
て、前記第１のＭＯＳトランジスタの基板部の前記グル
ープが、後段側ほど高電位に制御されていることを特徴
とする請求項１に記載の半導体昇圧回路。 - 【請求項３】 前記第１のＭＯＳトランジスタがＮ型ウ
ェル領域に形成されたＰチャネルＭＯＳトランジスタで
あり、前記Ｎ型ウェル領域が前記グループ毎に電気的に
絶縁分離されていることを特徴とする請求項２に記載の
半導体昇圧回路。 - 【請求項４】 負高電圧発生のための昇圧回路であっ
て、前記第１のＭＯＳトランジスタの基板部の前記グル
ープが、後段側ほど負の高電位に制御されていることを
特徴とする請求項１に記載の半導体昇圧回路。 - 【請求項５】 前記第１のＭＯＳトランジスタがＰ型ウ
ェル領域に形成されたＮチャネルＭＯＳトランジスタで
あり、前記Ｐ型ウェル領域が前記グループ毎に電気的に
絶縁分離されていることを特徴とする請求項４に記載の
半導体昇圧回路。 - 【請求項６】 前記第１のＭＯＳトランジスタが、Ｐ型
ウェル領域に形成されたＮチャネルＭＯＳトランジスタ
であるときに、前記第１のＭＯＳトランジスタの基板部
は、その第１のＭＯＳトランジスタが属するグループの
うち昇圧された電位が最も低い前記第１のＭＯＳトラン
ジスタのドレイン端子又はソース端子に接続されてお
り、 前記第１のＭＯＳトランジスタが、Ｎ型ウェル領域に形
成されたＰチャネルＭＯＳトランジスタであるときに、
前記第１のＭＯＳトランジスタの基板部は、その第１の
ＭＯＳトランジスタが属するグループのうち昇圧された
電位が最も高い前記第１のＭＯＳトランジスタのドレイ
ン端子又はソース端子に接続されていることを特徴とす
る請求項１〜５のいずれか１項に記載の半導体昇圧回
路。 - 【請求項７】 前記第１のＭＯＳトランジスタの各々の
ゲート端子に一端が接続された第２のキャパシタンスが
設けられるとともに、前記第１のＭＯＳトランジスタの
ゲート端子とソース端子又はドレイン端子とが第２のＭ
ＯＳトランジスタを介して互いに接続されており、前記
第２のＭＯＳトランジスタの各々のゲート端子が前記第
１のキャパシタンスの前記一端に接続されていることを
特徴とする請求項１〜６のいずれか１項に記載の半導体
昇圧回路。 - 【請求項８】 各段において、前記第２のＭＯＳトラン
ジスタの基板端子が前記第１のＭＯＳトランジスタの基
板部に接続されていることを特徴とする請求項７に記載
の半導体昇圧回路。 - 【請求項９】 隣り合う２個の前記第１のキャパシタン
スの他端に、互いに逆相の一対の第１のクロック信号が
夫々入力されるとともに、隣り合う２個の前記第２のキ
ャパシタンスの他端に、パルスタイミングが異なる一対
の第２のクロック信号が夫々入力されることを特徴とす
る請求項７又は８に記載の半導体昇圧回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16004795A JP3569354B2 (ja) | 1994-08-31 | 1995-06-02 | 半導体昇圧回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-230358 | 1994-08-31 | ||
| JP23035894 | 1994-08-31 | ||
| JP16004795A JP3569354B2 (ja) | 1994-08-31 | 1995-06-02 | 半導体昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125133A true JPH08125133A (ja) | 1996-05-17 |
| JP3569354B2 JP3569354B2 (ja) | 2004-09-22 |
Family
ID=26486652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16004795A Expired - Lifetime JP3569354B2 (ja) | 1994-08-31 | 1995-06-02 | 半導体昇圧回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3569354B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8823443B2 (en) | 2008-12-18 | 2014-09-02 | Nxp B.V. | Charge-pump circuit |
-
1995
- 1995-06-02 JP JP16004795A patent/JP3569354B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8823443B2 (en) | 2008-12-18 | 2014-09-02 | Nxp B.V. | Charge-pump circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3569354B2 (ja) | 2004-09-22 |
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| A521 | Written amendment |
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| A521 | Written amendment |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090625 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100625 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100625 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110625 Year of fee payment: 7 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120625 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S531 | Written request for registration of change of domicile |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 9 |
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| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| S533 | Written request for registration of change of name |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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