JPH0133841B2 - - Google Patents
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- JPH0133841B2 JPH0133841B2 JP56138447A JP13844781A JPH0133841B2 JP H0133841 B2 JPH0133841 B2 JP H0133841B2 JP 56138447 A JP56138447 A JP 56138447A JP 13844781 A JP13844781 A JP 13844781A JP H0133841 B2 JPH0133841 B2 JP H0133841B2
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- voltage
- capacitor
- terminal
- mos transistor
- transistor
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- 239000003990 capacitor Substances 0.000 claims description 46
- 239000000758 substrate Substances 0.000 claims description 24
- 239000004065 semiconductor Substances 0.000 claims description 8
- 230000000295 complement effect Effects 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 8
- 238000007599 discharging Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 210000004899 c-terminal region Anatomy 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005086 pumping Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はMOSLSI内に形成される電源電圧発
生回路に関する。
生回路に関する。
動作電圧と逆特性の電圧を発生する従来の逆電
圧発生回路の一例としては、第１図に示すような
ものが知られている。
圧発生回路の一例としては、第１図に示すような
ものが知られている。
同図において、nMOSトランジスタ１，２のゲ
ートに印加されるクロツク信号φ，が各々
“Ｈ”レベル、“Ｌ”レベルのときnMOSトランジ
スタ１のみが導通し、上記両nMOSトランジスタ
１，２の接続点にその一端が接続されたコンデン
サ３の入力側のレベルV1は“Ｈ”レベルとなる。
入力側のレベルV1が“Ｈ”レベルになるとコン
デンサ３の他端すなわち出力側のレベルV2も
“Ｈ”レベルにひかれる。そして出力側のレベル
V2が、前記コンデンサ３のゲートおよびドレイ
ンが接続されたnMOSトランジスタ４のVthレベ
ル以上になると、このnMOSトランジスタ４は導
通しコンデンサ３の出力側は接地レベルに保たれ
る。一方クロツク信号φ，が各々“Ｌ”レベ
ル、“Ｈ”レベルのときnMOSトランジスタ２が
導通し、コンデンサ３の入力側のレベルは“Ｈ”
レベルにひかれる。このときコンデンサ３の両端
間にはほぼVDDの電位差があるので、コンデンサ
３の出力側のレベルV2は接地レベルよりも低い
レベルすなわち負のレベルとなる。ここで、V00
とはMOSトランジスタ１のドレインと接地との
間の電圧である。またnMOSトランジスタ４のゲ
ートも負のレベルであるので出力端子５にはダイ
オード６を介して負の電圧が発生する。なお、上
記回路において、V2の電位が負になるとMOSト
ランジスタ４のｐウエル層からV2側へ順方向電
流が流れるのを防ぐため該ｐウエル層は出力端子
５に接続されている。ここで前記Ｐウエル層はｎ
型半導体基板上にnMOSトランジスタを形成する
際に、その形成領域に前記Ｎ型半導体基板と電気
的に絶縁されるように形成されるＰ型半導体層で
ある。
ートに印加されるクロツク信号φ，が各々
“Ｈ”レベル、“Ｌ”レベルのときnMOSトランジ
スタ１のみが導通し、上記両nMOSトランジスタ
１，２の接続点にその一端が接続されたコンデン
サ３の入力側のレベルV1は“Ｈ”レベルとなる。
入力側のレベルV1が“Ｈ”レベルになるとコン
デンサ３の他端すなわち出力側のレベルV2も
“Ｈ”レベルにひかれる。そして出力側のレベル
V2が、前記コンデンサ３のゲートおよびドレイ
ンが接続されたnMOSトランジスタ４のVthレベ
ル以上になると、このnMOSトランジスタ４は導
通しコンデンサ３の出力側は接地レベルに保たれ
る。一方クロツク信号φ，が各々“Ｌ”レベ
ル、“Ｈ”レベルのときnMOSトランジスタ２が
導通し、コンデンサ３の入力側のレベルは“Ｈ”
レベルにひかれる。このときコンデンサ３の両端
間にはほぼVDDの電位差があるので、コンデンサ
３の出力側のレベルV2は接地レベルよりも低い
レベルすなわち負のレベルとなる。ここで、V00
とはMOSトランジスタ１のドレインと接地との
間の電圧である。またnMOSトランジスタ４のゲ
ートも負のレベルであるので出力端子５にはダイ
オード６を介して負の電圧が発生する。なお、上
記回路において、V2の電位が負になるとMOSト
ランジスタ４のｐウエル層からV2側へ順方向電
流が流れるのを防ぐため該ｐウエル層は出力端子
５に接続されている。ここで前記Ｐウエル層はｎ
型半導体基板上にnMOSトランジスタを形成する
際に、その形成領域に前記Ｎ型半導体基板と電気
的に絶縁されるように形成されるＰ型半導体層で
ある。
しかし、このような電圧回路において、図中、
V1が“Ｈ”レベルになつた時、nMOSトランジ
スタ４が導通しV2の電位を、前記nMOSトラン
ジスタ４のしきい値電位Vth4にまで下げることに
なる。しかし、前記nMOSトランジスタ４のｐウ
エル層は出力端子５に接続されているため、この
出力端子５の電位が下がることによつてnMOSト
ランジスタ４のしきい値電位Vth4の値が大きくな
つてしまうようになる。
V1が“Ｈ”レベルになつた時、nMOSトランジ
スタ４が導通しV2の電位を、前記nMOSトラン
ジスタ４のしきい値電位Vth4にまで下げることに
なる。しかし、前記nMOSトランジスタ４のｐウ
エル層は出力端子５に接続されているため、この
出力端子５の電位が下がることによつてnMOSト
ランジスタ４のしきい値電位Vth4の値が大きくな
つてしまうようになる。
この理由は、VBSをMOSトランジスタのウエル
層を基準としたソース端子の電位、すなわち、第
１図のnMOSトランジスタ４でいえば出力端子５
に対して接地側の端子の電圧となる。Vth0をVBS
が０のときのしきい値電位、koを基板効果定数、
としたとき、MOSトランジスタのしきい値電位
Vthは Vth＝Vth0＋ko√BS と表わされるからである。
層を基準としたソース端子の電位、すなわち、第
１図のnMOSトランジスタ４でいえば出力端子５
に対して接地側の端子の電圧となる。Vth0をVBS
が０のときのしきい値電位、koを基板効果定数、
としたとき、MOSトランジスタのしきい値電位
Vthは Vth＝Vth0＋ko√BS と表わされるからである。
このようなことから、V1が“Ｈ”レベルにな
つた時のV2の電位は、出力端子５の負電位の絶
対値が大きくなればなるほど充電性能が劣化する
ことから、下りにくくなるという問題点を有して
いたものである。
つた時のV2の電位は、出力端子５の負電位の絶
対値が大きくなればなるほど充電性能が劣化する
ことから、下りにくくなるという問題点を有して
いたものである。
このような場合は負電圧発生回路に限らず、逆
電圧発生回路において共通の現象となるものであ
る。
電圧発生回路において共通の現象となるものであ
る。
それ故、本発明はこのような事情に基づいてな
されたものであり、出力電圧の絶対値が大きくな
つてもコンデンサの充電性能の劣化を惹き起こす
ことのない電圧発生回路を提供するにある。
されたものであり、出力電圧の絶対値が大きくな
つてもコンデンサの充電性能の劣化を惹き起こす
ことのない電圧発生回路を提供するにある。
このような目的を達成するために本発明は、同
一の半導体基板面に形成され、ゲートに共通の入
力供給する相補型のMOSトランジスタ、該相補
型のMOSトランジスタの中間接続点に一端が接
続され、他端がダイオードを介して出力端子に接
続されるコンデンサ、前記コンデンサとダイオー
ドの接続点にソース、ゲートが接続されかつドレ
インが前記相補型のMOSトランジスタの基準点
に接続されるとともに、前記半導体基板とPN接
合を有するウエル層領域に形成された第１の
MOSトランジスタとからなり、前記ウエル層は
前記出力端子と電気的に接続されて、前記入力に
対して逆電圧を出力する電圧発生回路において、
前記第１のMOSトランジスタと並列に前記第１
のMOSトランジスタと異なるチヤンネルを形成
する第２のMOSトランジスタを備え、そのゲー
トに前記入力を印加させることを特徴とするもの
である。
一の半導体基板面に形成され、ゲートに共通の入
力供給する相補型のMOSトランジスタ、該相補
型のMOSトランジスタの中間接続点に一端が接
続され、他端がダイオードを介して出力端子に接
続されるコンデンサ、前記コンデンサとダイオー
ドの接続点にソース、ゲートが接続されかつドレ
インが前記相補型のMOSトランジスタの基準点
に接続されるとともに、前記半導体基板とPN接
合を有するウエル層領域に形成された第１の
MOSトランジスタとからなり、前記ウエル層は
前記出力端子と電気的に接続されて、前記入力に
対して逆電圧を出力する電圧発生回路において、
前記第１のMOSトランジスタと並列に前記第１
のMOSトランジスタと異なるチヤンネルを形成
する第２のMOSトランジスタを備え、そのゲー
トに前記入力を印加させることを特徴とするもの
である。
このように、本発明はウエル層が出力端子と同
電位に保たれている第１のMOSトランジスタと、
並列に前記第１のMOSトランジスタと異なる型
のチヤンネルを形成する第２のMOSトランジス
タを備え、そのゲートには入力信号となるクロツ
ク信号を印加させるようにしている。
電位に保たれている第１のMOSトランジスタと、
並列に前記第１のMOSトランジスタと異なる型
のチヤンネルを形成する第２のMOSトランジス
タを備え、そのゲートには入力信号となるクロツ
ク信号を印加させるようにしている。
これにより、たとえば負電圧発生回路の場合、
相補型のMOSトランジスタの接続点が“Ｈ”レ
ベルとなつた時、前記第２のMOSトランジスタ
が導通するようになり、コンデンサと第１の
MOSトランジスタの接続点の電圧を従来よりも
下げることができるようになる。
相補型のMOSトランジスタの接続点が“Ｈ”レ
ベルとなつた時、前記第２のMOSトランジスタ
が導通するようになり、コンデンサと第１の
MOSトランジスタの接続点の電圧を従来よりも
下げることができるようになる。
第２図は本発明による電圧発生回路の一実施例
を示す構成図で、電圧発生回路を示している。
を示す構成図で、電圧発生回路を示している。
同図において、３０はCMOSトランジスタの
陽極電源端子３１はcMOSトランジスタの陰極電
源端子である。３２はソース端、基板端を端子３
０に接続されるpMOSトランジスタ、ここで前記
基板端はpMOSトランジスタ３２が形成されるＮ
型半導体基板に接続された端子である。３３は
PMOSトランジスタ３２のゲート端に接続され
る入力端子、３４はドレイン端をPMOSトラン
ジスタ３２のドレイン端に接続され、Ｐウエル層
とソース端を端子３１に接続されるnMOSトラン
ジスタ、３５はnMOSトランジスタ３４のゲート
端に接続される入力端子、３６は一端をnMOSト
ランジスタ３４のドレイン端に接続されるコンデ
ンサ、３７はドレイン端とゲート端を接続しその
共通接続点をコンデンサ３６の他端に接続し、ソ
ース端を端子３１に接続する。nMOSトランジス
タでnMOSトランジスタ３７の基板端は負電圧発
生回路の出力端子４５に接続される。３８はソー
ス端をコンデンサ３６の他端に接続され、ドレイ
ン端を端子３１に、基板端を端子３０に接続され
るpMOSトランジスタ、３９はドレイン端とゲー
ト端を接続しその共通接続点をコンデンサ３６の
他端に接続し基板端を端子３０に、ソース端を
PMOSトランジスタ３８のゲート端に接続する
pMOSトランジスタ、４０は一端をPMOSトラン
ジスタ３８のゲート端に接続するコンデンサ、４
１はコンデンサの他端に接続される入力端子、４
２はドレイン端とゲート端を接続しその共通接続
端子をコンデンサ４０の一端に接続し、基板端を
端子３０に、ソース端をnMOSトランジスタ３７
のＰウエル層に接続するpMOSトランジスタ、４
３は一端をPMOSトランジスタ４２のソース端
に他端を端子３０に接続するコンデンサで、Ｐウ
エル層と基板の間で形成される接合容量である。
４５はコンデンサの一端に接続される負電圧発生
回路の端子である。なお上述したpMOSトランジ
スタの各基板端は端子３０に接続されている旨記
載しているが、実際上pMOSトランジスタのソー
ス、ドレインはそれらが形成される基板を共通に
していることから配線は施こされてはいない。
陽極電源端子３１はcMOSトランジスタの陰極電
源端子である。３２はソース端、基板端を端子３
０に接続されるpMOSトランジスタ、ここで前記
基板端はpMOSトランジスタ３２が形成されるＮ
型半導体基板に接続された端子である。３３は
PMOSトランジスタ３２のゲート端に接続され
る入力端子、３４はドレイン端をPMOSトラン
ジスタ３２のドレイン端に接続され、Ｐウエル層
とソース端を端子３１に接続されるnMOSトラン
ジスタ、３５はnMOSトランジスタ３４のゲート
端に接続される入力端子、３６は一端をnMOSト
ランジスタ３４のドレイン端に接続されるコンデ
ンサ、３７はドレイン端とゲート端を接続しその
共通接続点をコンデンサ３６の他端に接続し、ソ
ース端を端子３１に接続する。nMOSトランジス
タでnMOSトランジスタ３７の基板端は負電圧発
生回路の出力端子４５に接続される。３８はソー
ス端をコンデンサ３６の他端に接続され、ドレイ
ン端を端子３１に、基板端を端子３０に接続され
るpMOSトランジスタ、３９はドレイン端とゲー
ト端を接続しその共通接続点をコンデンサ３６の
他端に接続し基板端を端子３０に、ソース端を
PMOSトランジスタ３８のゲート端に接続する
pMOSトランジスタ、４０は一端をPMOSトラン
ジスタ３８のゲート端に接続するコンデンサ、４
１はコンデンサの他端に接続される入力端子、４
２はドレイン端とゲート端を接続しその共通接続
端子をコンデンサ４０の一端に接続し、基板端を
端子３０に、ソース端をnMOSトランジスタ３７
のＰウエル層に接続するpMOSトランジスタ、４
３は一端をPMOSトランジスタ４２のソース端
に他端を端子３０に接続するコンデンサで、Ｐウ
エル層と基板の間で形成される接合容量である。
４５はコンデンサの一端に接続される負電圧発生
回路の端子である。なお上述したpMOSトランジ
スタの各基板端は端子３０に接続されている旨記
載しているが、実際上pMOSトランジスタのソー
ス、ドレインはそれらが形成される基板を共通に
していることから配線は施こされてはいない。
このように構成した電圧発生回路の動作を以下
に説明する。
に説明する。
第３図に第２図に示す電圧発生回路のタイムチ
ヤートを示す。第３図ｄの信号が端子３３に入力
され、端子３５，４１の入力信号が第３図ｅ，ｆ
の位相にあることからコンデンサ３６はPMOS
トランジスタ３２、nMOSトランジスタ３７、
PMOSトランジスタ３８によつて充放電される。
ここで第４図を用いて前記コンデンサ３６の充放
電動作について説明する。
ヤートを示す。第３図ｄの信号が端子３３に入力
され、端子３５，４１の入力信号が第３図ｅ，ｆ
の位相にあることからコンデンサ３６はPMOS
トランジスタ３２、nMOSトランジスタ３７、
PMOSトランジスタ３８によつて充放電される。
ここで第４図を用いて前記コンデンサ３６の充放
電動作について説明する。
端子３３の入力が“Low”レベルにあるとき
コンデンサ３６はPMOSトランジスタ３２、
nMOSトランジスタ３７を介して充電される。
（第４図ｋ）。このときの充電電圧はnMOSトラン
ジスタ３７がダイオード構成となつているためダ
イオードの順方向電圧降下分すなわちnMOSトラ
ンジスタ３７のしきい電圧と端子３０の電源電圧
V2の差電圧だけ充電される。
コンデンサ３６はPMOSトランジスタ３２、
nMOSトランジスタ３７を介して充電される。
（第４図ｋ）。このときの充電電圧はnMOSトラン
ジスタ３７がダイオード構成となつているためダ
イオードの順方向電圧降下分すなわちnMOSトラ
ンジスタ３７のしきい電圧と端子３０の電源電圧
V2の差電圧だけ充電される。
つぎに、端子３３，３５の入力信号がともに
“High”レベルになるとPMOSトランジスタ３２
はオフされ、nMOSトランジスタ３４がオンとな
る。このときコンデンサ３６の正電極側が端子３
１の電圧V1まで変化するのでコンデンサ３６の
nMOSトランジスタ３７側端電圧は −（V2−Vth37）−V1 ……(1) となり負電圧に引き込まれる。
“High”レベルになるとPMOSトランジスタ３２
はオフされ、nMOSトランジスタ３４がオンとな
る。このときコンデンサ３６の正電極側が端子３
１の電圧V1まで変化するのでコンデンサ３６の
nMOSトランジスタ３７側端電圧は −（V2−Vth37）−V1 ……(1) となり負電圧に引き込まれる。
以上の充放電動作でのコンデンサの端子Ａ，Ｂ
の動作波形を第４図ｍ，ｎに示す。
の動作波形を第４図ｍ，ｎに示す。
nMOSトランジスタ３７のＰウエル層は負電圧
発生回路の出力端子４５に接続されているが電源
投入直後のnMOSトランジスタ３４がオンしたと
き前記ウエル層からコンデンサ３６のＢ端に順方
向電流が流れる。負電圧の値が大きくなるにつれ
第４図ｌの破線で示した電流は次第に小さくなり
ついにコンデンサ３６のＢ端電圧と負電圧発生回
路の出力電圧がnMOSトランジスタ３７のＰウエ
ル層とドレイン端（ｎ層）の順方向電圧降下より
も小さくなると流れなくなる。しかし破線の電流
が流れている間はコンデンサＢ端の放電時電圧が
上昇し負電圧に引き込む性能が(1)式の値より小さ
くなつている（第４図ｌの破線）。
発生回路の出力端子４５に接続されているが電源
投入直後のnMOSトランジスタ３４がオンしたと
き前記ウエル層からコンデンサ３６のＢ端に順方
向電流が流れる。負電圧の値が大きくなるにつれ
第４図ｌの破線で示した電流は次第に小さくなり
ついにコンデンサ３６のＢ端電圧と負電圧発生回
路の出力電圧がnMOSトランジスタ３７のＰウエ
ル層とドレイン端（ｎ層）の順方向電圧降下より
も小さくなると流れなくなる。しかし破線の電流
が流れている間はコンデンサＢ端の放電時電圧が
上昇し負電圧に引き込む性能が(1)式の値より小さ
くなつている（第４図ｌの破線）。
以上のような充放電機能が負電圧発生回路の性
能向上に寄与するが一方負電圧の増加に伴い次の
ような事が生ずる。
能向上に寄与するが一方負電圧の増加に伴い次の
ような事が生ずる。
MOSトランジスタにはオン、オフを決めるた
めにチヤンネル部を反転させるしきい電圧が存在
するが基板にバイアス電圧を印加させた場合のし
きい電圧Vthは VthVth0＋Ｋ√BS ……(2) Vth0：バイアス電圧＝０のときのしきい値 Ｋ：基板効果定数 VBS：基板とソース間の電位差（ここで基板とは
ソースをPN接合されるウエル層あるいは基板
をいう） と表わされ、nMOSトランジスタ３７の基板端４
５の負電圧の増加に伴いnMOSトランジスタ３７
のしきい電圧も上昇する。このため、(1)式で表わ
されたコンデンサ３６のＢ端子側の負電圧は減少
し負電圧に引き込む性能も低下する。第５図はこ
の状態における負電圧発生回路の出力端子４５の
負電圧V45に対するnMOSトランジスタ３７のし
きい電圧Vth37とコンデンサ３６の端子間電圧V36
の関係を示している。
めにチヤンネル部を反転させるしきい電圧が存在
するが基板にバイアス電圧を印加させた場合のし
きい電圧Vthは VthVth0＋Ｋ√BS ……(2) Vth0：バイアス電圧＝０のときのしきい値 Ｋ：基板効果定数 VBS：基板とソース間の電位差（ここで基板とは
ソースをPN接合されるウエル層あるいは基板
をいう） と表わされ、nMOSトランジスタ３７の基板端４
５の負電圧の増加に伴いnMOSトランジスタ３７
のしきい電圧も上昇する。このため、(1)式で表わ
されたコンデンサ３６のＢ端子側の負電圧は減少
し負電圧に引き込む性能も低下する。第５図はこ
の状態における負電圧発生回路の出力端子４５の
負電圧V45に対するnMOSトランジスタ３７のし
きい電圧Vth37とコンデンサ３６の端子間電圧V36
の関係を示している。
このように単にnMOSトランジスタＰウエル層
を負電圧に引いただけでは負電圧発生の性能を向
上させるのが難しいが第２図に示すようにnMOS
トランジスタ３７と並列にPMOSトランジスタ
３８を入れしかもこのPMOSトランジスタ３８
のゲート電圧を負電圧の増加とともに負に増加さ
せることにより、nMOSトランジスタからなるダ
イオードとバイアス電圧＝０のときのしきい電圧
が等しく逆方向のPMOSトランジスタからなる
ダイオードが入るようにして、見かけ上コンデン
サ３６のＢ端子側の電圧を端子３１の電圧V1に
等しく充電時の制約となつていたnMOS３７のし
きい電圧の影響を低減させるようにするものであ
る。しかし、このような補償回路を加えても
nMOSトランジスタ３７のＰウエル層電圧がが負
電圧に引き込まれることによるしきい電圧の増加
を打消すことはできない。すなわち、nMOSトラ
ンジスタ３７、PMOSトランジスタ３８の(1)式
に対応するしきい電圧Vth37，Vth38はそれぞれ次
のように表わされる。
を負電圧に引いただけでは負電圧発生の性能を向
上させるのが難しいが第２図に示すようにnMOS
トランジスタ３７と並列にPMOSトランジスタ
３８を入れしかもこのPMOSトランジスタ３８
のゲート電圧を負電圧の増加とともに負に増加さ
せることにより、nMOSトランジスタからなるダ
イオードとバイアス電圧＝０のときのしきい電圧
が等しく逆方向のPMOSトランジスタからなる
ダイオードが入るようにして、見かけ上コンデン
サ３６のＢ端子側の電圧を端子３１の電圧V1に
等しく充電時の制約となつていたnMOS３７のし
きい電圧の影響を低減させるようにするものであ
る。しかし、このような補償回路を加えても
nMOSトランジスタ３７のＰウエル層電圧がが負
電圧に引き込まれることによるしきい電圧の増加
を打消すことはできない。すなわち、nMOSトラ
ンジスタ３７、PMOSトランジスタ３８の(1)式
に対応するしきい電圧Vth37，Vth38はそれぞれ次
のように表わされる。
Vth37＝Vtho0＋Ko√1−45 ……(3)
Vth38＝Vtho0＋Kp√2−1 ……(4)
したがつて、第１項目を等しい値としても第２
項目による分は完全に打消す事ができないが負電
圧発生回路の性能向上が計れる。
項目による分は完全に打消す事ができないが負電
圧発生回路の性能向上が計れる。
つぎに第２図のPMOSトランジスタ３９，４
２、コンデンサ４０，４３による負電圧発生の動
作を以下に述べる。
２、コンデンサ４０，４３による負電圧発生の動
作を以下に述べる。
PMOSトランジスタ３９はブロツキングダイ
オードの機能をはたし、入力端子４１の入力信号
が入力端子３５の入力信号と同じであるとコンデ
ンサ３６のＢ端子側が負電圧となつた時（前記の
放電動作の時）順方向バイアスとなり、Ｂ端子側
が正電圧の時（前記の充電動作の時）に逆方向バ
イアスとなる。PMOSトランジスタ４２は
PMOSトランジスタ３９のドレイン側（Ｃ端側）
の電圧と、負電圧発生回路の出力電圧すなわちＰ
ウエル層とｎ基板間の接合容量の端子電圧の大小
関係で順方向バイアスか逆方向バイアスかが決ま
る。
オードの機能をはたし、入力端子４１の入力信号
が入力端子３５の入力信号と同じであるとコンデ
ンサ３６のＢ端子側が負電圧となつた時（前記の
放電動作の時）順方向バイアスとなり、Ｂ端子側
が正電圧の時（前記の充電動作の時）に逆方向バ
イアスとなる。PMOSトランジスタ４２は
PMOSトランジスタ３９のドレイン側（Ｃ端側）
の電圧と、負電圧発生回路の出力電圧すなわちＰ
ウエル層とｎ基板間の接合容量の端子電圧の大小
関係で順方向バイアスか逆方向バイアスかが決ま
る。
コンデンサ４０はPMOSトランジスタ３９か
らなるダイオードのソース端電圧の変化と入力端
子４１の入力信号によつて充電量がきめられる
が、より効果的に充電動作を行なわせるためには
コンデンサ３６のＢ端側がもつとも低い電圧のと
き入力端子４１の電位をほぼ電源電圧V2にし、
Ｂ端側がもつとも高い電圧のとき、入力端子４１
をもつとも低い電圧（ほぼV1）にすることであ
る。このようにするには入力端子４１の入力信号
を入力端子３５の入力信号と同じ位相で動作させ
ることになる。
らなるダイオードのソース端電圧の変化と入力端
子４１の入力信号によつて充電量がきめられる
が、より効果的に充電動作を行なわせるためには
コンデンサ３６のＢ端側がもつとも低い電圧のと
き入力端子４１の電位をほぼ電源電圧V2にし、
Ｂ端側がもつとも高い電圧のとき、入力端子４１
をもつとも低い電圧（ほぼV1）にすることであ
る。このようにするには入力端子４１の入力信号
を入力端子３５の入力信号と同じ位相で動作させ
ることになる。
また、この動作のときPMOSトランジスタ３
９のＣ端側に接続されるPMOSトランジスタ３
８のゲート端子はコンデンサ３６の充電動作のと
きそれまでのもつとも低い電圧となり負電圧の増
加とともに前記したnMOSトランジスタ３７の性
能低下を補償する。
９のＣ端側に接続されるPMOSトランジスタ３
８のゲート端子はコンデンサ３６の充電動作のと
きそれまでのもつとも低い電圧となり負電圧の増
加とともに前記したnMOSトランジスタ３７の性
能低下を補償する。
第３図のｄ〜ｆの入力信号で第２図のすべての
構成素子が動作状態となつた後での１周期動作で
発生する出力端子４５の出力電圧は次式で表わさ
れる。
構成素子が動作状態となつた後での１周期動作で
発生する出力端子４５の出力電圧は次式で表わさ
れる。
V45＝−｛V2−（Vth37＋Vth38）｝−V1
＋Vth39＋Vth42−ΔV41 ……(5)
ここで、
Vth37＝Vtho0＋Ko√1−45
Vth38＝Vthp0＋Kp√2−1
Vth39＝Vthp0＋Kp√2−c
Vc：Ｃ端電位
Vth42＝Vthp0＋Kp√2−45
ΔV41V2−V1
よつて、(5)式は
V45−２（V2＋Vthp0）＋KoV1−V45
＋Kp（√2−1＋√2−c＋√2−45）
……(6)
となるが、(6)式において、KoはKo＞０であるが
Vthp0＜０、Kp＜０となるため理想的には電源電
圧V2に対し２倍近くの負電圧を発生させること
ができる。
Vthp0＜０、Kp＜０となるため理想的には電源電
圧V2に対し２倍近くの負電圧を発生させること
ができる。
第３図ｇ〜ｊはｄ〜ｆの入力信号が各端子に入
力された場合のコンデンサ３６の端子Ａ，Ｂ、コ
ンデンサ４０の端子Ｃ、及び出力端子４５の動作
波形を示している。
力された場合のコンデンサ３６の端子Ａ，Ｂ、コ
ンデンサ４０の端子Ｃ、及び出力端子４５の動作
波形を示している。
以上、本発明の一実施例によれば
(1) CMOSトランジスタで性能の良い負電圧発
生回路を構成できるのでCMOSアナログスイ
ツチで問題となる電源電圧範囲外の入力電圧も
寄生電流の発生なしに扱うことができる。
生回路を構成できるのでCMOSアナログスイ
ツチで問題となる電源電圧範囲外の入力電圧も
寄生電流の発生なしに扱うことができる。
(2) CMOSトランジスタでアナログスイツチを
構成する場合、スイツチ部をnMOSで構成しＰ
ウエル層を負電圧に引くことができるのでラツ
チアツプフリーのアナログスイツチが構成でき
る。
構成する場合、スイツチ部をnMOSで構成しＰ
ウエル層を負電圧に引くことができるのでラツ
チアツプフリーのアナログスイツチが構成でき
る。
第６図は第２図で述べた基本構成にポンピング
動作の段数を増加させ多段機能を持たせた負電圧
発生回路を示す。
動作の段数を増加させ多段機能を持たせた負電圧
発生回路を示す。
第６図において、ブロツキングダイオードはポ
ンピング段数に対応して増加しｎ段に対し（ｎ＋
１）個有する。５１１はソース端、基板端を電源
端３０に接続されるpMOSトランジスタ、５２１
はドレイン端、ゲート端をそれぞれPMOSトラ
ンジスタ５１１のドレイン端、ゲート端に接続さ
れ、ソース端、基板端を電源端３１に接続される
nMOSトランジスタ、５３１はPMOSトランジス
タ５１１、nMOSトランジスタ５２１のゲート端
に接続される入力端子、３９０はソース端とゲー
ト端を接続しその共通接続端をコンデンサ３６の
他端に接続するPMOSトランジスタ３９０のド
レイン端に接続され、他端をPMOSトランジス
タ５１１のドレイン端に接続されるコンデンサで
ある。
ンピング段数に対応して増加しｎ段に対し（ｎ＋
１）個有する。５１１はソース端、基板端を電源
端３０に接続されるpMOSトランジスタ、５２１
はドレイン端、ゲート端をそれぞれPMOSトラ
ンジスタ５１１のドレイン端、ゲート端に接続さ
れ、ソース端、基板端を電源端３１に接続される
nMOSトランジスタ、５３１はPMOSトランジス
タ５１１、nMOSトランジスタ５２１のゲート端
に接続される入力端子、３９０はソース端とゲー
ト端を接続しその共通接続端をコンデンサ３６の
他端に接続するPMOSトランジスタ３９０のド
レイン端に接続され、他端をPMOSトランジス
タ５１１のドレイン端に接続されるコンデンサで
ある。
本構成の動作は次のようになる。
入力端子５３１に入力端子３５の反転信号が入
力されるとブロツキングダイオード３９０、コン
デンサ４００は第３図で説明したPMOSトラン
ジスタ３９、コンデンサ４０と同じ働きをし、
PMOSトランジスタ３９０のドレイン端はV1附
近の電圧と負電圧の間の電圧動作を繰り返す。
力されるとブロツキングダイオード３９０、コン
デンサ４００は第３図で説明したPMOSトラン
ジスタ３９、コンデンサ４０と同じ働きをし、
PMOSトランジスタ３９０のドレイン端はV1附
近の電圧と負電圧の間の電圧動作を繰り返す。
同図符号５１１〜５３１，３９０，４００に示
すものと同様の構成が以下ｎ段つながつた場合
（例えば２段目は付号５１２〜５３２，３９１，
４０１）のｐ−well端の電圧V43は V43−（ｎ＋１）（V2＋Vthp0）＋KoV1−V45 ＋Kp（V2−V1＋V2−V45＋ZnV2−Vci） ……(7) Vci：PMOSトランジスタ３９ｉのドレイン端
電圧と表わされる。
すものと同様の構成が以下ｎ段つながつた場合
（例えば２段目は付号５１２〜５３２，３９１，
４０１）のｐ−well端の電圧V43は V43−（ｎ＋１）（V2＋Vthp0）＋KoV1−V45 ＋Kp（V2−V1＋V2−V45＋ZnV2−Vci） ……(7) Vci：PMOSトランジスタ３９ｉのドレイン端
電圧と表わされる。
以上述べてきた各実施例はＰウエル層を有する
CMOSトランジスタの場合について述べたが、
ｎウエル層を有するCMOSトランジスタの場合
は上述と同じ考え方でｎ−wellを電源電圧よりも
高い正電圧に昇圧しアナログスイツチをPMOS
で構成することによりCMOSトランジスタアナ
ログスイツチの欠点を取り除くことができる。
CMOSトランジスタの場合について述べたが、
ｎウエル層を有するCMOSトランジスタの場合
は上述と同じ考え方でｎ−wellを電源電圧よりも
高い正電圧に昇圧しアナログスイツチをPMOS
で構成することによりCMOSトランジスタアナ
ログスイツチの欠点を取り除くことができる。
以上述べたことから明らかなように、本発明に
よる電圧発生回路によれば、出力電圧の絶対値が
大きくなつてもコンデンサの充電性能の劣化を惹
き起こすことのないものが得られる。
よる電圧発生回路によれば、出力電圧の絶対値が
大きくなつてもコンデンサの充電性能の劣化を惹
き起こすことのないものが得られる。
第１図は従来の電圧発生回路の一例を示す回路
図、第２図は本発明による電圧発生回路の一実施
例を示す回路図、第３図は第２図に示す回路の動
作を示すタイムチヤート、第４図ｋ，ｌ，ｍ，ｎ
は本発明による電圧発生回路の充放電動作を示す
図、第５図は負電圧をｐウエルに帰還させた場合
の問題点を説明する負電圧としきい値電圧特性
図、第６図は本発明の他の実施例を示す回路図で
ある。 ３２，３８，３９，４２……Ｐ−MOS、４，
３４，３７……ｎ−MOS、６……インバータ、
V2……陽極電圧、V1……陰極電圧。
図、第２図は本発明による電圧発生回路の一実施
例を示す回路図、第３図は第２図に示す回路の動
作を示すタイムチヤート、第４図ｋ，ｌ，ｍ，ｎ
は本発明による電圧発生回路の充放電動作を示す
図、第５図は負電圧をｐウエルに帰還させた場合
の問題点を説明する負電圧としきい値電圧特性
図、第６図は本発明の他の実施例を示す回路図で
ある。 ３２，３８，３９，４２……Ｐ−MOS、４，
３４，３７……ｎ−MOS、６……インバータ、
V2……陽極電圧、V1……陰極電圧。
Claims (1)
- 【特許請求の範囲】 １ 同一の半導体基板面に形成され、ゲートに共
通の入力供給する相補型のMOSトランジスタ、
該相補型のMOSトランジスタの中間接続点に一
端が接続され、他端がダイオードを介して出力端
子に接続されるコンデンサ、前記コンデンサとダ
イオードの接続点にソース、ゲートが接続されか
つドレインが前記相補型のMOSトランジスタの
基準点に接続をされるとともに、前記半導体基板
とPN接合を有するウエル層領域に形成された第
１のMOSトランジスタとからなり、前記ウエル
層は前記出力端子と電気的に接続されて、前記入
力に対して逆電圧を出力する電圧発生回路におい
て、前記第１のMOSトランジスタと並列に前記
第１のMOSトランジスタと異なるチヤンネルを
形成する第２のMOSトランジスタを備え、その
ゲートに前記入力を印加させることを特徴とする
電圧発生回路。 ２ 前記ダイオードをMOSトランジスタで構成
した特許請求の範囲第１項記載の電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138447A JPS5840631A (ja) | 1981-09-04 | 1981-09-04 | 電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56138447A JPS5840631A (ja) | 1981-09-04 | 1981-09-04 | 電圧発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5840631A JPS5840631A (ja) | 1983-03-09 |
| JPH0133841B2 true JPH0133841B2 (ja) | 1989-07-17 |
Family
ID=15222210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56138447A Granted JPS5840631A (ja) | 1981-09-04 | 1981-09-04 | 電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5840631A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8402764A (nl) * | 1984-09-11 | 1986-04-01 | Philips Nv | Schakeling voor het opwekken van een substraatvoorspanning. |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453240A (en) * | 1977-10-03 | 1979-04-26 | Toshiba Corp | Reverse voltage generating circuit |
-
1981
- 1981-09-04 JP JP56138447A patent/JPS5840631A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5453240A (en) * | 1977-10-03 | 1979-04-26 | Toshiba Corp | Reverse voltage generating circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5840631A (ja) | 1983-03-09 |
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