JPH05226989A - 出力ラッチ回路 - Google Patents
出力ラッチ回路Info
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- JPH05226989A JPH05226989A JP4026982A JP2698292A JPH05226989A JP H05226989 A JPH05226989 A JP H05226989A JP 4026982 A JP4026982 A JP 4026982A JP 2698292 A JP2698292 A JP 2698292A JP H05226989 A JPH05226989 A JP H05226989A
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Abstract
(57)【要約】
【目的】 外部クロック入力信号に基づいて出力信号を
出力するタイミングを制御する出力ラッチ回路におい
て、外部クロック入力信号に対する出力信号のタイミン
グを変更することができる出力ラッチ回路を提供する。 【構成】 ラッチ回路１ａ〜１ｎの出力端子には、夫々
ラッチ回路２ａ〜２ｎの入力端子が接続されている。ラ
ッチ回路１ａ〜１ｎのクロック入力端子には、外部クロ
ック入力端子１０に入力端子が接続されているバッファ
回路４の出力端子が接続されている。排他的ＯＲ回路３
における一方の入力端子には、バッファ回路４の出力端
子が接続されており、他方の入力端子には、出力極性選
択端子１１が接続されている。排他的ＯＲ回路３の出力
端子には、ラッチ回路２ａ〜２ｎのクロック入力端子が
接続されている。
出力するタイミングを制御する出力ラッチ回路におい
て、外部クロック入力信号に対する出力信号のタイミン
グを変更することができる出力ラッチ回路を提供する。 【構成】 ラッチ回路１ａ〜１ｎの出力端子には、夫々
ラッチ回路２ａ〜２ｎの入力端子が接続されている。ラ
ッチ回路１ａ〜１ｎのクロック入力端子には、外部クロ
ック入力端子１０に入力端子が接続されているバッファ
回路４の出力端子が接続されている。排他的ＯＲ回路３
における一方の入力端子には、バッファ回路４の出力端
子が接続されており、他方の入力端子には、出力極性選
択端子１１が接続されている。排他的ＯＲ回路３の出力
端子には、ラッチ回路２ａ〜２ｎのクロック入力端子が
接続されている。
Description
【０００１】
【産業上の利用分野】本発明は、出力ラッチ回路に関
し、特に外部クロックに対する出力のタイミングが変更
可能である出力ラッチ回路に関する。
し、特に外部クロックに対する出力のタイミングが変更
可能である出力ラッチ回路に関する。
【０００２】
【従来の技術】従来の出力ラッチ回路としては、図４の
ブロック図に示すようなものがある。図４に示すように
従来の出力ラッチ回路は、ｎ個の入力端子である入力端
子７ａ〜７ｎより夫々入力信号を入力する。入力端子７
ａ〜７ｎは、ｎ個のラッチ回路であるラッチ回路１ａ〜
１ｎの入力端子に夫々接続されている。また、ラッチ回
路１ａ〜１ｎのクロック入力端子は、外部クロック入力
端子１０に入力端子が接続されているバッファ回路４の
出力端子に夫々接続されている。ラッチ回路１ａ〜１ｎ
の出力端子は、ｎ個のラッチ回路であるラッチ回路２ａ
〜２ｎの入力端子に夫々接続されている。ラッチ回路２
ａ〜２ｎの出力端子は、ｎ個の出力端子である出力端子
６ａ〜６ｎに夫々接続されている。インバータ５の入力
端子は、バッファ回路４の出力端子に接続されており、
インバータ５の出力端子は、ラッチ回路２ａ〜２ｎのク
ロック入力端子に夫々接続されている。なお、バッファ
回路４の出力端子には端子１２が、インバータ５の出力
端子には端子１３が、ラッチ回路１ａの出力端子には端
子１４が説明の都合上設けられている。
ブロック図に示すようなものがある。図４に示すように
従来の出力ラッチ回路は、ｎ個の入力端子である入力端
子７ａ〜７ｎより夫々入力信号を入力する。入力端子７
ａ〜７ｎは、ｎ個のラッチ回路であるラッチ回路１ａ〜
１ｎの入力端子に夫々接続されている。また、ラッチ回
路１ａ〜１ｎのクロック入力端子は、外部クロック入力
端子１０に入力端子が接続されているバッファ回路４の
出力端子に夫々接続されている。ラッチ回路１ａ〜１ｎ
の出力端子は、ｎ個のラッチ回路であるラッチ回路２ａ
〜２ｎの入力端子に夫々接続されている。ラッチ回路２
ａ〜２ｎの出力端子は、ｎ個の出力端子である出力端子
６ａ〜６ｎに夫々接続されている。インバータ５の入力
端子は、バッファ回路４の出力端子に接続されており、
インバータ５の出力端子は、ラッチ回路２ａ〜２ｎのク
ロック入力端子に夫々接続されている。なお、バッファ
回路４の出力端子には端子１２が、インバータ５の出力
端子には端子１３が、ラッチ回路１ａの出力端子には端
子１４が説明の都合上設けられている。
【０００３】次に、上述の如く構成された図４に示す従
来の出力ラッチ回路の動作について説明する。図５は、
図４に示す従来の出力ラッチ回路の動作を示すタイミン
グチャートである。入力端子７ａに現れる信号波形は、
入力端子７ａにおける入力信号を示し、外部クロック入
力端子１０に現れる信号波形は外部クロック入力信号を
示す。外部クロック入力信号は、バッファ回路４により
反転されて端子１２に出力されると共にラッチ回路１ａ
〜１ｎのクロック入力端子に夫々出力され、更にインバ
ータ５の入力端子の一方に出力される。ラッチ回路１ａ
において、入力端子７ａより入力した入力信号は、端子
１２に現れるクロック信号に応じて出力されるため、端
子１４に現れる信号は、入力端子７ａにおける入力信号
よりも端子１２に現れるクロック入力信号の１／２周期
分だけ遅れる。
来の出力ラッチ回路の動作について説明する。図５は、
図４に示す従来の出力ラッチ回路の動作を示すタイミン
グチャートである。入力端子７ａに現れる信号波形は、
入力端子７ａにおける入力信号を示し、外部クロック入
力端子１０に現れる信号波形は外部クロック入力信号を
示す。外部クロック入力信号は、バッファ回路４により
反転されて端子１２に出力されると共にラッチ回路１ａ
〜１ｎのクロック入力端子に夫々出力され、更にインバ
ータ５の入力端子の一方に出力される。ラッチ回路１ａ
において、入力端子７ａより入力した入力信号は、端子
１２に現れるクロック信号に応じて出力されるため、端
子１４に現れる信号は、入力端子７ａにおける入力信号
よりも端子１２に現れるクロック入力信号の１／２周期
分だけ遅れる。
【０００４】ラッチ回路２ａにおいては、端子１２に現
れるクロック入力信号に対して逆相の信号が端子１３に
現れるため、出力端子６ａに出力される出力信号は端子
１４に現れる信号よりも端子１３に現れるクロック入力
信号の１／２周期分だけ遅れる。端子１２及び端子１３
に現れるクロック入力信号の周期は外部クロック入力信
号の周期と等しいため、入力端子７ａより入力した入力
信号は、ラッチ回路１ａ及びラッチ回路２ａを介して外
部クロック入力信号の１周期分だけ遅延され外部クロッ
ク入力信号の立上がりに同期して出力される。入力端子
７ｂ〜７ｎより入力した入力信号も、上述と同様なタイ
ミングで出力端子６ｂ〜６ｎに出力される。
れるクロック入力信号に対して逆相の信号が端子１３に
現れるため、出力端子６ａに出力される出力信号は端子
１４に現れる信号よりも端子１３に現れるクロック入力
信号の１／２周期分だけ遅れる。端子１２及び端子１３
に現れるクロック入力信号の周期は外部クロック入力信
号の周期と等しいため、入力端子７ａより入力した入力
信号は、ラッチ回路１ａ及びラッチ回路２ａを介して外
部クロック入力信号の１周期分だけ遅延され外部クロッ
ク入力信号の立上がりに同期して出力される。入力端子
７ｂ〜７ｎより入力した入力信号も、上述と同様なタイ
ミングで出力端子６ｂ〜６ｎに出力される。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た従来の出力ラッチ回路では、外部クロック入力信号の
立上がりに同期して入力端子より入力した入力信号を出
力端子へ出力しており、また、その出力信号には遅延が
生じている。このため、従来の出力ラッチ回路の出力信
号を受取る他の回路では、その出力信号における外部ク
ロック入力信号に対するタイミング，外部クロック入力
信号に対する遅延時間及びその出力信号を取込むタイミ
ングを考慮しなければならず、これらのタイミングが合
わない場合には、入力部に更にラッチ回路を付加する
か、又は、クロック入力信号の逆相信号又は遅延させた
クロック入力信号を発生させて入力部の回路に供給する
必要がある。
た従来の出力ラッチ回路では、外部クロック入力信号の
立上がりに同期して入力端子より入力した入力信号を出
力端子へ出力しており、また、その出力信号には遅延が
生じている。このため、従来の出力ラッチ回路の出力信
号を受取る他の回路では、その出力信号における外部ク
ロック入力信号に対するタイミング，外部クロック入力
信号に対する遅延時間及びその出力信号を取込むタイミ
ングを考慮しなければならず、これらのタイミングが合
わない場合には、入力部に更にラッチ回路を付加する
か、又は、クロック入力信号の逆相信号又は遅延させた
クロック入力信号を発生させて入力部の回路に供給する
必要がある。
【０００６】このように、従来の出力ラッチ回路では、
次段に接続する他の回路において新たな回路追加をしな
くてすむように、その次段の回路における信号のタイミ
ングをも考慮して設計する必要がある場合が生じる。し
かし、汎用性の高い電子部品及び電気回路で構成されて
いる従来の出力ラッチ回路では、出力信号のタイミング
を次段に接続する他の回路における入力信号の取込タイ
ミングに合わせることは困難である。
次段に接続する他の回路において新たな回路追加をしな
くてすむように、その次段の回路における信号のタイミ
ングをも考慮して設計する必要がある場合が生じる。し
かし、汎用性の高い電子部品及び電気回路で構成されて
いる従来の出力ラッチ回路では、出力信号のタイミング
を次段に接続する他の回路における入力信号の取込タイ
ミングに合わせることは困難である。
【０００７】従って、従来の出力ラッチ回路では、出力
信号のタイミングが固定されていることにより、次段に
接続する他の回路によってはラッチ回路等を更に付加し
なければならなくなるという問題点がある。
信号のタイミングが固定されていることにより、次段に
接続する他の回路によってはラッチ回路等を更に付加し
なければならなくなるという問題点がある。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、外部クロック入力信号に基づいて出力信号
を出力するタイミングを制御する出力ラッチ回路におい
て、外部クロック入力信号に対する出力信号のタイミン
グを変更することができる出力ラッチ回路を提供するこ
とを目的とする。
のであって、外部クロック入力信号に基づいて出力信号
を出力するタイミングを制御する出力ラッチ回路におい
て、外部クロック入力信号に対する出力信号のタイミン
グを変更することができる出力ラッチ回路を提供するこ
とを目的とする。
【０００９】
【課題を解決するための手段】本発明に係る出力ラッチ
回路は、入力した信号を出力するタイミングを外部より
入力したクロック入力信号に基づいて制御するｎ個のラ
ッチ回路を有する第１のラッチ回路群と、この第１のラ
ッチ回路群におけるｎ個のラッチ回路の出力信号を入力
信号とするｎ個のラッチ回路を有する第２のラッチ回路
群とを有する出力ラッチ回路において、外部より出力極
性選択信号を入力しこの出力極性選択信号に応じて前記
クロック入力信号を反転する極性反転回路を有し、この
極性反転回路の出力信号に基づいて前記第２のラッチ回
路群において入力した信号を出力するタイミングを制御
することを特徴とする。
回路は、入力した信号を出力するタイミングを外部より
入力したクロック入力信号に基づいて制御するｎ個のラ
ッチ回路を有する第１のラッチ回路群と、この第１のラ
ッチ回路群におけるｎ個のラッチ回路の出力信号を入力
信号とするｎ個のラッチ回路を有する第２のラッチ回路
群とを有する出力ラッチ回路において、外部より出力極
性選択信号を入力しこの出力極性選択信号に応じて前記
クロック入力信号を反転する極性反転回路を有し、この
極性反転回路の出力信号に基づいて前記第２のラッチ回
路群において入力した信号を出力するタイミングを制御
することを特徴とする。
【００１０】
【作用】本発明に係る出力ラッチ回路においては、第１
のラッチ回路群は、外部より入力したクロック入力信号
に基づいて、入力した信号を出力するタイミングを制御
され、第２のラッチ回路群は、クロック入力信号とこの
クロック入力信号を反転させる出力極性選択信号とに基
づいて、入力した信号を出力するタイミングを制御され
る。従って、本発明に係る出力ラッチ回路は、出力極性
選択端子に印加する出力極性選択信号のレベル“Ｈ”又
は“Ｌ”を選択するにより、入力端子より入力した入力
信号を外部クロック入力信号の立上がりに同期して出力
するか、又は、外部クロック入力信号の立下がりに同期
して出力するかについて制御することができる。
のラッチ回路群は、外部より入力したクロック入力信号
に基づいて、入力した信号を出力するタイミングを制御
され、第２のラッチ回路群は、クロック入力信号とこの
クロック入力信号を反転させる出力極性選択信号とに基
づいて、入力した信号を出力するタイミングを制御され
る。従って、本発明に係る出力ラッチ回路は、出力極性
選択端子に印加する出力極性選択信号のレベル“Ｈ”又
は“Ｌ”を選択するにより、入力端子より入力した入力
信号を外部クロック入力信号の立上がりに同期して出力
するか、又は、外部クロック入力信号の立下がりに同期
して出力するかについて制御することができる。
【００１１】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１２】図１は、本発明の第１の実施例に係る出力
ラッチ回路を示すブロック図である。図１において、図
４に示しすでに説明した従来の出力ラッチ回路に付した
符号と同一の符号については、機能においても同一であ
るのでここでは説明を省略する。図１において、図４に
示す従来の出力ラッチ回路と異なる構成部分は、図４に
おけるインバータ５が図１では排他的ＯＲ回路３に置き
換えられている部分である。また、排他的ＯＲ回路３の
入力端子の一方には、出力極性選択端子１１が接続され
ている。
ラッチ回路を示すブロック図である。図１において、図
４に示しすでに説明した従来の出力ラッチ回路に付した
符号と同一の符号については、機能においても同一であ
るのでここでは説明を省略する。図１において、図４に
示す従来の出力ラッチ回路と異なる構成部分は、図４に
おけるインバータ５が図１では排他的ＯＲ回路３に置き
換えられている部分である。また、排他的ＯＲ回路３の
入力端子の一方には、出力極性選択端子１１が接続され
ている。
【００１３】次に、上述の如く構成された本第１の実施
例に係る出力ラッチ回路の動作について説明する。図２
は、図１に示す本発明の第１の実施例に係る出力ラッチ
回路の動作を示すタイミングチャートである。入力端子
７ａにおける信号波形は、入力端子７ａにおける入力信
号を示し、外部クロック入力端子１０における信号波形
は外部クロック入力信号を示す。外部クロック入力信号
は、バッファ回路４により反転されて端子１２に出力さ
れると共にラッチ回路１ａ〜１ｎのクロック入力端子に
夫々出力され、更に排他的ＯＲ回路の入力端子の一方に
出力される。ラッチ回路１ａにおいて、入力端子７ａよ
り入力した入力信号は、端子１２に現れるクロック信号
に応じて出力されるため、端子１４に現れる信号は、入
力端子７ａにおける入力信号よりも端子１２に現れるク
ロック入力信号の１／２周期分だけ遅れる。
例に係る出力ラッチ回路の動作について説明する。図２
は、図１に示す本発明の第１の実施例に係る出力ラッチ
回路の動作を示すタイミングチャートである。入力端子
７ａにおける信号波形は、入力端子７ａにおける入力信
号を示し、外部クロック入力端子１０における信号波形
は外部クロック入力信号を示す。外部クロック入力信号
は、バッファ回路４により反転されて端子１２に出力さ
れると共にラッチ回路１ａ〜１ｎのクロック入力端子に
夫々出力され、更に排他的ＯＲ回路の入力端子の一方に
出力される。ラッチ回路１ａにおいて、入力端子７ａよ
り入力した入力信号は、端子１２に現れるクロック信号
に応じて出力されるため、端子１４に現れる信号は、入
力端子７ａにおける入力信号よりも端子１２に現れるク
ロック入力信号の１／２周期分だけ遅れる。
【００１４】ラッチ回路２ａにおいては、ラッチ回路１
ａの出力端子より入力した信号が端子１３に現れるクロ
ック入力信号に応じて出力される。端子１３に現れるク
ロック入力信号は、出力極性選択端子１１が“Ｈ”のと
きは端子１２に現れるクロック入力信号に対して逆相の
信号となり、出力極性選択端子１１が“Ｌ”のときは端
子１２に現れるクロック入力信号に対して同相の信号と
なる。そして、出力極性選択端子１１が“Ｈ”のときに
おいて、ラッチ回路１ａ〜１ｎのクロック入力端子には
端子１２に現れるクロック入力信号に対して逆相の信号
が入力されるため、ラッチ回路２ａの出力信号は、端子
１４に現れる信号よりも端子１３に現れるクロック入力
信号の１／２周期分だけ遅れて出力される。従って、端
子１２及び端子１３に現れるクロック入力信号の周期は
外部クロック入力信号の周期と等しいため、入力端子７
ａより入力した入力信号は、ラッチ回路１ａ及びラッチ
回路２ａを介して外部クロック入力信号の１周期分だけ
遅延され外部クロック入力信号の立上がりに同期して出
力される。
ａの出力端子より入力した信号が端子１３に現れるクロ
ック入力信号に応じて出力される。端子１３に現れるク
ロック入力信号は、出力極性選択端子１１が“Ｈ”のと
きは端子１２に現れるクロック入力信号に対して逆相の
信号となり、出力極性選択端子１１が“Ｌ”のときは端
子１２に現れるクロック入力信号に対して同相の信号と
なる。そして、出力極性選択端子１１が“Ｈ”のときに
おいて、ラッチ回路１ａ〜１ｎのクロック入力端子には
端子１２に現れるクロック入力信号に対して逆相の信号
が入力されるため、ラッチ回路２ａの出力信号は、端子
１４に現れる信号よりも端子１３に現れるクロック入力
信号の１／２周期分だけ遅れて出力される。従って、端
子１２及び端子１３に現れるクロック入力信号の周期は
外部クロック入力信号の周期と等しいため、入力端子７
ａより入力した入力信号は、ラッチ回路１ａ及びラッチ
回路２ａを介して外部クロック入力信号の１周期分だけ
遅延され外部クロック入力信号の立上がりに同期して出
力される。
【００１５】一方、出力極性選択端子１１が“Ｌ”のと
きにおいては、ラッチ回路１ａ〜１ｎのクロック入力端
子には端子１２に現れるクロック入力信号に対して同相
の信号が入力されるため、ラッチ回路２ａの出力信号
は、端子１４に現れる信号と同相の信号となる。従っ
て、入力端子７ａより入力した入力信号は、ラッチ回路
１ａ及びラッチ回路２ａを介して外部クロック入力信号
の１／２周期分だけ遅延され外部クロック入力信号の立
下がりに同期して出力される。
きにおいては、ラッチ回路１ａ〜１ｎのクロック入力端
子には端子１２に現れるクロック入力信号に対して同相
の信号が入力されるため、ラッチ回路２ａの出力信号
は、端子１４に現れる信号と同相の信号となる。従っ
て、入力端子７ａより入力した入力信号は、ラッチ回路
１ａ及びラッチ回路２ａを介して外部クロック入力信号
の１／２周期分だけ遅延され外部クロック入力信号の立
下がりに同期して出力される。
【００１６】なお、入力端子７ｂ〜７ｎより入力した入
力信号も、上述の入力端子７ａより入力した入力信号と
同様なタイミングで出力端子６ｂ〜６ｎに出力される。
力信号も、上述の入力端子７ａより入力した入力信号と
同様なタイミングで出力端子６ｂ〜６ｎに出力される。
【００１７】以上により本第１の実施例に係る出力ラッ
チ回路は、出力極性選択端子１１に印加する信号のレベ
ルにより、入力端子７ａ〜７ｎより入力した入力信号を
外部クロック入力信号の立上がりに同期して出力する
か、又は、外部クロック入力信号の立下がりに同期して
出力するかについて選択可能となる。
チ回路は、出力極性選択端子１１に印加する信号のレベ
ルにより、入力端子７ａ〜７ｎより入力した入力信号を
外部クロック入力信号の立上がりに同期して出力する
か、又は、外部クロック入力信号の立下がりに同期して
出力するかについて選択可能となる。
【００１８】図３は、本発明の第２の実施例に係る出力
ラッチ回路を示すブロック図である。図３に示す本第２
の実施例に係る出力ラッチ回路において、図１に示す第
１の実施例に係る出力ラッチ回路と異なる構成部分は、
図１における排他的ＯＲ回路３の部分が図３ではインバ
ータ５及びスイッチ８ａ，８ｂに置き換えられている部
分である。図３に示すようにインバータ５の入力端子
は、バッファ回路４の出力端子とスイッチ８ｂの一方の
端子とに接続されている。スイッチ８ｂの他方の端子
は、スイッチ８ａの一方の端子とラッチ回路２ａ〜２ｎ
のクロック入力端子とに接続されている。スイッチ８ａ
の他方の端子は、インバータ５の出力端子に接続されて
いる。
ラッチ回路を示すブロック図である。図３に示す本第２
の実施例に係る出力ラッチ回路において、図１に示す第
１の実施例に係る出力ラッチ回路と異なる構成部分は、
図１における排他的ＯＲ回路３の部分が図３ではインバ
ータ５及びスイッチ８ａ，８ｂに置き換えられている部
分である。図３に示すようにインバータ５の入力端子
は、バッファ回路４の出力端子とスイッチ８ｂの一方の
端子とに接続されている。スイッチ８ｂの他方の端子
は、スイッチ８ａの一方の端子とラッチ回路２ａ〜２ｎ
のクロック入力端子とに接続されている。スイッチ８ａ
の他方の端子は、インバータ５の出力端子に接続されて
いる。
【００１９】次に、上述の如く構成された本第２の実施
例に係る出力ラッチ回路の動作について説明する。本第
２の実施例に係る出力ラッチ回路の動作は、上述の第１
の実施例に係る出力ラッチ回路の動作と基本的には同じ
である。スイッチ８ａは、出力極性選択端子１１が
“Ｈ”のときのみ導通状態となり、スイッチ８ｂは、出
力極性選択端子１１が“Ｈ”のときのみ非導通状態とな
るものである。これより、端子１３に現れるクロック入
力信号は、出力極性選択端子１１が“Ｈ”のときは端子
１２に現れるクロック入力信号に対して逆相の信号とな
り、出力極性選択端子１１が“Ｌ”のときは端子１２に
現れるクロック入力信号に対して同相の信号となる。こ
のように端子１３に現れるクロック入力信号のタイミン
グは、第１の実施例に係る出力ラッチ回路における端子
１３に現れるクロック入力信号のタイミングと同一であ
る。
例に係る出力ラッチ回路の動作について説明する。本第
２の実施例に係る出力ラッチ回路の動作は、上述の第１
の実施例に係る出力ラッチ回路の動作と基本的には同じ
である。スイッチ８ａは、出力極性選択端子１１が
“Ｈ”のときのみ導通状態となり、スイッチ８ｂは、出
力極性選択端子１１が“Ｈ”のときのみ非導通状態とな
るものである。これより、端子１３に現れるクロック入
力信号は、出力極性選択端子１１が“Ｈ”のときは端子
１２に現れるクロック入力信号に対して逆相の信号とな
り、出力極性選択端子１１が“Ｌ”のときは端子１２に
現れるクロック入力信号に対して同相の信号となる。こ
のように端子１３に現れるクロック入力信号のタイミン
グは、第１の実施例に係る出力ラッチ回路における端子
１３に現れるクロック入力信号のタイミングと同一であ
る。
【００２０】従って、本第２の実施例に係る出力ラッチ
回路は、第１の実施例に係る出力ラッチ回路の動作と同
様に、出力極性選択端子１１が“Ｈ”のときにおいて
は、ラッチ回路２ａの出力信号が端子１４に現れる信号
よりも端子１３に現れるクロック入力信号の１／２周期
分だけ遅れて出力される。そして、入力端子７ａより入
力した入力信号は、ラッチ回路１ａ及びラッチ回路２ａ
を介して外部クロック入力信号の１周期分だけ遅延され
外部クロック入力信号の立上がりに同期して出力され
る。
回路は、第１の実施例に係る出力ラッチ回路の動作と同
様に、出力極性選択端子１１が“Ｈ”のときにおいて
は、ラッチ回路２ａの出力信号が端子１４に現れる信号
よりも端子１３に現れるクロック入力信号の１／２周期
分だけ遅れて出力される。そして、入力端子７ａより入
力した入力信号は、ラッチ回路１ａ及びラッチ回路２ａ
を介して外部クロック入力信号の１周期分だけ遅延され
外部クロック入力信号の立上がりに同期して出力され
る。
【００２１】一方、出力極性選択端子１１が“Ｌ”のと
きにおいては、ラッチ回路１ａ〜１ｎのクロック入力端
子には端子１２に現れるクロック入力信号に対して同相
の信号が入力されるため、ラッチ回路２ａの出力信号
は、端子１４に現れる信号と同相の信号となる。従っ
て、入力端子７ａより入力した入力信号は、ラッチ回路
１ａ及びラッチ回路２ａを介して外部クロック入力信号
の１／２周期分だけ遅延され外部クロック入力信号の立
下がりに同期して出力される。
きにおいては、ラッチ回路１ａ〜１ｎのクロック入力端
子には端子１２に現れるクロック入力信号に対して同相
の信号が入力されるため、ラッチ回路２ａの出力信号
は、端子１４に現れる信号と同相の信号となる。従っ
て、入力端子７ａより入力した入力信号は、ラッチ回路
１ａ及びラッチ回路２ａを介して外部クロック入力信号
の１／２周期分だけ遅延され外部クロック入力信号の立
下がりに同期して出力される。
【００２２】以上により本第２の実施例に係る出力ラッ
チ回路は、第１の実施例に係る出力ラッチ回路の動作と
同様に、出力極性選択端子１１に印加する信号のレベル
により、入力端子７ａ〜７ｎより入力した入力信号を外
部クロック入力信号の立上がりに同期して出力するか、
又は、外部クロック入力信号の立下がりに同期して出力
するかについて選択可能となる。
チ回路は、第１の実施例に係る出力ラッチ回路の動作と
同様に、出力極性選択端子１１に印加する信号のレベル
により、入力端子７ａ〜７ｎより入力した入力信号を外
部クロック入力信号の立上がりに同期して出力するか、
又は、外部クロック入力信号の立下がりに同期して出力
するかについて選択可能となる。
【００２３】なお、上述の第１及び第２の実施例におい
て用いられているバッファ回路４は、そのバッファ回路
４がインバータを２段用いて構成されているような場合
において、そのバッファ回路４における１つのインバー
タをインバータ５として用いれば、素子数の増加を抑え
て本実施例に係る出力ラッチ回路を実現することができ
る。
て用いられているバッファ回路４は、そのバッファ回路
４がインバータを２段用いて構成されているような場合
において、そのバッファ回路４における１つのインバー
タをインバータ５として用いれば、素子数の増加を抑え
て本実施例に係る出力ラッチ回路を実現することができ
る。
【００２４】
【発明の効果】以上説明したように本発明に係る出力ラ
ッチ回路によれば、出力極性選択端子に印加する出力極
性選択信号のレベル“Ｈ”又は“Ｌ”により、入力端子
より入力した入力信号を外部クロック入力信号の立上が
りに同期して出力するか、又は、外部クロック入力信号
の立下がりに同期して出力するかについて制御すること
ができる。従って、本発明に係る出力ラッチ回路は、次
段に接続する他の回路が入力信号を外部クロック入力信
号の立上がりに同期して取込む回路であっても、外部ク
ロック入力信号の立下がりに同期して取込む回路であっ
ても直接それらの回路に信号を出力することができる。
ッチ回路によれば、出力極性選択端子に印加する出力極
性選択信号のレベル“Ｈ”又は“Ｌ”により、入力端子
より入力した入力信号を外部クロック入力信号の立上が
りに同期して出力するか、又は、外部クロック入力信号
の立下がりに同期して出力するかについて制御すること
ができる。従って、本発明に係る出力ラッチ回路は、次
段に接続する他の回路が入力信号を外部クロック入力信
号の立上がりに同期して取込む回路であっても、外部ク
ロック入力信号の立下がりに同期して取込む回路であっ
ても直接それらの回路に信号を出力することができる。
【図１】本発明の第１の実施例に係る出力ラッチ回路を
示すブロック図である。
示すブロック図である。
【図２】図１に示す本発明の第１の実施例に係る出力ラ
ッチ回路の動作を示すタイミングチャートである。
ッチ回路の動作を示すタイミングチャートである。
【図３】本発明の第２の実施例に係る出力ラッチ回路を
示すブロック図である。
示すブロック図である。
【図４】従来の出力ラッチ回路の一例を示すブロック図
である。
である。
【図５】図４に示す従来の出力ラッチ回路の動作を示す
タイミングチャートである。
タイミングチャートである。
１ａ，１ｂ，１ｃ，１ｎ，２ａ，２ｂ，２ｃ，２ｎ ；
ラッチ回路 ３ ；排他的ＯＲ回路 ４ ；バッファ回路 ６ａ，６ｂ，６ｃ，６ｎ ；出力端子 ７ａ，７ｂ，７ｃ，７ｎ ；入力端子 １０ ；外部クロック入力端子 １１ ；出力極性選択端子
ラッチ回路 ３ ；排他的ＯＲ回路 ４ ；バッファ回路 ６ａ，６ｂ，６ｃ，６ｎ ；出力端子 ７ａ，７ｂ，７ｃ，７ｎ ；入力端子 １０ ；外部クロック入力端子 １１ ；出力極性選択端子
Claims (4)
- 【請求項１】 入力した信号を出力するタイミングを外
部より入力したクロック入力信号に基づいて制御するｎ
個のラッチ回路を有する第１のラッチ回路群と、この第
１のラッチ回路群におけるｎ個のラッチ回路の出力信号
を入力信号とするｎ個のラッチ回路を有する第２のラッ
チ回路群とを有する出力ラッチ回路において、外部より
出力極性選択信号を入力しこの出力極性選択信号に応じ
て前記クロック入力信号を反転する極性反転回路を有
し、この極性反転回路の出力信号に基づいて前記第２の
ラッチ回路群において入力した信号を出力するタイミン
グを制御することを特徴とする出力ラッチ回路。 - 【請求項２】 前記第１のラッチ回路群は、入力した信
号を出力するタイミングが前記極性反転回路の出力信号
に基づいて制御され、前記第２のラッチ回路群は、入力
した信号を出力するタイミングが前記クロック入力信号
に基づいて制御されることを特徴とする請求項１に記載
の出力ラッチ回路。 - 【請求項３】 前記極性反転回路は、排他的ＯＲ回路を
有し、この排他的ＯＲ回路における一方の入力端子より
前記出力極性選択信号を入力して、この排他的ＯＲ回路
における他方の入力端子より前記クロック入力信号を入
力することを特徴とする請求項１又は２に記載の出力ラ
ッチ回路。 - 【請求項４】 前記極性反転回路は、インバータとこの
インバータに直列に接続された第１のスイッチと前記イ
ンバータ及び第１のスイッチに並列に接続された第２の
スイッチとを有し、前記第１及び第２のスイッチは開閉
状態が相互に逆の開閉状態になるように前記出力極性選
択信号に基づいて動作することを特徴とする請求項１又
は２に記載の出力ラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4026982A JP2932813B2 (ja) | 1992-02-13 | 1992-02-13 | 出力ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4026982A JP2932813B2 (ja) | 1992-02-13 | 1992-02-13 | 出力ラッチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05226989A true JPH05226989A (ja) | 1993-09-03 |
| JP2932813B2 JP2932813B2 (ja) | 1999-08-09 |
Family
ID=12208369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4026982A Expired - Lifetime JP2932813B2 (ja) | 1992-02-13 | 1992-02-13 | 出力ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2932813B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021044784A (ja) * | 2019-09-13 | 2021-03-18 | 株式会社リコー | デューティー補正回路、受信回路およびデューティー補正方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617151U (ja) * | 1984-06-20 | 1986-01-17 | 横河電機株式会社 | 同期化回路 |
| JPS6339209A (ja) * | 1986-08-04 | 1988-02-19 | Nec Corp | 同期回路 |
-
1992
- 1992-02-13 JP JP4026982A patent/JP2932813B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617151U (ja) * | 1984-06-20 | 1986-01-17 | 横河電機株式会社 | 同期化回路 |
| JPS6339209A (ja) * | 1986-08-04 | 1988-02-19 | Nec Corp | 同期回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2021044784A (ja) * | 2019-09-13 | 2021-03-18 | 株式会社リコー | デューティー補正回路、受信回路およびデューティー補正方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2932813B2 (ja) | 1999-08-09 |
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