JPH01129316A - リセット装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＣＰＵ、メモリ装置、インタフェースなどか
らなるコンピュータアーキテクチャに関し、特にリセッ
ト信号の発生・供給方式に関する。

〔従来の技術〕

マイクロコンピュータなどのシステムでは、共通バスに
ＣＰＵ、メモリ、インタフェースなどが接続され、これ
らの各部は、ＣＰＵ以外であっても初期値化する必要が
ある。

たとえば最小システムとして、インタフェースにシリア
ルインタフェース、プログラマブルパラレルインタフェ
ースをもつシステムでは、上記インタフェースにもリセ
ット信号を供給している。

またＲＯＭ、ＲＡＭなどでも、パワーセーブ機構をもた
せた場合には適当なタイミングのリセット信号を供給す
る必要も生ずる。

〔発明が解決しようとする問題点〕

従来は、リセット信号はすべての各部について同一の信
号（場合によっては、その反転信号）を同一タイミング
で供給するだけであったが、パワーセーブ機構など有し
ている外部ソースには、同一タイミングでは当該ソース
が動作しないことがある。またシステムのアーキテクチ
ャが複雑になり、異種類の外部ソースがシステムに結合
されるような事態になれば、従来のリセット信号を同一
とする供給方式では、システムとして正しい動作が得ら
れないおそれがある。

本発明の目的は、上記の欠点を除去し、適正なりセント
信号を発生・供給するりセント装置を提供することにあ
る。

〔問題点を解決するための手段〕

本発明のリセット装置は、ＣＰＵ、メモリ、インタフェ
ースなどから構築されるシステムに設置し、１つの駆動
信号を入力し、複数個のリセット信号をすべてが同一タ
イミングでなく、所定の時間推移をおいて発生し、それ
ぞれ前記システムの各部に供給するものである。

〔作用〕

システムの構成により、システム各部の最適なリセット
信号のタイミングがあるから、リセット装置の出力であ
る複数個のリセット信号は前記タイミングに合わせるよ
うにする。これによってシ″　　　　　　ステムの動作
が適正になされる。

〔実施例〕

以下、図面を参照し、本発明の一実施例につき説明する
。第１図は、実施例のリセット装置がシステムに組みこ
まれた状態を示す図である。システムは共通バス４に、
ＣＰＵＩ、メモリ２（１）〜２（Ｎ）およびインタフェ
ース３（１）〜３（Ｋ）が接続されて構成され、各部が
リセット装置１０からのリセット信号をそれぞれ受領す
る。

リセット装置１０ば、駆動信号を端子１５より入力して
動作する。駆動信号はパワーリセット回路１４Ｂもしく
はマニュアル回路１４Ａで発生した信号で、アクティブ
ロー信号である。駆動信号が入力すると、リセット装置
１０内のタイミングパルス発生回路１１０で、互いにタ
イミングが異なるパルスが発生し、モノマルチバイブレ
ータ１１１．１１２（１）〜１１２　（Ｎ）、　１１３
（１）〜１１３　（Ｋ）を発振させ、リセット装置１０
の端子１１，１２（１）〜１２　（Ｎ）、　１３　（１
）〜１３（Ｋ）に出力され、この出力信号がリセット信
号として、それぞれＣＰＵ１、メモリ２（１）〜２（Ｎ
）、インタフェース３（１）〜３（Ｋ）に供給される。

リセット信号は、それぞれ供給される各部に対して適合
した時間推移を相互間にもたせである。

たとえば第２図がその１例を示すタイムチャートであり
、端子１１．１２（１）〜１２　（Ｎ）、　１３　（１
）〜１３（Ｋ）の出力信号の一部を示すものである。

この例では、ＣＰＵＩとメモリ２（１）とが同一のタイ
ミング１ｏでリセット信号を与えられ、初期化される。

なおｔｏは、駆動信号が端子１５に印加される時間に略
々同一な時間である。次にメモリ２（１）〜２（Ｎ）に
適宜時間を推移してリセット信号を与える。メモリ２（
Ｎ）のリセット信号はタイミングｔ２で与えられるが、
その前にインタフェース３（１）にリセット信号がタイ
ミング１．で与えられる。すなわちメモリ２（Ｎ）は、
インタフェース３（１）が初期化されてから、動作され
るように関連づけられている。インタフェース３（Ｋ）
は、タイミングｔ３で初期化される。

第２図は、リセット信号のパルス幅は同一としたが、必
ずしも同一である必要はなく、各部につき最適のものと
すればよい。

〔発明の効果〕

以上説明したように、本発明のリセット装置はシステム
を構成する各部、すなわちＣＰＵ、メモリ、インタフェ
ースなどに、相互に関連させて最適なタイミングでリセ
ット信号が入力するように、時系列的に異なる時間推移
をもってリセット信号を発生し供給する。したがってシ
ステムを常に正常に動作させる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例であるリセット装置を組込ん
だシステムを示すブロック図、第２図はシステムの各部
に供給するリセット信号のタイムチャートの１例である
。 １−ＣＰ　Ｕ　、　　　２　（ｔ）〜２　（Ｎ）　　−
・メモリ、３（１）〜３　（Ｋ）　−・インタフェース
、１０・−リセット装置、 １１０−　タイミングパルス発生回路、１１１．１１２
（１）〜１１２　（Ｎ）、　１１３（１）〜１１３　（
Ｋ）・・−モノマルチパイプレーク、１４　Ａ−マニュ
アルリセット回路、 １４Ｂ・・・パワーリセット回路。

Claims (1)

【特許請求の範囲】
1. ＣＰＵ、メモリ、インタフェースなどから構築されるシ
   ステムに設置し、１つの駆動信号を入力し、複数個のリ
   セット信号をすべてが同一タイミングでなく所定の時間
   推移をおいて発生し、それぞれ前記システムの各部に供
   給することを特徴とするリセット装置。