JPH04276568A - 実チップシミュレータのチップ駆動回路 - Google Patents
実チップシミュレータのチップ駆動回路Info
- Publication number
- JPH04276568A JPH04276568A JP3038249A JP3824991A JPH04276568A JP H04276568 A JPH04276568 A JP H04276568A JP 3038249 A JP3038249 A JP 3038249A JP 3824991 A JP3824991 A JP 3824991A JP H04276568 A JPH04276568 A JP H04276568A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- output
- clock
- actual
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004088 simulation Methods 0.000 title abstract description 6
- 239000013598 vector Substances 0.000 claims abstract description 27
- 230000000630 rising effect Effects 0.000 claims description 2
- 238000001514 detection method Methods 0.000 abstract description 18
- 238000010586 diagram Methods 0.000 description 6
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はクロック動作する実チッ
プシミュレータに関し、特に実チップのクロック入力に
は直接連続的にクロックを供給しておき、かつその他の
入力にはベクタメモリからクロックに同期して読み出し
た信号ベクタを印加する実チップシミュレータのチップ
駆動回路に関する。
プシミュレータに関し、特に実チップのクロック入力に
は直接連続的にクロックを供給しておき、かつその他の
入力にはベクタメモリからクロックに同期して読み出し
た信号ベクタを印加する実チップシミュレータのチップ
駆動回路に関する。
【０００２】
【従来の技術】従来、実チップシミュレータでは、図７
及び図８に示すように、実チップ５２のクロック入力ピ
ンに垂れ流しのクロック６１（パルス幅Ｔｃ ）を常時
供給しておき、クロック以外の他の入力ピンにはクロッ
ク６１に同期した読み出しタイミング信号６２（周期Ｔ
ｃ ）によりベクタメモリ５１から読み出された入力ベ
クタ６３を信号線５４を介して印加する様にし、実チッ
プ５２の出力ピンに現れる実チップ出力６４を信号線５
５を介して検出部５３に導き、出力検出タイミング信号
６５を用いて入力ベクタ６３の最後のＮパターン目に対
する実チップ５２の出力値を得ていた。
及び図８に示すように、実チップ５２のクロック入力ピ
ンに垂れ流しのクロック６１（パルス幅Ｔｃ ）を常時
供給しておき、クロック以外の他の入力ピンにはクロッ
ク６１に同期した読み出しタイミング信号６２（周期Ｔ
ｃ ）によりベクタメモリ５１から読み出された入力ベ
クタ６３を信号線５４を介して印加する様にし、実チッ
プ５２の出力ピンに現れる実チップ出力６４を信号線５
５を介して検出部５３に導き、出力検出タイミング信号
６５を用いて入力ベクタ６３の最後のＮパターン目に対
する実チップ５２の出力値を得ていた。
【０００３】ここで注意すべきは、実チップ５２への入
力ベクタ６３の印加が完了した後もクロック入力ピンへ
のクロック６１の供給は続いており、実チップ出力６４
の状態変化はクロック６１のエッジに合わせて引き起こ
されることである。従って、入力ベクタ６３の最後のＮ
パターン目に対する実チップ出力６４の検出タイミング
位置の時間ｔは、実チップの最大の遅延をもつ出力ピン
の遅延をｄ及びクロック６１のパルス幅をＴｃ とする
と、ｄ＜ｔ＜Ｔｃ の関係に設定される必要がある。仮
に、ｔ＞Ｔｃ ならば、Ｎパターン目に対する実チップ
出力でなく、意味のない出力を検出してしまうからであ
る。
力ベクタ６３の印加が完了した後もクロック入力ピンへ
のクロック６１の供給は続いており、実チップ出力６４
の状態変化はクロック６１のエッジに合わせて引き起こ
されることである。従って、入力ベクタ６３の最後のＮ
パターン目に対する実チップ出力６４の検出タイミング
位置の時間ｔは、実チップの最大の遅延をもつ出力ピン
の遅延をｄ及びクロック６１のパルス幅をＴｃ とする
と、ｄ＜ｔ＜Ｔｃ の関係に設定される必要がある。仮
に、ｔ＞Ｔｃ ならば、Ｎパターン目に対する実チップ
出力でなく、意味のない出力を検出してしまうからであ
る。
【０００４】
【発明が解決しようとする課題】上述した従来の実チッ
プシミュレータのチップ駆動回路では、実チップ５２へ
供給するクロック６１のエッジに対する実チップ５２の
出力ピン遅延の値ｄと、クロック６１の次のエッジまで
の値Ｔｃ との関係をｄ＜Ｔｃ に設定するため、クロ
ック６１の周期（２Ｔｃ ）が大きくなってしまう。例
えば、実チップ自体は１０ＭＨｚ（Ｔｃ ＝５０ｎｓ）
のクロック周波数で動作するにも拘わらず、出力ピン遅
延が最大１５０ｎｓに達する場合、Ｔｃ ＞１５０ｎｓ
の条件からクロック６１の周波数を約３．３ＭＨｚ以下
で動作させねばならなくなる。これは実チップによるシ
ミュレーション速度を遅くさせるという問題がある。
プシミュレータのチップ駆動回路では、実チップ５２へ
供給するクロック６１のエッジに対する実チップ５２の
出力ピン遅延の値ｄと、クロック６１の次のエッジまで
の値Ｔｃ との関係をｄ＜Ｔｃ に設定するため、クロ
ック６１の周期（２Ｔｃ ）が大きくなってしまう。例
えば、実チップ自体は１０ＭＨｚ（Ｔｃ ＝５０ｎｓ）
のクロック周波数で動作するにも拘わらず、出力ピン遅
延が最大１５０ｎｓに達する場合、Ｔｃ ＞１５０ｎｓ
の条件からクロック６１の周波数を約３．３ＭＨｚ以下
で動作させねばならなくなる。これは実チップによるシ
ミュレーション速度を遅くさせるという問題がある。
【０００５】本発明の目的は、出力ピン遅延ｄの値がＴ
ｃ より大きい場合でも実チップへ供給するクロックの
周波数を低下させずに実チップによるシミュレーション
速度を高速に実行することが可能なチップ駆動回路を提
供することにある。
ｃ より大きい場合でも実チップへ供給するクロックの
周波数を低下させずに実チップによるシミュレーション
速度を高速に実行することが可能なチップ駆動回路を提
供することにある。
【０００６】
【課題を解決するための手段】本発明はクロックの立上
りまたは立下りエッジで動作する実チップのクロック入
力に一定周期２Ｔｃ の連続クロックを供給しておき、
前記実チップのクロック入力以外の入力に対してはベク
タメモリに記憶されている信号ベクタを１からＮパター
ン目まで前記連続クロックに同期して周期Ｔｃ で順次
読み出して印加するようにし、前記Ｎパターン目の信号
ベクタの印加に対応する前記連続クロックのエッジから
所定時間経過後に前記実チップの出力に信号値を検出す
る実チップシミュレータのチップ駆動回路において、最
後に読み出される前記Ｎパターン目の信号ベクタを前記
実チップに印加し終えると同時に前記連続クロックを前
記実チップに供給するのを停止する第１の手段と、この
第１の手段により供給を停止する前の前記連続クロック
の最後のエッジの位置から前記連続クロックパルス幅（
Ｔｃ ）より大なる所定時間経過後に前記実チップの出
力の信号値を検出させる第２の手段とを備える。
りまたは立下りエッジで動作する実チップのクロック入
力に一定周期２Ｔｃ の連続クロックを供給しておき、
前記実チップのクロック入力以外の入力に対してはベク
タメモリに記憶されている信号ベクタを１からＮパター
ン目まで前記連続クロックに同期して周期Ｔｃ で順次
読み出して印加するようにし、前記Ｎパターン目の信号
ベクタの印加に対応する前記連続クロックのエッジから
所定時間経過後に前記実チップの出力に信号値を検出す
る実チップシミュレータのチップ駆動回路において、最
後に読み出される前記Ｎパターン目の信号ベクタを前記
実チップに印加し終えると同時に前記連続クロックを前
記実チップに供給するのを停止する第１の手段と、この
第１の手段により供給を停止する前の前記連続クロック
の最後のエッジの位置から前記連続クロックパルス幅（
Ｔｃ ）より大なる所定時間経過後に前記実チップの出
力の信号値を検出させる第２の手段とを備える。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】本発明の一実施例を示す図１及び図２を参
照すると、ベクタメモリ１１は実チップ１２の入力ピン
に印加する入力ベクタを記憶しており、読み出しタイミ
ング信号２２に従って入力ベクタ２３が信号線１４に読
み出され、実チップ１２の入力ピンに印加される。実チ
ップ１２のクロック入力ピンには、チップ駆動タイミン
グ２１がチップ駆動タイミング発生回路１６から供給さ
れており、実チップ１２はクロック２１のエッジ部分で
入出力動作を行なう。実チップ１２の出力ピンから実チ
ップ出力２４が信号線１５に出力され、検出部１３に印
加される。検出部１３は検出タイミング発生回路１７か
ら供給される出力検出タイミング信号２５により、入力
ベクタ２３の最後のＮパターン目に対する実チップ出力
２４の値を検出する。実チップ出力２４の値はチップ駆
動タイミング２１のエッジ毎に変化するが、エッジから
の遅延ｄの値は出力ピン毎に異なっており、チップ駆動
タイミング２１の周波数を高く選択すると、ｄ＜Ｔｃ
の出力ピン及びｄ＞Ｔｃ の出力ピンが存在する可能性
がある。この発明の実施例の場合、チップ駆動タイミン
グ２１はＮパターン目の入力ベクタ印加後、変化しない
ように制御されており、実チップ出力２４はチップ駆動
タイミング２１の最後のエッジに対する出力変化後は一
定の値を保っている。従って、出力検出タイミングの位
置ｔは、最大の遅延ｄを持つ出力ピンに合わせてｔ＞ｄ
と設定すればよく、従来回路のようなｄ＜ｔ＜Ｔｃ な
る条件は必要ではない。
照すると、ベクタメモリ１１は実チップ１２の入力ピン
に印加する入力ベクタを記憶しており、読み出しタイミ
ング信号２２に従って入力ベクタ２３が信号線１４に読
み出され、実チップ１２の入力ピンに印加される。実チ
ップ１２のクロック入力ピンには、チップ駆動タイミン
グ２１がチップ駆動タイミング発生回路１６から供給さ
れており、実チップ１２はクロック２１のエッジ部分で
入出力動作を行なう。実チップ１２の出力ピンから実チ
ップ出力２４が信号線１５に出力され、検出部１３に印
加される。検出部１３は検出タイミング発生回路１７か
ら供給される出力検出タイミング信号２５により、入力
ベクタ２３の最後のＮパターン目に対する実チップ出力
２４の値を検出する。実チップ出力２４の値はチップ駆
動タイミング２１のエッジ毎に変化するが、エッジから
の遅延ｄの値は出力ピン毎に異なっており、チップ駆動
タイミング２１の周波数を高く選択すると、ｄ＜Ｔｃ
の出力ピン及びｄ＞Ｔｃ の出力ピンが存在する可能性
がある。この発明の実施例の場合、チップ駆動タイミン
グ２１はＮパターン目の入力ベクタ印加後、変化しない
ように制御されており、実チップ出力２４はチップ駆動
タイミング２１の最後のエッジに対する出力変化後は一
定の値を保っている。従って、出力検出タイミングの位
置ｔは、最大の遅延ｄを持つ出力ピンに合わせてｔ＞ｄ
と設定すればよく、従来回路のようなｄ＜ｔ＜Ｔｃ な
る条件は必要ではない。
【０００９】図３及び図４はチップ駆動タイミングを発
生する図１中の回路１６の具体的構成及び動作タイミン
グを示す。この回路１６において、ストローブパルスは
実チップへの入力ベクタ送出期間中“オン”になる信号
であり、チップ駆動タイミング出力はストローブパルス
が“オン”の間はクロック入力が出力され、“オフ”に
なるとその時点のクロック入力の値が保持される。
生する図１中の回路１６の具体的構成及び動作タイミン
グを示す。この回路１６において、ストローブパルスは
実チップへの入力ベクタ送出期間中“オン”になる信号
であり、チップ駆動タイミング出力はストローブパルス
が“オン”の間はクロック入力が出力され、“オフ”に
なるとその時点のクロック入力の値が保持される。
【００１０】図５及び図６は実チップの出力検出タイミ
ングを発生する図１中の回路１７の具体的構成及び動作
タイミングを示す。この回路１７において、Ｄ−ＦＦの
段数を増減することにより、検出タイミングの発生位置
を変えることができる。
ングを発生する図１中の回路１７の具体的構成及び動作
タイミングを示す。この回路１７において、Ｄ−ＦＦの
段数を増減することにより、検出タイミングの発生位置
を変えることができる。
【００１１】
【発明の効果】以上説明したように本発明によれば、実
チップのクロック入力に供給する連続クロックを実チッ
プへの入力ベクタの印加期間中のみに限定し、実チップ
出力の検出タイミングの位置を連続クロックのパルス幅
より相対的に大きくすることを可能にすることにより、
実チップに供給する連続クロックの周波数を高く設定で
きる。この結果、実チップによるシミュレーション速度
を向上させることができる。
チップのクロック入力に供給する連続クロックを実チッ
プへの入力ベクタの印加期間中のみに限定し、実チップ
出力の検出タイミングの位置を連続クロックのパルス幅
より相対的に大きくすることを可能にすることにより、
実チップに供給する連続クロックの周波数を高く設定で
きる。この結果、実チップによるシミュレーション速度
を向上させることができる。
【図１】本発明の一実施例を示す構成図である。
【図２】図１の動作説明図である。
【図３】図１中のチップ駆動タイミング発生回路の具体
的構成を示す。
的構成を示す。
【図４】図３の動作説明図である。
【図５】図１中の検出タイミング発生回路の具体的構成
を示す。
を示す。
【図６】図５の動作説明図である。
【図７】従来のチップ駆動回路の構成図である。
【図８】図７の動作説明図である。
１１ ベクタメモリ
１２ 実チップ
１３ 検出部
１６ チップ駆動タイミング発生回路１７
検出タイミング発生回路
検出タイミング発生回路
Claims (1)
- 【請求項１】 クロックの立上りまたは立下りエッジ
で動作する実チップのクロック入力に一定周期２Ｔｃ
の連続クロックを供給しておき、前記実チップのクロッ
ク入力以外の入力に対してはベクタメモリに記憶されて
いる信号ベクタを１からＮパターン目まで前記連続クロ
ックに同期して周期Ｔｃ で順次読み出して印加するよ
うにし、前記Ｎパターン目の信号ベクタの印加に対応す
る前記連続クロックのエッジから所定時間経過後に前記
実チップの出力に信号値を検出する実チップシミュレー
タのチップ駆動回路において、最後に読み出される前記
Ｎパターン目の信号ベクタを前記実チップに印加し終え
ると同時に前記連続クロックを前記実チップに供給する
のを停止する第１の手段と、この第１の手段により供給
を停止する前の前記連続クロックの最後のエッジの位置
から前記連続クロックパルス幅（Ｔｃ ）より大なる所
定時間経過後に前記実チップの出力の信号値を検出させ
る第２の手段とを備えることを特徴とする実チップシミ
ュレータのチップ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038249A JPH04276568A (ja) | 1991-03-05 | 1991-03-05 | 実チップシミュレータのチップ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3038249A JPH04276568A (ja) | 1991-03-05 | 1991-03-05 | 実チップシミュレータのチップ駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04276568A true JPH04276568A (ja) | 1992-10-01 |
Family
ID=12520036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3038249A Pending JPH04276568A (ja) | 1991-03-05 | 1991-03-05 | 実チップシミュレータのチップ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04276568A (ja) |
-
1991
- 1991-03-05 JP JP3038249A patent/JPH04276568A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH09106682A (ja) | 同期式メモリのデータ出力バッファ制御方法 | |
| JPH07120300B2 (ja) | 真のピン毎のテスタのア−キテクチヤ−を持つた自動テスト方式 | |
| US20020079943A1 (en) | Digital clock generator circuit with built-in frequency and duty cycle control | |
| JPH04276568A (ja) | 実チップシミュレータのチップ駆動回路 | |
| US5005193A (en) | Clock pulse generating circuits | |
| JP2006500813A (ja) | 遅延の予測に基づく適応データ処理スキーム | |
| JP3368572B2 (ja) | 周期発生装置 | |
| US6891421B2 (en) | Method and apparatus for on die clock shrink burst mode | |
| JP2002022810A (ja) | 半導体試験装置 | |
| KR100284990B1 (ko) | 1/4 싸이클 증가의 스트레치 클럭을 발생하기 위한 회로 및 방법 | |
| JP4004668B2 (ja) | データ処理回路 | |
| JP2005156183A (ja) | スキャンテスト回路 | |
| JP2556918Y2 (ja) | Ｉｃ試験装置の波形制御回路 | |
| JP2001305196A (ja) | 制御回路 | |
| JPH06187797A (ja) | メモリ集積回路 | |
| JPH01129316A (ja) | リセット装置 | |
| JPH0522277A (ja) | 同期回路 | |
| JP2000066708A (ja) | プログラマブルコントローラ | |
| JPH04265872A (ja) | Ｉｃテスターのタイミング発生回路 | |
| JPH0512461A (ja) | クロツク供給回路 | |
| JPH03121612A (ja) | 入力パルスコントロール回路 | |
| JPH05167404A (ja) | 発振制御装置 | |
| JPH0267613A (ja) | クロック信号発生回路 | |
| JP2005129055A (ja) | Ｓｄｒａｍアクセスのためのデータインタフェース装置 | |
| JPH04294442A (ja) | データ転送制御装置 |