JPH07120300B2

JPH07120300B2 - 真のピン毎のテスタのア−キテクチヤ−を持つた自動テスト方式

Info

Publication number: JPH07120300B2
Application number: JP61295048A
Authority: JP
Inventors: ジェフリーエイ．キース; ジェイ．マーシュデイビッド; アイ．コリンズフィリップ
Original assignee: FUEACHAIRUDO SEMIKONDAKUTA CORP
Current assignee: FUEACHAIRUDO SEMIKONDAKUTA CORP
Priority date: 1985-12-18
Filing date: 1986-12-12
Publication date: 1995-12-20
Anticipated expiration: 2010-12-20
Also published as: JPS62271026A; EP0228332B1; EP0228332A2; DE3689414T2; EP0228332A3; CA1251575A; DE3689414D1

Description

【発明の詳細な説明】本発明は電子回路の自動テスト用の方法及び装置に関す
るものである。特に、本発明はプリント回路基板上の電
子回路の自動的機能テストに関するものである。

機能テスタは、自動テスト装置の固定台に挿入すると回
路基板と接続されるエッジコネクタによって、プリント
回路基板の入出力コネクタへ接続される。この機能テス
タは該基板を機能させてその意図した環境でプリント回
路基板の実際の機能をシミュレートさせる。該テスタは
プリント回路基板回路の出力を表すデータを測定し、そ
れらを予定する結果と比較し、且つ該プリント回路基板
がその意図した環境で適切に機能しているか否かを判別
する。従って、「機能テスタ」と呼ばれる。

第１図は、テスト中のユニット（UUT）146を機能的にテ
ストする為の大略100で示した従来の装置を示してい
る。図示を明確化する為に、テスタ100は３つのチャン
ネルのみを有するものとして示してあるが、256又は512
個のチャンネルを持ったテスタは一般的である。０、１
及びＮとして示したテスタの各ピンはUUTのコネクタ上
の対応するピンと接触する。各ピンはインターフェース
回路140,142,又は144の出力へ接続されており、該回路
は該ピンを所定の信号を駆動する為のドライバ及び該ピ
ンからのデータを受け取る為のレシーバ即ち受取器を持
っている。このインターフェース回路は、当該技術にお
いて、「ピンエレクトロニクス」として知られている。
ピンエレクトロニクスは、デジタル「１」又は「０」を
表す高又は低のいずれかであるデジタル信号で該ピンを
駆動することが可能である。更に、該ドライバ回路は高
インピーダンス出力状態にさせることが可能であり、且
つレシーバ回路を動作させて該ピン上のデータを測定し
て該ピン上の電圧が高であるか又は低であるか即ちデジ
タル「１」又は「０」を表すかをを判別することが可能
である。

該ピンエレクトロニクス140、142、144は各々出力バス1
34、136、138によって夫々チャンネル制御回路126、12
8、130へ接続されている。該チャンネル制御回路の動作
は、ピン制御ランダムアクセスメモリ（RAM）114、11
6、118内に格納される命令によって指示され、該テスタ
の各チャンネルに対してこの様なメモリが１つ存在す
る。該ピン制御RAM内に格納されているテスト命令が、
該ピンが駆動されるか又は、データ入力が該ピンから取
られるかを決定する。更に、それは該ピンが高又は低へ
駆動されるべきかを決定し、又は、データを受け取るべ
き場合には、該データが高又は低に予定されるかを決定
する。ピンRAMからのテスト命令も、後に詳述する如
く、特定のピンにおいて出力を発生するか又は入力を受
け取る為にグローバルタイミング信号のどれを使用する
かを決定する。ピンRAMはグローバルシーケンスコント
ロールプロセサ104によって制御され、該プロセサは該
テスタ内の全てのピンRAMへ接続されているアドレスバ
ス112上のアドレスを発生する。該グローバルシーケン
スコントロールプロセサ104はバス106を介してシーケン
スRAM102によって制御され、シーケンスコントロールRA
M102内に格納されるテストプログラムを実行する。シー
ケンスコントロールRAM102内のプログラムの命令は、グ
ローバルシーケンスコントロールプロセサをして新たな
アドレスを発生させ、それは全てのピンRAMを新たなア
ドレスへサイクル動作させて、該テスタの全てのチャン
ネルに関して状態変化を可能とさせる。全てのRAMが同
時的に同一の次のアドレスへサイクル動作する単一のメ
モリとして該ピンRAMが機能するという事実は、幾つか
の従来のテスタが個別的なピンRAMの代わりに単一のメ
モリ回路を使用することを可能としていた。このメモリ
回路に関する唯一の条件は、各チャンネルコントロール
回路の入力を同時的に並列して与える為に、所要数の制
御ビットtqを与えるのに十分に長いワード（即ち、メモ
リ「幅」）を持つことである。シーケンスコントロール
RAM102内に格納されているテストプログラムは、例え
ば、与えられた回数繰り返される一連のステップを有し
ている。これらのプログラム命令は、グローバルシーケ
ンスコントロールプロセサをして、これらのステップの
繰返しを実行するアドレスのシーケンスを発生する。ア
ドレスバス112も又シーケンスコントロールRAM102の入
力及びタイミングコントロールRAM111の入力に接続され
ている。このバス上に存在するアドレスは、グローバル
シーケンスコントロールプロセサ104を制御する為にRAM
102から次の命令をフェッチし、且つグローバルタイミ
ングコントロール発生器110の動作を制御する為にRAM11
1から次の命令をフェッチする為に使用される。RAM111
からのセレクト命令はバス108を介して発生器110へ供給
される。

グローバルシーケンスコントロールプロセサ104は、グ
ローバルタイミングコントロール発生器110によって発
生され且つライン109によってグローバルシーケンスコ
ントロールプロセサへ供給されるクロック信号と同期し
て動作する。このクロック信号は、各インターバル即ち
間隔で各ピンに対してチャンネルコントロール回路12
6、128、130へ与えられるメモリワードを変化させる為
にタイミングコントロールRAM111内に格納されているタ
イミングコントロール情報によって制御される。動作状
態における変化の間の時間の最小量は通常ピンRAMにお
けるメモリのサイクル時間によって制限され、それは実
際上１サイクル内において所要の機能柔軟性を可能とす
るには長過ぎる。従って、動作における変化は、グロー
バルタイミングコントロール発生器110によって発生さ
れ且つタイミング信号バス132によってチャンネルコン
トロール回路へ供給される一連のタイミング信号によっ
て制御される。典型的なグローバルタイミングコントロ
ー発生器は、８組の８つの異なった信号を発生させるこ
とが可能であり、各々その８つの組の内の１つのみが或
る与えられた時間に発生される。

従って、タイミング信号バス132は８ライン幅で、任意
の時間に存在する８つのタイミング信号を持っている。
任意の時間に発生すべき特定の組のタイミング信号の選
択は、タイミングコントロールRAM111内に格納されるセ
レクト情報の制御下において「大急ぎ」で変更可能であ
る。この選択はセレクトバス108を介してなされる。従
って、ピンRAM内に含まれる命令はピンの動作状態にお
ける変化を支配するだけでなく、実際の状態変化が発生
するタイミングパルスを特定する。即ち、該メモリ内の
命令は、８つのタイミングパルスの選択した１つの選択
した遷移で該ピンの動作状態における変化を発生させ
る。例えば、タイミング情報はタイミング信号３で高と
なることが可能であり、このことは、タイミング信号３
の低から高への遷移で該ピンが高状態へ駆動されること
を意味する。

テストシーケンスに対するプログラム柔軟性は、タイミ
ングコントロールRAM111内に格納されている命令によっ
て発生されるタイミングパルスの組及びメモリサイクル
間の時間の長さを制御させることによって与えられる。
このことは、任意の与えられたピンの状態を変化させる
能力を不当に制限すること無しに、メモリサイクル当り
全てのピンに関して行われることの可能な多数の機能を
最大とさせることを可能とする。

或る従来のテスタにおいては、テストシーケンスを行う
に当りより大きな柔軟性を与える為に、タイミング信号
は各チャンネルコントロール回路内において発生させ
る。然し乍ら、使用可能なタイミング信号の数が少ない
ことは、テスト中のユニットの実際の操作環境をシミュ
レートする為のテスタの能力に制限を課すものである。

このタイプのアーキテクチャーを使用する機能テスタ
は、幾つかの主要な欠点を持っている。最初に、駆動／
読取信号を、プリント回路基板に関する通常の動作の間
に予定される信号と正確に対応させることが望ましい。
単に８つの（又はその他の少ない数）タイミング信号が
使用可能であるに過ぎないという事実は、該回路のテス
トの全体にわたり全ての所望のタイミング機能に十分に
近い信号を発生する上で妥協をせねばらないことを意味
している。例えば、１つの動作をクロックパルスの５ナ
ノ秒後に行い且つ別の動作をクロッスパルスの４ナノ秒
後に行うことが必要であり且つこれらの動作の両方を制
御する為に使用せねばならない残りのタイミング信号が
１つだけである場合、妥協をせねばならない。どのタイ
ミング間隔が該回路の動作にとってより一層重要である
かを決定せねばならないか、又は、多分妥協として、例
えば4.5ナノ秒の間隔を選択せねばならない。８つの信
号よりも多数であったとしても、該テストをプログラム
する上で明らかに妥協をせねばならない。このことは、
不必要に、テストの発生を複雑化し、特に大型又は複雑
な回路基板の場合にそうである。種々の利益考量の可能
性によって形成される暗示の複雑性の為に、機能的テス
タに対するテストのプログラム化は手作業として残って
いる。大型／複雑な回路の対して精密なテストを手作業
でプログラム化することは時間がかかり且つ実際性をこ
える費用高となる。従って、多少テストの精度が落ちて
も、通常は妥協を行って労力及び費用を減少させる。こ
の問題は、将来の一層複雑な回路基板によって一層悪化
される。メモリサイクの間に行うことの可能な動作数を
増加すると、問題は軽減されるが、より多くのワード当
りのビット数が必要とされ、従ってメモリの寸法を増大
させる。

この従来技術の別の欠点は、多くの場合に、ピンはテス
トの一部の期間中に非常にアクティブであり且つ該テス
トの残部の期間中は比較的静かであるということであ
る。然し乍ら、全てのピンに対するメモリアドレスは一
連のピンイベントのみならず単一のピンイベントに対し
てもアップデートされねばならないので、これらの比較
的静かなピンに対するメモリ位置は動作無し（ノーオペ
レーション、即ちno-op）で埋めねばならない。このこ
とは高価なメモリ空間を極めて浪費することとなる。更
に、これらのテストをプログラム化する効率を改良する
為に、テストプログラムをループ化を行うのが通常であ
る。このことは、スタティックランダムアクセスメモリ
（SRAM）を使用することを必要とするが、該メモリは比
較的高価である。低廉なダイナミックランダムアクセス
メモリ（DRAM）を使用するテスタにおいては、プログラ
ムの一部は典型的に同期的にSRAMにロードして実行す
る。このアーキテクチャーの更に別の欠点は、並列アド
レス及びタイミングバスが全てのピンに対する全てのエ
レクトロニクスに接続されねばならないので、それらが
テスタエレクトロニクスの全体に渡って走行しており、
従ってより高いメモリ速度においてこれらのライン内の
ビット間に時間的スキューの問題を発生することであ
る。

本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、改良した自動テスト
システムアーキテクチャーを持ったテスト装置及び方法
を提供することである。

本発明の上述した目的及びその他の目的、利点及び特徴
は、複数個のテスタチャンネルを持った電子回路テスト
用の装置によって達成される。該テスタの各チャンネル
は、テスト中のユニットのテスト点と接触するテストピ
ン手段、前記ピンに接続されており前記ピンの動作状態
を制御する為のチャンネル制御回路手段、及び前記チャ
ンネ制御回路の動作シーケンスを指示するテスト命令を
格納するピンメモリ回路手段、を有しており、前記ピン
メモリ回路手段は前記チャンネル制御回路手段によって
制御されてそのチャンネルに対して新たなテスト命令が
必要とされる時にのみ前記ピンメモリ手段をサイクル動
作させる。

本発明の別の側面は、各チャンネルにおいてテスト中の
ユニットのテスト点と接触するテストピン及び前記テス
トピンの動作状態を決定する命令を格納するピンメモリ
回路を持った電子回路用のマルチチャンネルテスタを動
作させる方法に関するものである。該ピンメモリ回路
は、そのチャンネルの動作状態を変化させる為に新たな
テスト命令が必要とされる場合にのみ、次のアドレスへ
サイクル動作される。

本発明の更に別の側面は、各チャンネル内においてテス
ト中のユニットのテスト点と接触する為のテストピン及
び前記テストピンの動作状態を決定する命令を格納する
ピンメモリ回路を持っている電子回路用のマルチチャン
ネルテスタに関するものである。チャンネル制御回路
は、前記テストピンと前記ピンメモリ回路の出力との間
に接続されている。該チャンネル制御回路は、前記ピン
メモリの出力に接続されており前記出力において表れる
命令をデコード手段、前記デコード手段に接続されてお
り前記デコード手段からの制御信号に応答して前記ピン
の動作状態を制御する手段、及び前記デコード手段に接
続されており前記ピンメモリ内に次の命令のアドレスを
発生する手段、を有している。該アドレス発生器は、そ
のチャンネルの動作状態を変化させる為に新たな命令が
必要とされる時にのみ前記メモリを前記次のアドレスへ
サイクル動作させる。

本発明の更に別の側面は、各チャンネルにおいてテスト
中のユニットのテスト点と接触するテストピン及び前記
テストピンの動作状態を決定するテスト命令を格納する
ピンメモリ回路を有する電子回路用マルチチャンネルテ
スタに関するものである。チャンネル制御回路は、前記
テストピンと前記ピンメモリ回路の出力との間に接続さ
れている。該チャンネル制御回路は、前記ピンメモリの
出力に応答して前記テストピンの現在の動作状態と前記
ピンの次の動作状態との間に所望の間隔をタイミング即
ち計時する手段、及前記計時手段に接続されており前記
ピンメモリ内の次の命令のアドレスを発生する手段、を
有している。該メモリは、前記プログラムされた時間の
終わりにおいて前記次のアドレスへサイクル動作され
る。

本発明の更に別の側面は、各チャンネルにおいてテスト
中のユニットのテスト点と接触するテストピン及び前記
テストピンの動作状態を決定するテスト命令を格納する
ピンメモリ回路、及び前記テストピンと前記ピンメモリ
回路の出力との間に接続されたチャンネル制御回路を有
する電子回路用マルチチャンネルテスタを動作させる方
法に関するものである。前記テストピンの現在の動作状
態と前記ピンの次の動作状態との間に所望のインターバ
ル即ち間隔を計時する為に、前記ピンメモリ回路の前記
出力に表れる命令を使用してタイマがプログラムされ
る。該ピンメモリ回路は、前記テストピンの次の動作状
態に対する新たなテスト命令に対し次のアドレスへサイ
クル動作される。

本発明の更に別の側面に拠れば、複数個のテスタチャン
ネルを持った電子回路をテストする装置が提供される。
各チャンネルは、テスト中のユニットのテスト点と接触
するテストピン手段、前記テストピンの動作状態を指示
するテスト命令を格納するピンメモリ回路手段、前記ピ
ンと前記ピンメモリ手段の出力との間に接続されており
前記ピンメモリ出力に表れるテスト命令に応答して前記
ピンの動作状態を制御するチャンネル制御回路手段、を
有しており、前記チャンネル制御回路手段は、前記ピン
メモリ手段出力に表れる命令に応答し前記テストピンの
現在の動作状態と前記ピンの次の動作状態との間に所望
の間隔を掲示するプログラク可能なタイマー手段、及び
前記タイミング即ち計時手段に接続されており前記ピン
メモリ手段内に次の命令のアドレスを発生する手段、を
有しており、前記メモリは前記プログラムされた時間の
終わりに前記次のアドレスへサイクル動作される。

本発明の更に別の側面に拠れば、複数個のテスタチャン
ネルを持った電子回路をテストする装置が提供される、
各チャンネルは夫々のメモリ回路内に格納されるテスト
命令のシーケンスに応答して前記チャンネルの動作状態
を制御するチャンネル制御回路を有している。該メモリ
回路は、前記テスト命令を格納する為にダイナミックラ
ンダムアクセスメモリ（DRAM）、及び前記DRAM回路及び
前記チャンネル制御回路に接続されており前記DRAM回路
からのテスト命令のシーケンスを可能する為のキャッシ
ュメモリ回路手段、を有しており、前記チャンネル制御
回路は前記DRAM回路をリフレッシュする一方前記キャッ
シュメモリ手段内に格納されているテスト命令から前記
チャンネルの動作を制御し、その際に前記テスト命令の
シーケンス内に逆ループを許容する。

本発明の更に別の側面に拠れば、複数個のチャンネルを
持った電子回路用のマルチチャンネルテスタを動作させ
る方法が提供され、各チャンネルは夫々のダイナミック
ランダムアクセスメモリ（DRAM）回路内に格納されてい
るテスト命令のシーケンスに応答して前記チャンネルの
動作状態を制御する為のチャンネル制御回路を持ってい
る。前記テスト命令シーケンス内のバックワード即ち逆
のループは、前記DRAM回路からのテスト命令のサブシー
ケンス即ちシーケンスの一部をキャッシュメモリ回路内
に格納し且つ前記DRAM回路をリフレッシュするのと同時
的に前記キャッシュメモリなテスト命令から前記チャン
ネルを動作させることによって可能とされる。

本発明の更に別の側面に拠れば、電子回路用のマルチチ
ャンネルテスタを動作させる方法が提供され、各チャン
ネルはメモリ回路内に格納されるテスト命令シーケンス
によって制御される。該メモリは、次のアドレスへサイ
クル動作されて新たなテスト命令を獲得し、且つ該新た
なテスト命令はデコードされてチャンネルによって次の
動作状態を決定し、前記デコード動作はそのチャンネル
の現在の動作状態に依存する。

本発明の更に別の側面に拠れば、電子回路用のマルチチ
ャンネルテスタが提供され、各チャンネルはメモリ回路
内に格納されるテスト命令シーケンスによって制御され
る。新たなテスト命令を得るために前記メモリを次のア
ドレスへサイクル動作させる手段が設けられている。チ
ャンネルによって次の動作状態を決定する為に前記新た
なテスト命令をデコードする手段が設けられており、前
記デコード動作はそのチャンネルの現在の動作状態に依
存する。

以下、添付の図面を参照して、本発明の具体的実施の態
様に付いて詳細に説明する。

第２図を参照すると、本発明に基づく機能テスタが大略
200として示されている。第１図における如く、本テス
タは、図示を明瞭とする為に、３つのチャンネル0,1,N
を持つものとして示してあるが、256、512、又はそれ以
上のチャンネルを具備するテスタとすることが通常であ
る。本テスタも、各チャンネルがその夫々のピンRAMチ
ャンネル制御回路及びピンエレクトロニクスを持つ様に
構成されている。従って、ピンRAM210は、命令バス222
及びアドレスバス220を介して、チャンネル制御器224へ
接続されており、且つチャンネル制御器224は、ライン2
40,242,244を介してピンエレクトロニクス238へ接続さ
れて、チャンネル０を形成している。同様に、ピンRAM2
12は、命令バス228及びアドレスバス226を介してチャン
ネル制御器230へ接続されており、且つチャンネル制御
器230は、ライン254,256,258を介して、ピンエレクトロ
ニクス252へ接続されており、チャンネル１を形成して
おり、ピンRAM214は、命令バス234及びアドレスバス232
を介して、チャンネル制御器236へ接続されており、且
つチャンネル制御器236は、ライン268,270,272を介し
て、ピンエレクトロニクス266へ接続されており、チャ
ンネルＮを形成している。各チャンネル制御回路は、夫
々のコネクタピンへ接続されており、該コネクタピンは
テスト中のユニット（UTT）280のコネクタと接触され
る。従って、ピンエレクトロニクス238はライン250を介
してピン０へ接続されており、ピンエレクトロニクス25
2はライン264を介してピン１へ接続されており、且つピ
ンエレクトロニクス266はライン278を介してピンＮへ接
続されている。

図示した実施例においては、該ピンエレクトロニクス
は、TTL又はCMOSの如きシンク／ソース論理回路に適し
ている。各々は高インピーダンス（３状態）出力状態と
させることの可能なドライバ回路、及びレシーバ即ち受
取回路を有している。その他のロジックファミリは異な
ったピンエレクトロニクスを必要とすることがある。

第２図に示した実施例においては、チャンネル０用のピ
ンエレクトロニクス238は、ライン244によってチャンネ
ル制御器224へ接続された３状態ドライバ246を有してい
る。ドライバ246は、ライン242上の信号によって高イン
ピーダンス出力状態とさせることが可能である。データ
レシーバ248はライン250によってピン０へ接続され且つ
ライン240によってチャンネル制御器224へ接続される。
同様に、チャンネル１用のピンエレクトロニクス252
は、ドライバ268及びレシーバ262を有している。ドライ
バ268はライン258によってチャンネル制御器230へ接続
されており且つライン256上の信号によって高インピー
ダンス状態とさせることが可能である。データレシーバ
262はライン264によってピンへ接続されており且つライ
ン254によってチャンネル制御器230へ接続されている。
チャンネルＮ用のピンエレクトロニクス266はドライバ2
74及びレシーバ276を有している。ドライバ274はライン
272を介してチャンネル制御器236へ接続されており且つ
ライン270上の信号によって高インピーダンス状態とさ
せることが可能である。

ピンエレクトロニクス238,252,266は、第２図に図示し
た技術の代わりにコード化した命令を担持するラインに
よってチャンネル制御器224,230,236へ接続させること
が可能である。何故ならば、該ピンエレクトロニクスは
駆動又は受信信号の一体性を保持する為にUUTへ非常に
近接して位置させており、一方該エレクトロニクスの残
部はテスタの別の部分とし且つ高動作速度の観点からは
比較的長いケーブルによって該ピンエレクトロニクスへ
接続させることが可能である。該コード化した信号はデ
コードされ且つ第２図に示したものと同一の機能を行
う。この様な構成の詳細は当業者等に公知であり、従っ
てその説明は割愛する。

各ピンRAM210,212,214は命令バス208によって中央処理
装置202へ接続されている。中央処理装置202は又制御ラ
イン204によってクロック発生器206へ接続されている。
該クロック発生器206はクロック信号を発生し、そのク
ロック信号はライン216上に存在し且つ本テスタ内の全
てのチャンネル制御回路へ供給される。クロック発生器
206は又同期（sync）信号を発生し、それはライン218上
に存在し且つ本テスタ内の全てのチャンネル制御回路へ
供給される。

各ピンRAMは、第１図に示した回路と同様に、全てのRAM
に共通なバスから入力を受け取るが、注意すべきこと
は、第２図中の共通バスは命令バスであり、一方第１図
中の共通バスはアドレスバスであるということである。
第２図中に示した命令バスは本テスタによって行われる
べきテスト前に使用される。この動作フェーズ中、テス
ト中に実行されるべき命令を各ピンRAM内にロードさせ
ることが必要である。中央処理装置202は、不図示の手
段によって各ピンRAMをアドレスし且つ所望のテストを
行う命令をピンRAM内にロードする。別法としては、バ
ス208を全てのチャンネル制御器へ接続し且つ該チャン
ネル制御器によって該命令を該ピンRAM内へロードさせ
ることが可能である。命令バス208上に与えられる命令
は、中央処理装置202と連動するメモリから来ることも
可能であるが、より一般的には、磁気テープ又はディス
クから来るものであり、又その他の供給源を使用するこ
とも可能である。中央処理装置202が命令をテスタ内の
全てのピンRAM内にロードした後、命令バス208はテスタ
の動作において何等その一部を担うことはない。更に注
意すべきことであるが、第１図に示したテスタもこの命
令を初期的にピンRAM内にロードする手段を必要とする
ものではあるが、図面を簡単化する為に第１図には省略
してある。

従って、テスタ200がテストプログラムでロードされる
と、ピンRAMから命令をフェッチする為に使用されるア
ドレスに関しては何等センタライズした即ち中央化した
制御は存在しない。各ピンRAM用のアドレスはその夫々
のアドレスバス上へその夫々のチャンネル制御回路から
送られる。例えば、チャンネル０においては、ピンRAM2
10用のアドレスがチャンネル制御器224からアドレスバ
ス220上へ送られる。従って、チャンネル０用のアドレ
スの発生は本テスタ内のその他の全てのチャンネルに対
するアドレス発生とは独立的である。このことは、所要
のテストシーケンスを発生する為に各ピンRAMをサイク
ル動作させることの必要性を取り除いている。従って、
チャンネル制御器は、そのチャンネルの状態を変化させ
る為の新たな命令を得ることが必要である時にのみ該メ
モリをサイクル動作させ、そのことはテストシーケンス
を発生する為に本テスタ内に格納せねばならないデータ
量を著しく減少させている。チャンネル制御回路の詳細
な動作を第３図乃至第６図を参照して説明する。各チャ
ンネルを独立的に動作させ、従ってそのチャンネルの動
作状態を修正する為に新たなテスト命令を得ることが必
要である時にのみ該メモリをサイクルさせるという能力
は、各チャンネルを、実際上、独立的なテスタとさせて
いる。従って、このテスタのアーキテクチャー即ち構成
は、「真のピン毎のテスタ」構成と言うことが可能であ
る。

本テスタの各チャンネルは同一の態様で動作するが独立
的である。１例としてチャンネル０を参照すると、チャ
ンネル制御回路224は、チャンエル０の動作状態を変更
する為にピンRAM210から新たな命令をフェッチすること
が必要な時に、バス220上にアドレスを発生する。この
新たな命令は、ピンRAM210から命令バス222を介してチ
ャンネル制御器224へ送られる。チャンネル制御器224は
命令をデコードして、ピンドライバ246を起動させるべ
きか否かを決定する。ドライバ246を起動して該ピンを
高又は低状態へ駆動する場合、適宜の信号がドライバの
入力に与えられ、且つ該ピンはテスト命令によって要求
される如く高又は低状態のいずれかへ駆動される。該ド
ライバが起動されるべきでないがデータがレシーバ248
を介して受け取られるべき場合には、信号がライン242
上に与えられて該３状態論理ドライバ246の出力をその
高インピーダンス状態とさせる。この状態において、ド
ライバ246はデータレシーバ248によって受け取られる信
号には何等の影響も与えない。データが受け取られるべ
き場合には、それはそのデータの予定される値と比較さ
れ且つその結果が不図示の手段によって中央処理装置へ
送られる。

各チャンネルは独立的に動作するが、全てのチャンネル
はライン216上に与えられるクロック信号と同期して動
作する。第２図に示したクロック信号は典型的なクロッ
ク信号であり、それは、例えば、高状態の５ナノ秒のセ
グメントと低状態の５ナノ秒のセグメントとを有する10
0MHzの速度を持ったこのシステム使用することが可能で
ある。この信号は連続的に発生され且つ全てのメモリサ
イクルはライン216上のクロック信号の先端で発生す
る。明らかに同期が必要である。何故ならば、データは
該回路のプロトコル（操作条件）に従って変化すること
が必要だからであり、特に電子回路基板上に使用される
集積回路論理及びマイクロプロセサの場合にはそうであ
る。クロック信号が連続的に発生されると、全てのピン
上のテストシーケンスが同期して開始又は停止されるこ
とが必要である。従って、ライン218には同期信号が与
えられ、該同期信号は制御ライン204を介して中央処理
装置202の制御の下でクロック発生器206によって発生さ
れる。テストシーケンスは、クロック期間の中間で発生
する同期信号の先端で全てのチャンネルに対して開始さ
れ、従って全てのチャンネルは次のクロックのエッジで
開始する。クロック発生器206内の時間モニタがテスト
の長さを監視し且つ同期信号の状態を変化させることに
よってテストシーケンスを停止させる。注意すべきこと
であるが、２つの短いパルス、即ちその１つはテストを
開始させ且つ他の１つはテストを停止させるパルスを図
示した単一の長いパルスの代わりに使用すことが可能で
ある。

第３図は、大略300で示した如く、チャンネル制御回路2
24,230,236の詳細なブロック線図である。チャンネル制
御回路はRAMデータデコーダ304を示してあり、該デコー
ダは命令バス302を介してピンRAMへ接続されている。命
令バスは第２図中のバス222,228,234に対応する。RAMデ
ータデコーダ304もライン310を介してメモリアドレス発
生器308へ接続されている。メモリアドレス発生器308
は、例えば、バス220,226,232に対応するアドレスバス3
06を介して、RAM210,212,214の如きピンRAMへ接続され
ている。RAMデータデコーダ304はデータバス312及び314
を介してピン制御回路320へ接続されている。ピン制御
回路320はライン322,324,326を介してピンエレクトロニ
クス334へ接続されている。該ピンエレクトロニクス
は、ライン326を介してピン制御回路320へ接続されてい
るピンドライバ330を有している。ドライバ330の３状態
入力はライン324を介してピン制御回路320へ接続されて
いる。ピン制御器320はライン322を介してデータレシー
バ328からのデータを受け取る。データレシーバ328及び
ピンドライバ330はライン332を介して共通接続されてお
り、該ライン332は又そのチャンネルの夫々のテストピ
ンへ接続されている。RAMデータデコーダ304、メモリア
ドレス発生器308、及びピン制御器320はライン316を介
してクロック発生器206へ接続されている。RAMデータデ
コーダ304及びメモリアドレス発生器308は又ライン318
を介してクロック発生器206の同期信号発生器へ接続さ
れている。

RAMデータデコーダ304は命令バス302を介してピンRAMの
出力からワードを受け取る。このワードはそのチャンネ
ルに対するテストシーケンス内の次の命令であり、且つ
そのチャンネルのみの動作状態を変化させる。RAMデー
タデコーダ304はこのワードをデコードしてデータワー
ドを発生し、該データワードは本テスタのそのチャンネ
ルに接続されているピン上で行われるイベント即ち事象
のタイプを決定する。RAMデータデコーダ304は又命令を
デコードして、後述する如きイベントのタイミングを決
定するワードを発生する。デコーダ304の動作をは第４
図を参照して以下に詳細に説明する。ピン制御器320は
イベントデータワード及びタイミングデータワードを使
用して、信号をピンエレクトロニクス334へ発生し、UUT
へ接続されているピンを駆動するか、又はUUTからデー
タを受け取る。ピン制御器320と、従来技術のチャンネ
ル制御回路の対応する部分との間の主要な差異は、各ピ
ンイベントに対して所要のタイミング情報を発生する為
にピン制御器320はプログラム可能であるということで
ある。従来技術においては、エレクトロニクスが所定数
のタイミング信号の１つを選択し、該タイミング信号は
テスタの全てのチャンネルに対して外部的に発生された
ものであるか、又はテストの開始時に各チャンネル内に
ロードされた命令に従ってテスタの各チャンネルに対し
て内部的に発生されたものである。従って、従来技術の
いずれもが、テストシーケンスにおけるいずれのその他
のピンイベントと独立的な各ピンイベントに対するタイ
ミングを持つという柔軟性を与えるものではなかった。
テスタがUUTに対して必要とされるテストパターンを正
確に追従し且つ上述したメモリの縮小を可能とするのは
正にこの柔軟性である。テスタの１つのピンに対する典
型的なテストシーケンスの発生に付いて第５図及び表１
を参照して以下に説明する。

メモリアドレス発生器308は、そのチャンネルに対して
ピンRAMから検索されるべき次の命令のアドレスを発生
する。このアドレスはバス306を介してピンRAMへ接続さ
れ、該バスは、例えば、第２図のバス220,226,232に対
応する。メモリアドレス発生器は、次のメモリアドレス
を発生する為に、ライン310を介して接続されているRAM
データデコーダ304からの信号に応答する。図示した実
施例においては、シーケンスの一部が所定の回数繰り返
される様にするテストシーケン内のループ動作は与えら
れない。このことは、第６図に関して説明する。

第４図は、大略400で示した、RAMデータデコーダ304の
詳細なブロック線図である。データバス302はバス402と
して示しており、それは、図示した如く、80ビット幅で
ある。データバス402の幅は、ピンRAMのサイクル時間及
び所望の時間分解能によって決定される。例えば、80ナ
ノ秒のサイクル時間を持っているDRAMを使用することが
所望され且つビット当り１ナノ秒の分解能を所望する場
合、これは80ビットのワード幅を与える。幅広のワード
が必要とされるが、本システムは非常に廉価なDRAMメモ
リ回路を使用することを可能とするので、本システムは
未だ費用効果性は高い。SRAMはより一層高速のサイクル
時間を持っており且つより短いワード幅を使用すること
を可能とするが、その費用が高いのでシステムの費用効
果性はより低くなる。ピンイベントを断続的に変化させ
る場合には、80ビットワードはメモリがサイクル動作す
るのと同じ速度でワードを読みだすことを可能とする一
方、テストシーケンスの１ナノ秒を表すワードの１ビッ
トの所望の分解能を維持する。

80ビットワードはライン406上の信号によって並列でシ
フトレジスタ404内にクロック入力される。ライン406上
の信号は、クロックライン432及び同期ライン430上の信
号に応答してコントローラ即ち制御器424によって発生
される。クロックライン432は、第２図のクロックライ
ン216に対応し、且つ同期ライン430は第２図の同期ライ
ン218に対応する。１ナノ秒当り１ビットの速度でデー
タワードを処理する為に、1GHzのクロック信号が通常必
要とされる。この様な高周波数のクロック信号を発生す
ることは、当業者等に公知の如く困難な作業である。更
に、数百のチャンネルを持ったテスタの如き大型のシス
テムにおいては、このグローバルタイミング発生器から
のこの信号を該チャンネルの各々へ供給するのに必要な
ケーブルの長いラインによって導入される時間スキュー
即ち時間歪はこの問題を悪化させる。本発明は、各クロ
ック遷移で並列的に10ビットワードをシフトさせる為に
ライン408で100MHzのクロックを使用することによっ
て、この問題を解消している。この10ビットワードは、
バス402上に存在する80ビットワードの10個の隣接する
ビットから構成される。この10ビットワードは10ビット
幅バス410を介して、論理回路412へシフトされる。10ナ
ノ秒毎に10ビットワードをシフトさせることにより、1G
Hzクロックの必要性及びそれに関連する問題を発生する
こと無しに、１ナノ秒当り１ビットの等価の分解能が得
られる。論理回路412は、10ビットワードの情報及び前
の10ビットワード内に存在していたかもしれない情報を
デコードし、バス416上に３ビットイベントワードを発
生し、且つバス414上に４ビットタイミングワードを発
生し、これらのワードは、第３図に示した如く、ピン制
御回路320へ供給される。バス414上の４ビットタイミン
グワードは、10ビットワード内の命令に位置に従ってイ
ベントを所定の時間に位置させるタイミング発生器（不
図示）からの信号を選択する為に使用される。例えば、
フラッグビットであって且つ常に「１」（第５図及び表
１参照）である該命令の１番目のビットが、10ビットワ
ードの７番目の位置にある場合、10チャンネルマルチプ
レクサを動作させる為に４ビットを使用することによっ
て信号が選択され、それはその10ビットワードが論理回
路412によって処理された後７ナノ秒後にその命令を開
始させる。この機能を実行すことの可能な論理回路は従
来公知であり且つここでの説明は割愛する。該データが
コード化されて所望のイベントタイミングを発生させる
態様に付いて第５図及び表１を参照して説明する。論理
回路412は、ライン420及び422上に存在する双フェーズ
クロック信号を使用して、バス410からそれに供給され
る情報を処理する。ライン422上の信号はライン420上の
クロック信号と位相が180度異なる。バス416上のイベン
トが時間遅延（以後、「ホールドオフ」とも呼称する）
である場合、このことはデコーダ回路418によって検知
され、そのことはライン426上の信号によって制御器424
へ信号を送る。ホールドオフは時間遅延の値（第５図及
び表１を参照）を制御器424内のプログラム可能なカウ
ンタ内へロードさせる。このカウンタはライン432上の
クロック信号によってクロック動作されて、ライン428
上に信号を発生し、該信号は該ホールドオフの期間の
間、メモリアドレス発生器308の動作を停止させる。該
ホールドオフのプログラム動作は、第５図及び表１の説
明を参照すると最も良く理解される。

第５図は信号500を示しており、それは本テスタの１つ
の特定のチャンネルに関して所望とされるイベントのシ
ーケンスを表している。理解すべきことであるが、この
信号を発生する為に命令を処理することに関連した時間
遅延と、チャンネル回路とピンとの間のワイヤの長さに
関連する時間遅延とがある。然し乍ら、各チャンネルの
時間遅延が同一である様に、例えば100ナノ秒、本テス
タを注意深く設計することによって、全てのピンでの相
対的なタイミングは同じとなり且つこのファクタを無視
することが可能である。同様に理解すべきことは、信号
の異なった状態間の遷移は図面に示した如くゼロ時間に
おいては発生しない。説明の適宜上、これら遷移は十分
に迅速に発生し、従ってそれらは瞬間的に発生るものと
考えることが可能であると仮定されている。信号500
は、ゼロ時間で開始するものとして示されており且つ45
0ナノ秒の時間軸を超えて継続している。この時間軸は5
0ナノ秒の増分で目盛ってあり、且つ全ての遷移はそれ
らの発生の実際のランニング時間で示してある。

セグメント502で示した如く、この波形は高インピーダ
ンス状態でゼロ時間で開始する。上述した如く、この状
態は、３状態ドライバをその高インピーダンス状態へス
イッチングした結果である。例えば、第２図において、
チャンネル０のドライバ246はライン242上の信号によっ
て高インピーダンス状態とさせることが可能である。こ
の状態において、該ドライバは、ピンを高又は低のいず
れにも駆動することが無く、従って該ピンの状態は、所
望により、該ドライバからの干渉無しに測定することが
可能である。然し乍ら、セグメント502に示した如く、
測定は行われない。本テスト開始後21ナノ秒後に、セグ
メント504で示した如く、本テスタがUUTのピンを低状態
へ駆動することが所望される。該テスタはこの状態に53
ナノ秒留まり、それは本テストの開始後74ナノ秒に対応
する。この時間において、セグメント506で示した如
く、高インピーダンス状態に対しての測定を行うことが
所望される。この状態において、本テスタは、UUT回路
の３状態出力によって与えられるそのチャンネルに関し
て高インピーダンスを測定する。本テスタは、162の時
間迄、88ナノ秒の間この状態に留まる。本テストの開始
後162ナノ秒後に、セグメント510で示した如く、UUTは
該ピンを高へ駆動することが予定されている。然し乍
ら、UUT内の信号の伝播遅延における変動の為に、162ナ
ノ秒の時間から179ナノ秒の時間へのセグメント508とし
て示した17ナノ秒の不確定性期間があることが知られて
いる。この不確定性期間は、例えば、UUTの回路を解析
するシミュレーションプログラムによって、計算するこ
とが可能である。従って、高インピーダンス状態に対す
る測定は、この不確定性期間の開始において停止され、
且つ本テスタのチャンネルは高インピーダンス状態に留
まり且つ単に17ナノ秒が経過するのを待つ。セグメント
510の期間中、本テスタは該ピンにおける予定される高
状態に対して測定する。テストの開始から295ナノ秒に
おいて、UUTは該ピンを駆動することを停止することが
予定される。再度、究極的にこの状態を発生する信号の
伝播遅延の変動の為に、テストの開始から295乃至335ナ
ノ秒の間の40ナノ秒の不確定性期間がある。再度、その
チャンネルは、高インピーダンス状態に入るべく命令さ
れることによって、この不確定性期間が経過することを
待つ。この不確定性期間の終了後、即ちテストの開始か
ら335ナノ秒において、セグメント514で示した如く、該
ピンを再度高インピーダンス状態測定へ復帰させること
が望ましい。本テスタはテストの開始から422ナノ秒と
なる87ナノ秒の間のこの状態に留まり、その時点で、セ
グメント516で示した如く、テスタがUUTのピンを駆動さ
せることが所望される。

表１は第５図に示した信号500を発生するのに必要な命
令のリストである。必要な命令は、ワード１及び２と示
した２つの完全な80ビットワード及びワード３として示
した第３のワードの一部を必要とする。これらのワード
は80ビットワードであり、それらはピンRAMによって発
生され且つ第４図に示したデータバス402上に表れる。
説明の簡潔さの為に、ワードの各々は８つの10ビットセ
グメントに分割されており、ａ乃至ｈとして示してあ
り、該セグメントにおけるビットの各々は０乃至９とし
て示してある。これらのセグメントは10ビットセグメン
トに対応し、それは第４図中のバス410へシフトレジス
タ404からシフト動作される。更に、「パケット」とし
て知られる５ビットのグループの周りに括弧を付してお
り、それは第４図中の論理回路412によって解釈される
命令又はデータを有している。明確化する為に、命令を
表すこれらのパケットの５ビットに対して５文字のニー
モニックを置換してある。注意すべきであるが、文脈依
存コード化技術を使用することにより、これらの命令を
単に３つのビットを使用してコード化することを可能と
し、その他のビットは将来の目的の為に留保される。こ
の文脈依存コード化は表２を参照して後述する。更に注
意すべきことは、括弧は読者がパケットを識別すること
の助けとして設けられており、勿論実際のビット列内に
は表れない。各パケットは常に「１」によって先導され
ており、それはそのパケットがデコーダに存在すること
を意味している。従って、パケットは実際には６個のビ
ットを必要とする。

第５図及び表１を参照すると、第５図に示した所望のテ
ストシーケンスを発生する為にどのようにして表１の命
令が使用されるかを理解することが可能である。テスタ
はセグメント502によって表される高インピーダンス状
態においてテストシーケンスを開始する。このことは、
テストが実行される前に、不図示の手段によって、チャ
ンネル制御回路内にプログラムされる。テストシーケン
ス内の最初の遷移はテストの開始後21ナノ秒で発生す
る。従って、テスタは最初の21ナノ秒の間、高インピー
ダンス状態に留まるべく命令される。前述した如く、命
令ワードの各ビットはテストシーケンスの１ナノ秒を表
す。従って、21ナノ秒の遅延は21ビットを使用する。テ
ストシーケンスの最初の10ビットは表１内のワード１の
セゲメントａのものである。このセグメントは全てのゼ
ロから構成されている。同様に、ワード１のセグメント
ｂはすべて０から構成されている。これら２つのセグメ
ントは、全部で20ナノ秒の遅延を与える。１番目のビッ
トであるセグメントｃのビット０は０であり、それは最
終的なナノ秒の21ナノ秒の遅延を与える。セグメントｃ
の２番目のビットであるビット番号１は１であり、それ
は次の５ビットがパケットであることを表すフラッグで
ある。このパケットは括弧で識別されており、ここでは
ニーモニック「GOLOW」として示した、低へ移行の命令
に対するデジタルコードを有している。この命令は、第
４図の論理回路412によってデコードされて、バス416上
に３ビットコードを発生し、それはチャンネル制御回路
を起動させて、そのチャンネルに対するピンエレクトロ
ニクスを指示してそのチャンネルのピンを低へ駆動す
る。

本テスタは、53ナノ秒の期間の間、該ピンを低状態に駆
動し続ける。従って、該ピンの状態を変化させる為の次
の命令は53ナノ秒の間は発生しない。それに付随する時
間遅延は、テストの開始とテスタが該ピンを低へ駆動す
る為の命令の間の21ナノ秒遅延に対して行った如く、ゼ
ロを挿入することによって発生されることがある。然し
乍ら、この時間遅延はここでは第２の手法によって与え
られており、その手法は大きな時間遅延に対して著しく
減少した数のビットを使用するので、より長い時間遅延
にとって一層有用である。「GOLOW」の命令を有するパ
ケットに続いて、３つの付加的なパケット情報がある。
１番目のパケットは、ここではニーモニック「HDOFF」
で示されている「ホールドオフ」が発生する命令を有し
ている。２番目及び３番目のパケットは該ホールドオフ
の時間の長さが10ナノ秒の間隔を有している。セグメン
トｄのビット４乃至８を有するパケットは、時間遅延を
導入することが無く、一方セグメントｅのビット０乃至
４を有するパケットは20ナノ秒の時間遅延を導入する。
これらの一連のパケットに９つのゼロが続き、それらは
付加的に９ナノ秒の時間遅延を導入し、ここで、時間シ
ーケンスにおいて１ビットは１ナノ秒に等しい。最初
は、この一連の命令によって単に29ナノ秒の時間遅延の
みが導入される如くに思われる。然し乍ら、該命令中の
各ビットは該タイムシーケンスにおいて１ナノ秒を表す
ことを銘記せねばならない。セグメントｃのビット番号
１から開始し且つセグメントｅのビット番号４迄のビッ
ト数をカウントすると、命令自身が24ビットを使用して
いる。これらの24ビットは、全体で53ナノ秒の時間遅延
の命令及びゼロによって導入される29ナノ秒の遅延とは
無関係に、24ナノ秒の時間遅延を表す。この手法を使用
することによって、単に27個の付加的なビットを使用す
ることによって53ナノ秒の遅延を導入することが可能で
あったということである。然し乍ら、注意すべきこと
は、これは、必要とされるビット数に関して最悪の場合
であり、即ち適切な遅延を得るためにホールドオフの命
令の後に９個のゼロが必要であったということである。
理解すべきことは、ホールドオフ命令に続く２つのパケ
ット内の10ビットは最大2¹⁰＝1,024X10ナノ秒、即ち10,
0240ナノ秒の時間遅延を理論的には可能とするというこ
とである。ホールドオフ時間を指定する為に使用される
パケット数を増加することによってより長い時間遅延を
与えることが可能である。この手法の意味するところ
は、３個のパケット＋最大９ビット、即ちそれは27ビッ
トと等しいが、はテストシーケンスにおいて使用するこ
とのある最大10,240ナノ秒迄の任意の時間遅延対して必
要とされる全てであるということである。このことは、
単に別のno-op即ち動作無し命令を受け取る為に該メモ
リをサイクル動作させることは必要ではないことを意味
している。従って、このことは、特定のテストプログラ
ムを実行する為に必要な多数の命令を圧縮することに貢
献している。唯一の実際的な制限は、最小の時間遅延は
３パケット情報即ち18ビットであり、それは18ナノ秒に
等しいということである。18ナノ秒よりも短い遅延は、
その時間遅延を作成する為にゼロストリング即ちゼロ列
を使用することを必要とする。

53ナノ秒遅延の終わりにおいて、テスタはセグメントｆ
のビット番号４にあり、それはここではニーモニックの
「MSHIZ」で表してある高インピーダンス状態測定へ移
行すべくテスタへの命令のパケットの開始である。本テ
スタは88ナノ秒の期間の間、この状態を維持する。この
時間遅延は、セグメントｇにおける１ビット、ビット番
号０で開始するパケットによって開始される。このパケ
ットは、セグメントｇ、ビット番号６及びセグメント
ｈ、ビット番号２の如くスタートする次の２つのパケッ
トによって定義される時間遅延でホールドオフを開始す
る。１番目のパケットは０の時間遅延を持っており、且
つ２番目のパケットは６の又は60ナノ秒の時間遅延を持
っている。命令自身が24ビット即ち24ナノ秒取るので、
全体の時間遅延は84ナノ秒である。所要の88ナノ秒の時
間遅延を得るために、４つのゼロを、セグメントｈ、ビ
ット８および９において且つワード２において、セグメ
ントａ、ビット０及び１において付加されている。

テストの開始から162ナノ秒において、テストは17ナノ
秒の最初の不確定性期間に入る。この期間の開始におい
て、テスタはワード２、セグメントａ、ビット２におい
て開始するパケット内のニモニック「SMHIZ」によって
表される高インピーダンス状態に対する測定を停止すべ
く命令される。この命令は、該チャンネルを高インピー
ダンス状態とさせ、且つ６ビット即ち６ナノ秒の時間を
必要とする。従って、17ナノ秒遅延を発生する為に11個
のゼロが続く。注意すべきことであるが、「ホールドオ
フ」技術は最小で18ナノ秒の遅延を与えるので、ここで
は使用することは不可能である。ワード２、セグメント
ｂ、ビット９は、UUTが駆動すると予定されるのでテス
タが高信号に対し測定させる命令を有する別のパケット
に信号を送る。これは、このパケットにおいて、ニーモ
ニック「MSFHI」として表されている。テスタは116ナノ
秒の期間の間、この状態を維持する。この時間遅延は、
ワード２、セグメントｃ、ビット５で開始するホールド
オフによって与えられる。このホールドオフの値は、９
は90ナノ秒の値を持った、ワード２、セグメントｄ、ビ
ット番号７において開始するパケットによって表されて
いる。これらの命令は４個のパケット又は24ビットを取
り、それは24ナノ秒の時間遅延を与える。このホールド
オフによって与えられる24ナノ秒及び90ナノ秒は114ナ
ノ秒の待機時間を与える。従って、４つのパケットに２
つのゼロが続き、それは所要の116ナノ秒の時間遅延の
残りの２ナノ秒を与える。

この不確定性期間の終わりにおいて、即ち本テスタの開
始から335ナノ秒において、本テスタはセグメント514を
発生する為に高インピーダンス状態に対する測定へ移行
するべく命令される。この命令を有するパケットは、ワ
ード番号２の最後の５ビットで開始し且つワード番号３
の最初のビットで終了する。この命令もニーモニック
「MSHIZ」によって表される。この命令にはワード３、
セグメント１、ビット１で開始するパケットが続き、そ
れは、続く２つのパケットによって60ナノ秒と決定され
ているホールドオフを開始する。該４つのパケットは24
ビット又は24ナノ秒を使用し、それは60ナノ秒ホールド
オフ及び該４つのパケットに続く３つのゼロと結合し
て、セグメント514に対して87ナノ秒の時間遅延を発生
する。

テストの開始後422ナノ秒において、テスタはセグメン
ト516によって示される如くUUTを駆動する。コマンドは
ワード、セグメントｃ、ビット２で開始し、且つ高へ移
行すべきことを表すニーモニック「GOHIG」によって表
される。ワード３のセグメントｃを完成する２つのゼロ
は、単に例示的なものである。何故ならば、セグメント
516の終端は図示されていないからである。

従って、これで、本テスタの特定のチャンネルに対して
８つの別々の状態を包含しており且つ格納されている命
令の190ビットのみを使用して422ナノ秒を超えて発生さ
せるテストシーケンスが発生された。更に、テスタのそ
の特定のチャンネルに関する操作は、該テスタのその他
のチャンネルに関するその他の動作とは完全に独立的で
ある。従って、本テスタのそのチャンネルは本テスタの
その他の全てのチャンネルから別個にプログラムするこ
とが可能であり、且つ該プログラムは最も近いナノ秒の
範囲内でそのチャンネルに対する所望のテストパターン
に正確に追従することが可能である。実際に、実行すべ
き命令を識別する為に必要の無い５ビットパケット内に
２つの「予備」ビットがある。これらの「予備」ビット
は、最近接250ピコ秒迄の分解能を与える微細調整機能
として使用することが可能である。明らかに、この手法
は、略任意の所望の分解能を与えるべく拡張させること
が可能である。

種々のチャンネルの動作と事実上任意の所望の分解能を
持つ能力との間の妥協を取り除くことは、特定のテスト
に対してのプログラムをコンピュータによって発生させ
ることが可能である。典型的に、UUTの回路は、部品の
典型的な且つ最悪の場合の交差を使用して、回路の実際
の動作をシミュレートするシミュレーションプログラム
によって解析される。この様なシミュレーションプログ
ラムの出力は別のプログラムによって使用して、UUT用
のテストシーケンスを発生させることが可能であり、該
シケンスは機能テスタ内に直接的にエンターさせること
が可能である。このことは、多大のプログラム化の時間
を節約し、プログラムを容易に変化させて緊急的な回路
への変更又は部品の公差における変更を受け入れること
を可能とし、且つテストシーケンスにおいてエラーを発
生させることのある人手の介入の必要性を取り除いてい
る。その結果、一層迅速に且つ一層低コストでプログラ
ムされるより良いテストが得られる。

テストシーケンスを発生させるのに必要とされる格納さ
れる命令の量を減少させる別の技術は、ルーピング乃至
はループ動作を使用することである。テストループにお
いては、与えられた命令シーケンスは、特定のチャンネ
ルに関して所定の回数繰返し行われる。例えば、クロッ
ク信号は規則的な周波数で状態を変化させる。クロック
信号の高及び低状態が同一であると仮定して、連続的な
クロック信号を発生する為のプログラムは３つの命令の
みを有している。最初の命令は「状態変化」である。２
番目の命令は、クロックサイクルの半分に対しての時間
の長さに対して適宜の時間遅延を与え、且つ３番目の命
令は１番目の命令へ復帰させるものである。これを、全
テストシーケンスに対してコンスタントな状態の変化及
びコンスタントな遅延を与える一連の命令と対比してみ
る。多くの場合に、所要の命令数はクロックに対してな
すことが可能である様に著しく減少させることは不可能
であるが、この手法は、そのチャンネルに対してのテス
トシーケンスの或る部分に対してのプログラミングの量
を減少させる為に使用することが可能である。

ルーピングを使用する場合の問題の１つは、従来技術は
比較的高価なSRAMを使用することを必要としていた。何
故ならば、ルーピング状態においてDRAMをリフレッシュ
することを保証することが不可能だからである。DRAMに
おいては、各ビット情報は、典型的に「水平」な行と
「垂直」な列とを持った２次元マトリクス内に格納され
る。該情報は、典型的に４ミリ秒である非常な短い期間
の間にそのマトリクス上の特定の位置に存在する電荷と
して格納される。メモリは、少なくとも最小時間程度の
頻度でその特定のビットに対しての格納個所を形成する
コンデンサを再充電することによって「リフレッシュ」
されねばならない。このことは、少なくとも特定の行に
おけるビットの全てをリフレッシュする頻度で「水平」
行をアクセスすることを必要とする。テスタを適切に設
計することによって、プログラムがリニアな態様で進行
する場合には、与えられた期間内に全ての行がアクセス
されることを保証することが可能である。然し乍ら、プ
ログラムがルーピングを許容する場合、このことは保証
されず、従ってプログラムが喪失することがあ。SRAMは
リフレッシュを必要としないので、その問題を解消して
いるが、記憶ビット当りのコストは極めて高価である。

本発明はDRAMを使用して「バックルーピング（逆ルー
プ）」を使用することを可能としている。バックルーピ
ングは、ループは前の命令へのみ復帰することが可能で
あり且つ将来の命令へジャンプすることが出来ないこと
を意味する。この１つの規則を付帯して、DRAMを使用し
てルーピングが許容されるテスタを構成することが可能
である。

第６図は、大略600で示してあり、第３図のチャンネル
制御回路と同様なチャンネル制御回路の詳細なブロック
線図である。第３図に示した特徴事項と同一の特徴事項
は同一の参照符号で示してあるが、頭に「６」を付けて
ある。チャンネル制御回路600は第２図中のチャンネル
制御回路224,230,236とすることが可能である。RAMデー
タデコーダ、ピン制御器、ピンエレクトロニクス、及び
メモリアドレス発生器は第３図に示したものと同一であ
る。従って、該チャンネル制御回路は、命令バス602を
介してピンRAMに接続されるRAMデータデコーダ604を持
っている。命令バスは第２図中のバス222,228,234に対
応する。RAMデータデコーダ604は又バス610を介してメ
モリアドレス発生器608へ接続されている。注意すべき
ことであるが、第３図において、ライン310は単一の制
御ラインを有していたが、第６図においては、それはマ
ルチビット幅のバスである。メモリアドレス発生器は、
例えば、第２図中のバス220,226,232に対応するアドレ
スバス606を介してRAM210,212,214等のピンRAMへ接続さ
れている。RAMデータデコーダ604は、データバス612及
び614を介してピン制御回路620へ接続されている。ピン
制御回路620はライン622,624,626を介してピンエレクト
ロニクス634へ接続されている。該ピンエレクトロニク
スは、ライン626を介してピン制御回路620へ接続されて
いる。ドライバ630の３状態入力はライン624を介してピ
ン制御回路620へ接続されている。ピン制御器620はライ
ン622を介してデータレシーバ628からデータから受け取
る。データレシーバ628及びピンドライバ630はライン63
2を介して共通接続されており、該ライン632は又そのチ
ャンネルの夫々のテストピンへ接続されている。RAMデ
ータデコーダ604、メモリアドレス発生器608及びピン制
御器620はライン616を介してクロック発生器206へ接続
されている。RAMデータデコーダ304及びメモリアドレス
発生器608もライン618を介して同期信号発生器及びクロ
ック発生器206へ接続されている。

更に、チャンネ制御回路600は、双方向バス636によって
RAMデータデコーダ604へ接続されており且つバス638に
よってメモリアドレス発生器608へ接続されているキャ
ッシュメモリ640を有している。

ループのプログラム化は、ループが繰り返されるべき回
数のみならずループ内の最初及び最後の両方の命令のア
ドレスをメモリアドレス発生器608内に格納することを
必要とする。テストシーケンスにおける正に最初のルー
プに対して、この情報は不図示の手段によってテストの
開始前にメモリアドレス発生器へ与えられる。メモリア
ドレス発生器がループの最初のアドレスに到着すると、
それは、該ループ内の最後の命令に到達する迄、この命
令及びキャッシュメモリ640内の次続の全ての命令を格
納する。これらの命令はバス636上をRAMデータデコーダ
604からバス638上に発生されるアドレスの制御下におい
てキャッシュメモリへ与えられる。該ループ内の最後の
命令に到着すると、メモリアドレス発生器はそれがプロ
グラムされている回数、キャッシュメモリ内に格納され
ている命令を繰り返す。このことは、バス638上にアド
レスを発生させることを包含し、該アドレスはキャッシ
ュメモリをして命令を双方向バス636上をRAMデータデコ
ーダ604内へ送らせる。該ループの期間中、RAMデータデ
コーダはバス602上の命令ではなく、バス636上に到着す
る命令をデコードする。然し乍ら、１つの付加的なワー
ドがバス602を介してピンメモリからRAMデータデコーダ
604内へアクセスされ、且つそこからバス610を介してメ
モリアドレス発生器608内へアクセスされる。このワー
ドは80ビットを有しており、最初と最後の命令及び該プ
ログラム内の次のループに対する繰返し回数を命令する
為に使用される。この命令は、RAMデータデコーダがキ
ャッシュメモリ内の命令から離れて動作する間にアクセ
スすることが可能であるので、それはプログラムに対し
て「透明」であり、即ち、それはその特定のチャンネル
のタイミングに影響を与えることは無い。このことは、
該命令がテストを実行する為の命令と同一のメモリ内に
おける順番であっても、該当する。

ループサイクルが十分に長く、従ってピンRAM内に格納
されるデータがメモリのリフレッシュ動作が欠乏する為
に喪失されるかも知れない場合、メモリアドレス発生器
608内のリフレッシュカウンタが起動されて、「ダミ
ー」アドレスを発生し、それはピンRAMをリフレッシュ
する為に使用される。これらのダミーアドレスは、その
データをリフレッシュする為にピンRAM内の「水平」行
の各々をアドレスする。最小リフレッシュ時間が４ミリ
秒で1,024個の「水平」行を持ったピンRAMにおいて、デ
ータの有効性を保証する為にはラインの各々は約４マイ
クロ秒毎にアドレスされねばならない。従って、ループ
サイクルが４マイクロ秒の長さに近づくと、リフレッシ
ュカウンタが起動される。より短いループの場合、リフ
レッシュ機能を実行することは必要ではない。このリフ
レッシュサイクルは又、ピンRAMにおいてデータの喪失
を回避する為に長いホールドオフサイクルの期間中に使
用される。

更に注意すべきことであるが、長さが制限されないルー
プを使用することが可能であるが、そのループに必要と
される命令数はキャッシュメモリには適合しない。この
場合には、キャッシュメモリ内の命令数が無くなりピン
RAM内の命令へ復帰してループを完了する迄、RAMデータ
デコーダはキャッシュメモリからランする。このこと
は、DRAMのサイクル時間が長い為に起こることの内次の
命令へ瞬時にアクセスすることの必要性、及び次のルー
プに対するサイクル数及びアドレスをフェッチし且つロ
ードするための必要な時間を与えることの問題を解消し
ている。

サイクル内の次のループに対する開始アドレスに到着す
ると、これらの命令は、ループ内の最後の命令に到達
し、上述した処理が繰り返される迄、メモリアドレス発
生器608によってキャッシュメモリ内へロードされる。

所要のピンRAMの量を減少させる為の別の技術は、文脈
従属コード化を使用することである。第５図の説明にお
いて、テスタの特定の命令を指名する為に５ビットパケ
ットの内３つのビットのみが使用されることを述べた。
該パケットの他の残りの２ビットは予備ビットであり、
それは、例えば、所望により、250ピコ秒の分解能を与
えるために使用することが可能である。然し乍ら、当業
者によって容易に認識される如く、命令を指名するのに
３ビットを使用することは８つの可能な命令を可能とす
るに過ぎない。このことは、テスタの通常の動作を可能
とするのには少な過ぎる。文脈従属コーデイングはこの
問題を解消するものである。

表２は４つの可能なマシン状態の各々に対する０乃至７
とラベルを付した８つの可能な命令を示している。現在
迄のところ、UUTのピンの状態を言及してきた。テスタ
の各チャンネルは独立的なテスタとして機能する。これ
らのチャンネルの各々は、割り当てられた作業を実行す
る有限の状態マシンを有している。有限状態マシンは当
業者等に公知であり、その説明は割愛する。然し乍ら、
ピン状態とマシン状態との間の混乱を回避する為に、後
者は大文字で表すこととする。即ち、例えば、DRIVE状
態である。表２において、いずれかの状態において同一
の命令数を持った命令は同一の二進コードを持ってい
る、即ち、二進０乃至二進７である。命令数及び二進数
の右側には、どの特定のコードがテスタによって中断さ
れたかを意味する説明である。種々の状態に対する命令
を比較すると分かるが、テスタのそのチャンネルが現在
いる状態に依存して異なった命令として同一の二進コー
ドが中断される。従って、テスタは命令をデコードする
場合にテスタ動作の文脈を利用する。例えば、二進コー
ド「000」を持った命令番号０は、高インピーダンス状
態において「DRIVE状態へ移行」することを意味し、こ
の命令は何等意味をなさない。DRIVE状態において、同
一の命令二進「000」は「高入力をドグルし且つDRIVE状
態に留まる」ことを意味する。従って、この文脈従属コ
ーデイングは、テスタのこのチャンネルの状態を、実際
上、該コードの一部として使用することによって、特定
の命令を指定する為の減少したビット数を与える。この
ことは、与えられた数の可能な命令に対して必要とされ
るビット数を減少させる。例えば、テスタがその各々が
８つの可能な命令を持っている８つの可能な状態を持っ
ていると、64の可能な命令が存在する。

これらの命令をコード化するのには、通常、５ビット又
はパケット内の全てのビットを必要とする。本発明にお
いては、２つのビットはその他の目的の為に自由とされ
ており、例えばテスタを種々の状態へコマンドする能力
において何等ロスを発生すること無しに、より大きなタ
イミング分解能を提供している。

表２内の命令を表１内のニーモニックと比較すると分か
るが、正確な一致は存在しない。例えば、表１における
最初の命令はワード１、セグメントｃ、ビット２−６、
「GOLOW」で発生している。表２にはこの様な命令は存
在しない。何故ならば、テスタは、３状態が使用されて
いるという事実を利用しているからである。このタイプ
の論理において、高インピーダンス出力の起動は、ドラ
イバ回路への入力をオーバーライド即ち優越し、且つド
ライバ出力は高インピーダンス状態に維持される。従っ
て、ドライバは、その信号入力における信号に無関係
に、高インピーダンス状態にある。表１内に示したテス
トの開始前に、該チャンネルは高インピーダンス状態へ
移行し且つ低出力を供給すべくプログラムされている。
高インピーダンス状態が支配的となり且つ出力は高イン
ピーダンス値へ移行する。テスト内の最初の命令、即ち
出力が低へ移行すること、に到達すると、使用される実
際の命令は二進「000」である。テスタは高インピーダ
ンス状態にあるので、この命令は「駆動状態へ移行」と
して解釈される。テスタが高インピーダンス状態から出
ると、オーバライドが取り消され、且つドライバは該ピ
ンを低へ駆動する。表１中の次の命令は、テスタのチャ
ンネルに対しての高インピーダンス状態を測定すること
である。適切な命令に関し決定する前に、テスタが駆動
する次の時間を捜索する。このことは、図示したテスト
シーケンスの最後において発生し且つテスタはこの時間
に高へ駆動する。従って、次の命令二進「101」（命令
番号５）を選択し、それはテスタが高インピーダンス測
定状態へ移動し且つ出力をドグルする。これにより、テ
スタのこのチャンネルが駆動状態へエンターする次の時
期に出力を高状態とさせる。次の命令は高インピーダン
ス状態に対する測定を停止し且つテスタのチャンネルを
高インピーダンス状態とさせる。表２の高インピーダン
ス測定状態の欄を見ると分かるが、最初の命令、即ち二
進「000」は、テスタを高インピーダンス状態とさせ
る。テストの次のフェーズは、UUTが駆動することが予
定され且つ１が予定される。従って、そのチャンネルに
対するピン上に関するUUTの出力によって与えられる高
を測定を開始することが望まれる。高インピーダンス状
態にあるので、可能性のある命令を探し、そこで、命令
番号６、即ち二進「110」が「高を測定し且つ測定状態
をエンター」であることが分かる。この測定を行うに必
要な期間の終わりに、再度、高インピーダンス状態をエ
ンターして不確定性期間を受け入れる。現在は測定状態
にあるので、可能性のある命令をテーブルで探し且つ命
令番号５がチャンネルを、再度、高インピーダンス状態
とさせることが分かる。テストの次のフェーズはテスタ
のそのチェンネルに対して高インピーダンス出力に対し
ての測定を行うことである。高インピーダンス状態には
ないので、命令番号７が高インピーダンス測定出力状態
とさせることが分かる。最後に、テスタのそのチャンネ
ルはUUTを高へ駆動せねばならず、それは命令番号２の
高インピーダンス測定状態である「駆動状態へ移行」に
よって達成される。出力状態をトグルすることによって
命令番号２でドライバを高出力状態とさせたことを思い
起こすと、駆動状態にエンターするや否や出力は自動的
に高となる。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は従来の資源共用システムのブロック線図、第２
図は本発明に基づくシステムの１実施例のブロック線
図、第３図は第２図に示した本発明に基づくチャンネル
制御回路の詳細なブロック線図、第４図は第３図に示し
たRAMデータデコーダのブロック線図、第５図は本発明
に基づくテスタの１つのピンに関する典型的なテストシ
ーケンを示したタイミング線図、第６図はキャッシュメ
モリを包含するチャンネル制御回路のブロック線図、で
ある。（符号の説明） 200:機能テスタ 202:中央プロセサ 206:クロック発生器 210,212,214:ピンRAM 224,230,236:チャンネル制御器 2381,252,266:ピンエレクトロニクス 238:テスト中のユニット（UUT）

フロントページの続き (72)発明者フィリップアイ．コリンズイギリス国，ドーセット，バーウッド，バーンベイクロード４ (56)参考文献特開昭58−108475（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】電子回路をテストする装置において、複数
個のテスタチャンネルを持っており、各チャンネルが、
テスト中のユニットのテスト点と接触する為のテストピ
ン手段、前記ピンの動作状態を制御する為に前記ピンに
接続されているチャンネル制御回路手段、前記チャンネ
ル制御回路の動作シーケンスを指示するテスト命令を格
納するピンメモリ回路手段、を有しており、前記ピンメ
モリ回路手段はそのチャンネルに対して新たなテスト命
令が必要とされるときにのみ前記チャンネル制御回路手
段によって制御されて前記ピンメモリ手段を次のアドレ
スヘサイクルさせることを特徴とする装置。
【請求項２】特許請求の範囲第１項において、チャンネ
ル制御回路手段は、前記ピンを所定の信号で駆動する為
のピンドライバ、前記テスト点からデータを受け取る為
のデータ受取器、を有することを特徴とする装置。
【請求項３】特許請求の範囲第２項において、前記ピン
ドライバ回路は３状態論理回路であり、前記チャンネル
制御回路が前記テスト点からデータを受け取るべく指示
された時に高インピーダンス出力状態が選択されること
を特徴とする装置。
【請求項４】特許請求の範囲第２項において、各チャン
ネル制御回路へ供給されるクロック信号を発生するクロ
ック発生回路手段を有しており、各チャンネル制御回路
は、所要の場合に、前記クロック信号と同期して前記メ
モリをサイクル動作させることを特徴とする装置。
【請求項５】特許請求の範囲第４項において、前記クロ
ック発生器は本装置の動作を制御する中央処理装置に接
続されており、前記中央処理装置は前記クロック発生器
回路を制御してすべてのチャンネルに対してテストシー
ケンスを開始させる信号を発生することを特徴とする装
置。
【請求項６】特許請求の範囲第１項において、各ピンメ
モリ回路手段はランダムアクセスメモリ（RAM）である
ことを特徴とする装置。
【請求項７】特許請求の範囲第６項において、各ピンメ
モリ回路手段はダイナミックランダムアクセスメモリ
（DRAM）であることを特徴とする装置。
【請求項８】特許請求の範囲第７項において、前記ピン
メモリ手段の寸法は各チャンネルに対して同一ではない
ことを特徴とする装置。
【請求項９】特許請求の範囲第２項において、前記テス
トピンはデジタル信号で駆動され且つ前記受け取ったデ
ータはデジタル信号であることを特徴とする装置。
【請求項１０】各々チャンネルにおいてテスト中のユニ
ットのテスト点と接触する為のテストピン及び前記テス
トピンの動作状態を決定する命令を格納するピンメモリ
回路を持った電子回路用のマルチチャンネルテスタ用の
チャンネル制御回路において、前記チャンネル制御回路
は前記テストピン及び前記ピンメモリ回路の出力との間
に接続されており、且つ前記ピンメモリの出力に接続さ
れており前記出力に表れる命令をデコードする手段、前
記デコードする手段に接続されており前記デコードする
手段からの制御信号に応答して前記ピンの動作状態を制
御する手段、前記デコードする手段に接続されており前
記ピンメモリ内に次の命令のアドレスを発生する手段、
を有しており、前記アドレス発生器は、そのチャンネル
の動作状態を変化させる為に新たな命令が必要な場合に
のみ前記次のアドレスへ前記メモリをサイクル動作させ
ることを特徴とする回路。
【請求項１１】特許請求の範囲第10項において、前記ピ
ン制御手段は、前記ピンを所定の信号で駆動するピンド
ライバ、及び前記テスト点からのデータを受け取るデー
タ受取器、を有することを特徴とする回路。
【請求項１２】特許請求の範囲第11項において、前記ピ
ンドライバ回路は３状態論理回路であり、前記チャンネ
ル制御回路が前記テスト点からデータを受け取るべく指
示される場合に高インピーダンス出力状態に選択される
ことを特徴とする回路。
【請求項１３】特許請求の範囲第10項において、前記メ
モリアドレス発生器は、前記テスタのすべてのチャンネ
ルに共通なクロック信号と同期して前記メモリをサイク
ル動作させることを特徴とする回路。
【請求項１４】特許請求の範囲第13項において、前記デ
コーダ及びピン制御器は前記クロック信号と同期して動
作することを特徴とする回路。
【請求項１５】特許請求の範囲第14項において、前記デ
コーダ及び前記アドレス発生器は開始／停止信号に応答
し、該開始／停止信号は前記開始／停止信号と同期して
前記ピンメモリ内の一連のテスト命令からなるテストシ
ーケンスを開始させ且つ前記テスタの全てのチャンネル
において前記開始／停止信号と同期して前記テストシー
ケンスを停止させることを特徴とする回路。
【請求項１６】特許請求の範囲第15項において、前記ピ
ンメモリはダイナミックランダムアクセスメモリ（DRA
M）回路であることを特徴とする回路。
【請求項１７】特許請求の範囲第14項において、前記ク
ロック信号の周波数は実質的に100MHzであることを特徴
とする回路。
【請求項１８】各チャンネルにおいてテスト中のユニッ
トのテスト点と接触する為のテストピン及び前記テスト
ピンの動作状態を決定するテスト命令を格納するピンメ
モリ回路を持った電子回路用のマルチチャンネルテスタ
用のチャンネル制御回路において、前記チャンネル制御
回路は前記テストピンと前記ピンメモリ回路の出力との
間に接続されており、且つ前記ピンメモリの出力に応答
し前記テストピンの現在の動作状態と前記ピンの次の動
作状態との間を所望の間隔でタイミングを取るプログラ
ム可能なタイミング手段、前記タイミング手段に接続さ
れており前記ピンメモリ内に次の命令のアドレスを発生
する手段、を有しており、前記メモリは前記プログラム
した時間の終わりにおける前記次のアドレスへサイクル
動作されることを特徴とする回路。
【請求項１９】特許請求の範囲第18項において、前記チ
ャンネル制御回路が、前記ピンを所定の信号で駆動する
ピンドライバ、前記テスト点からのデータを受け取る為
のデータ受け取り器、を有することを特徴とする回路。
【請求項２０】特許請求の範囲第19項において、前記ピ
ンドライバ回路は３状態論理回路であって、高インピー
ダンス出力状態は前記チャンネル制御回路が前記テスト
点からデータを受け取るべく指示されるときに選択され
ることを特徴とする回路。
【請求項２１】特許請求の範囲第18項において、前記メ
モリアドレス発生器は、前記テスタの全てのチャンネル
に共通なクロック信号と同期して前記メモリをサイクル
動作させることを特徴とする回路。
【請求項２２】特許請求の範囲第21項において、前記チ
ャンネル制御回路は、前記ピンメモリの出力に接続され
ており前記出力に表れる命令をデコードするデコーダ及
び前記デコーダからの制御信号に応答して前記ピンの動
作状態を制御するピン制御器を有しており、前記デコー
ダ及びピン制御器は前記クロック信号に同期して動作す
ることを特徴とする回路。
【請求項２３】特許請求の範囲第22項において、前記デ
コーダ及び前記アドレス発生器は開始／停止信号に応答
し、該開始／停止信号は前記開始／停止信号と同期して
前記ピンメモリ内の一連のテスト命令からなるテストシ
ーケンスを開始させ且つ前記テスタの全てのチャンネル
において前記開始／停止信号に同期して前記テストシー
ケンスを停止させることを特徴とする回路。
【請求項２４】特許請求の範囲第18項において、前記ピ
ンメモリはダイナミックランダムアクセスメモリ（DRA
M）であることを特徴とする回路。
【請求項２５】特許請求の範囲第22項において、前記ク
ロック信号の周波数は実質的に100MHzであることを特徴
とする回路。
【請求項２６】各々のチャンネルにおいてテスト中のユ
ニットのテスト点と接触するテストピン及び前記テスト
ピンの動作状態を決定するテスト命令を格納するピンメ
モリ回路を持った電子回路用のマルチチャンネルテスタ
を動作させる方法において、チャンネル制御回路が前記
テストピンと前記ピンメモリ回路の出力との間に接続さ
れており、前記テストピンの現在の動作状態と前記ピン
の次の動作状態との間に所望の間隔を計時する為に前記
ピンメモリ回路の前記出力に表れる命令を使用してタイ
マをプログラムし、前記テストピンの前記次の動作状態
に対する新たなテスト命令に対する次のアドレスへ前記
ピンメモリ回路をサイクル動作させることを特徴とする
方法。
【請求項２７】特許請求の範囲第26項において、前記動
作状態は、前記ピンを所定の信号で駆動すること、及び
前記テスト点からデータを受け取ることを包含すること
を特徴とする方法。
【請求項２８】特許請求の範囲第27項において、前記ピ
ンはピンドライバ回路によって駆動され、且つ前記チャ
ンネル制御回路が前記テスト点からデータを受け取るべ
く指示された時に前記ピンドライバ回路を高インピーダ
ンス状態とさせることを特徴とする方法。
【請求項２９】特許請求の範囲第26項において、前記メ
モリは前記テスタの全てのチャンネルに対して共通なク
ロック信号と同期してサイクル動作されることを特徴と
する方法。
【請求項３０】特許請求の範囲第29項において、前記デ
コーダ及びピン制御器は前記クロック信号と同期して動
作することを特徴とする方法。
【請求項３１】特許請求の範囲第30項において、開始／
停止信号は前記同期信号と同期して前記ピンメモリ内の
一連のテスト命令からなるテストシーケンスを開始させ
且つ前記テスタの全てのチャンネルにおいて前記同期信
号と同期して前記テストシーケンスを停止させることを
特徴とする方法。
【請求項３２】電子回路をテストする装置において、複
数個のテスタチャンネルを持っており、各チャンネル
が、テスト中のユニットのテスト点と接触する為のテス
トピン手段、前記テストピンの動作状態を指示するテス
ト命令を格納するピンメモリ回路手段、前記ピンと前記
ピンメモリ手段の出力との間に接続されており前記ピン
メモリ出力に表れるテスト命令に応答して前記ピンの動
作状態を制御するチャンネル制御回路手段であって前記
テストピンの現在の動作状態と前記ピンの次の動作状態
との間に所望の間隔を計時する為に前記ピンメモリ手段
出力に表れる命令に応答するプログラム可能なタイマー
手段を具備するチャンネル制御回路手段、前記タイミン
グ手段に接続されており前記ピンメモリ手段の次の命令
のアドレスを発生させる手段、を有しており、前記メモ
リは前記プログラムした時間の終わりに次のアドレスへ
サイクル動作させることを特徴とする回路。
【請求項３３】特許請求の範囲第32項において、前記チ
ャンネル制御回路手段は、前記ピンを所定の信号で駆動
する為のピンドライバ、前記テスト点からデータを受け
取る為のデータレシーバ、を有することを特徴とする回
路。
【請求項３４】特許請求の範囲第33項において、前記ピ
ンドライバ回路は３状態論理回路であって、高インピー
ダンス出力状態は前記チャンネル制御回路が前記テスト
点からデータを受け取ることを指示された時に選択され
ることを特徴とする回路。
【請求項３５】特許請求の範囲第32項において、前記メ
モリアドレス発生器は前記テスタの全てのチャンネルに
共通なクロック信号と同期して前記ピンメモリ手段をサ
イクル動作させることを特徴とする回路。
【請求項３６】特許請求の範囲第35項において、前記チ
ャンネル制御回路は、前記ピンメモリの出力に接続され
ており前記出力に表れる命令をデコードする為のデコー
ダ及び前記デコーダからの制御信号に応答して前記ピン
の動作状態を制御する為のピン制御器、を有しており、
前記デコーダ及びピン制御器は前記クロック信号と同期
して動作することを特徴とする回路。
【請求項３７】特許請求の範囲第36項において、前記デ
コーダ及び前記アドレス発生器は同期信号に応答し、該
同期信号は前記同期信号と同期して前記ピンメモリ内の
一連のテスト命令からなるテストシーケンスを開始させ
且つ前記テスタの全てのチャンネルにおいて前記開始／
停止信号と同期して前記テストシーケンスを停止させる
ことを特徴とする回路。
【請求項３８】特許請求の範囲第32項において、前記ピ
ンメモリ手段はダイナミックランダムアクセスメモリ
（DRAM）であることを特徴とする回路。
【請求項３９】特許請求の範囲第36項において、前記ク
ロック信号の周波数は実質的に100MHzであることを特徴
とする回路。
【請求項４０】特許請求の範囲第32項において、前記ピ
ンメモリ手段の出力を並列形式から直列形式へ変換させ
る手段を有しており、前記プログラム可能なタイミング
手段に接続されるビット列を発生させることを特徴とす
る回路。
【請求項４１】複数個のテスタチャンネルを持った電子
回路をテストする装置用のメモリ回路において、各チャ
ンネルは前記夫々のメモリ回路内に格納されている一連
のテスト命令に応答して前記チャンネルの動作状態を制
御する為のチャンネル制御回路を持っており、前記メモ
リ回路は、前記テスト命令を格納する為のダイナミック
ランダクアクセスメモリ（DRAM）回路手段、前記DRAM回
路及び前記チャンネル制御回路へ接続されており前記DR
AM回路からのテスト命令のシーケンスの一部を可能とす
る為のキャッシュメモリ回路手段、を有しており、前記
チャンネル制御回路は前記DRAM回路をリフレッシュする
一方前記キャッシュメモリ手段内に格納されるテスト命
令から前記チャンネルの動作を制御し、その際に前記テ
スト命令のシーケンスにおいて逆ループを許容すること
を特徴とする回路。
【請求項４２】特許請求の範囲第41項において、前記DR
AM回路は該メモリの行をアドレスすることによってリフ
レッシュされることを特徴とする回路。
【請求項４３】特許請求の範囲第41項において、前記DR
AM回路は、そのチャンネルに対して新たなテスト命令が
必要とされる時にのみサイクル動作されることを特徴と
する回路。
【請求項４４】複数個のチャンネルを持った電子回路用
のマルチチャンネルテスタを動作させる方法において、
各チャンネルは夫々のダイナミックランダムアクセスメ
モリ（DRAM）回路内に格納されているテスト命令のシー
ケンスに応答して前記チャンネルの動作状態を制御する
チャンネル制御回路を持っており、前記方法は前記テス
ト命令のシーケンスにおいて逆ループを可能とさせるも
のであって、前記DRAMからのテスト命令のシーケンスの
一部をキャッシュメモリ回路内に格納し、前記キャッシ
ュメモリ内のテスト命令から前記チャンネルを動作し一
方同時的に前記DRAM回路をリフレッシュさせることを特
徴とする方法。
【請求項４５】特許請求の範囲第44項において、前記リ
フレッシュするステップが前記DRAMメモリの１行をアド
レスすることを包含することを特徴とする方法。
【請求項４６】特許請求の範囲第44項において、前記DR
AM回路は、そのチャンネルの動作状態を変化させる為に
新たなテスト命令が必要とされる場合にのみ次のアドレ
スへサイクル動作されることを特徴とする方法。