JPS62271026A - 真のピン毎のテスタのア−キテクチヤ−を持つた自動テスト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 本発明は電子回路の自動テスト用の方法及び装置に関す
るものである。特に、本発明はプリント回路基板上の電
子回路の自動的機能テストに関するものである。

機能テスタは、自動テスト装置の固定台に挿入すると回
路基板と接続されるエツジコネクタによって、プリント
回路基板の入出力コネクタへ接続される。この機能テス
タは該基板を機能させてその意図した環境でプリント回
路基板の実際の機能をシミュレートさせる。該テスタは
プリント回路基板回路の出力を表すデータを測定し、そ
れらを予定する結果と比較し、且つ該プリント回路基板
がその意図した環境で適切に機能しているか田舎を判別
する。従って、「機能テスタ」と呼ばれる。

第１図は、テスト中のユニット（ｔＪｔＪＴ）１４６を
機能的にテストする為の大略１００で示した従来の装置
を示している０図示を明確化する為に。

テスタ１００は３つのチャンネルのみを有するものとし
て示しであるが、２５６又は５１２個のチャンネルを持
ったテスタは一般的である。０．１及びＮとして示した
テスタの各ピンはＵＵＴのコネクタ上の対応するピンと
接触する。各ピンはインターフェース回路１４０，１４
２．又は１４４の出力へ接続され折、該回路は該ピンを
所定の信号を駆動する為のドライバ及び該ピンからのデ
ータを受け取る為のレシーバ即ち受取器を持っている。

このインターフェース回路は、当該技術において、「ピ
ンエレクトロニクス」として知られている。ピンエレク
トロニクスは、デジタルｒｌＪ又は「０」を表す高又は
低のいずれかであるデジタル信号で該ピンを駆動するこ
とが可能である。

更に、該ドライバ回路は高インピーダンス出力状態にさ
せることが可能であり、且つレシーバ回路を動作させて
該ピン上のデータを測定して該ピン上の電圧が高である
か又は低であるか即ちデジタル「１」又は「０」を表す
かをを判別することが可能である。

該ピンエレクトロニクス１４０．１４２．１４４は各々
出力バス１３４．１３６．１３８によって夫々チャンネ
ル制御回路１２６．１２８．１３０へ接続されている。

該チャンネル制御回路の動作は、ピン制御ランダムアク
セスメモリ（ＲＡＭ）Ｌ１２．Ｌ１２．１１８内に格納
される命令によって指示され、該テスタの各チャンネル
に対してこの様なメモリが１つ存在する。該ピン制御Ｒ
ＡＭ内に格納されているテスト命令が、該ピンが駆動さ
れるか又は、データ入力が該ピンから取られるかを決定
する。更に、それは該ピンが高又は低へ駆動されるべき
かを決定し、又は、データを受け取るべき場合には、該
データが高又は低に予定されるかを決定する。ピンＲＡ
Ｍからのテスト命令も、後に詳述する如く、特定のピン
において出力を発生するか又は入力を受け取る為にグロ
ーバルタイミング信号のどれを使用するかを決定する。

ピンＲＡＭはグローバルシーケンスコントロールプロセ
サ１０４によって制御され、該プロセサは・該テスタ内
の全てのピンＲＡＭへ接続されているアドレスバス１１
２上のアドレスを発生する。該グローバルシーケンスコ
ントロールプロセサ１０４はバス１０６を介してシーケ
ンスＲＡＭ１０２によって制御され、シーケンスコント
ロールＲＡＭ１０２内に格納されるテストプログラムを
実行する。シーケンスコントロールＲＡＭ１０２内のプ
ログラムの命令は、グローバルシーケンスコントロール
プロセサをして新たなアドレスを発生させ、それは全て
のピンＲＡＭを新たなアドレスへサイクル動作させて、
該テスタの全てのチャンネルに関して状態変化を可能と
させる。全てのＲＡＭが同時的に同一の次のアドレスへ
サイクル動作する単一のメモリとして該ピンＲＡＭが機
能するという事実は、幾つかの従来のテスタが個別的な
ピンＲＡＭの代わりに単一のメモリ回路を使用すること
を可能としていた。このメモリ回路に関する唯一の条件
は、各チャンネルコントロール回路の入力を同時的に並
列して与える為に、所要数の制御ピットｔＢを与えるの
に十分に長いワード（即ち、メモリｒ幅」）を持つこと
である。シーケンスコントロールＲＡＭ１０２内に格納
されているテストプログラムは、例えば、与えられた回
数繰り返される一連のステップを有している。これらの
プログラム命令は、グローバルシーケンスコントロール
プロセサをして、これらのステップの繰返しを実行する
アドレスのシーケンスを発生する。アドレスバス１１２
も又シーケンスコントロールＲＡＭ１０２の入力及びタ
イミングコントロールＲＡＭＩ　１１の入力に接続され
ている。このバス上に存在するアドレスは、グローバル
シーケンスコントロールプロセサ１０４を制御する為に
ＲＡＭ１０２から次の命令をフェッチし、且つグローバ
ルタイミングコントロール発生器１１０の動作を制御す
る為にＲＡＭＩＩＩがら次の命令をフェッチする為に使
用される。ＲＡＭ１１１からのセレクト命令はバス１０
８を介して発生器１１０へ供給される。

グローバルシーケンスコントロールプロセサ１０４は、
グローバルタイミングコントロール発生器１１０によっ
て発生され且つライン１０９によってグローバルシーケ
ンスコントロールプロセサへ供給されるクロック信号と
同期して動作する。

このクロック信号は、各インターバル即ち間隔で各ピン
に対してチャンネルコントロール回路１２６．１２８．
１３０へ与えられるメモリワードを変化させる為にタイ
ミングコントロールＲＡ　Ｍ　１１１内に格納されてい
るタイミングコントロール情報によって制御される。動
作状態における変化の間の時間の最小量は通常ピンＲＡ
Ｍにおけるメモリのサイクル時間によって制限され、そ
れは実際上１サイクル内において所要の機能柔軟性を可
能とするには長過ぎる。従って、動作における変化は、
グローバルタイミングコントロール発生器１１０によっ
て発生され且つタイミング信号バス１３２によってチャ
ンネルコントロール回路へ供給される一連のタイミング
信号によって制御される。典型的なグローバルタイミン
グコントロール発生器は、８組の８つの異なった信号を
発生させ゛ることが可能であり、各々その８つの組の内
の１つのみが成る与えられた時間に発生される。

従って、タイミング信号バス１３２は８ライン幅で、任
意の時間に存在する８つのタイミング信号を持っている
。任意の時間に発生すべき特定の組のタイミング信号の
選択は、タイミングコントロールＲＡＭＩ　１１格納さ
れるセレクト情報の制御下において「大急ぎ」で変更可
能である。この選択はセレクトバス１０８を介してなさ
れる。従って、ピンＲＡＭ内に含まれる命令はピンの動
作状態における変化を支配するだけでなく、実際の状態
変化が発生するタイミングパルスを特定する。

即ち、該メモリ内の命令は、８つのタイミングパ　　。

ルスの選択した１つの選択した遷移で該ピンの動作状態
における変化を発生させる。例えば、タイミング情報は
タイミング信号３で高となることが可能であり、このこ
とは、タイミング信号３の低から高への遷移で該ピンが
高状態へ駆動されることを意味する。

テストシーケンスに対するプログラム柔軟性は。

タイミングコントロールＲＡＭＩＩＩ内に格納されてい
る命令によって発生されるタイミングパルスの組及びメ
モリサイクル間の時間の長さを制御させることによって
与えられる。このことは、任意の与えられたピンの状態
を変化させる能力を不当に制限すること無しに、メモリ
サイクル当り全てのピンに関して行われることの可能な
多数の機能を最大とさせることを可能とする。

成る従来のテスタにおいては、テストシーケンスを行う
に当りより大きな柔軟性を与える為に、タイミング信号
は各チャンネルコントロール回路内において発生される
。然し乍ら、使用可能なタイミング信号の数が少ないこ
とは、テスト中のユニットの実際の操作環境をシミュレ
ートする為のテスタの能力に制限を課すものである。

このタイプのアーキテクチャ−を使用する機能テスタは
、幾つかの主要な欠点を持っている。最初に、駆動／読
取信号を、プリント回路基板に関する通常の動作の間に
予定される信号と正確に対応させることが望ましい。単
に８つの（又はその他の少ない数）タイミング信号が使
用可能であるに過ぎないという事実は、該回路のテスト
の全体に渡全ての所望のタイミング機能に十分に近い信
号を発生する上で妥協をせねばらないことを意味してい
る。例えば、１つの動作をクロックパルスの５ナノ秒後
に行い且つ別の動作をクロックパルスの４ナノ秒後に行
うことが必要であり且つこれらの動作の両方を制御する
為に使用せねばならない残りのタイミング信号が１つだ
けである場合、妥協をせねばならない。どのタイミング
間隔が該回路の動作にとってより一層重要であるかを決
定せねばならないか、又は、多分妥協として、例えば４
．５ナノ秒の間隔を選択せねばならない。８つの信号よ
りも多数であったとしても、該テストをプログラムする
上で明らかに妥協をせねばならない。このことは、不必
要に、テストのλ生を複雑化し、特に大型又は複雑な回
路基板の場合にそうである。種々の利益考量の可能性に
よって形成される暗示の複雑性の為に、機能的テスタに
対するテストのプログラム化は手作業として残っている
。大型／複雑な回路の対して精密なテストを手作業でプ
ログラム化することは時間がかかり且つ実際性をこえる
費用高となる。従って、多少テストの精度を落ちても、
通常は妥協を行って労力及び費用を減少させる。この問
題は、将来の−Ｎ！Ｊ複雑な回路基板によって一層悪化
される。メモリサイクルの仇医に行うことの可能な動作
数を増加すると１問題は軽減されるが、より多くのワー
ド当りのピット数が必要とされ、従ってメモリの寸法を
増大させる。

この従来技術の別の欠点は、多くの場合に、ピンはテス
トの一部の帰還中に非常にアクティブであり且つ該テス
トの残部の帰還中は比較的静かであるということである
。然し乍ら、全てのピンに対するメモリアドレスは一連
のピンイベントのみならず単一のピンイベントに対して
もアップデートされねばならないので、これらの比較的
静かなピンに対するメモリ位置は動作無しくノーオペレ
ーション、即ちｎｏ−ｏｐ）で埋めねばならない。

このことは高価なメモリ空間を極めて浪費することとな
る。更に、これらのテストをプログラム化する効率を改
良する為に、テストプログラムをループ化を行うのが通
常である。このことは、スタティックランダムアクセス
メモリ（ＳＲＡＭ）を使用することを必要とするが、該
メモリを比較的高価である。低廉なダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）を使用するテスタにおい
ては、プログラムの一部は典型的に秋季的にＳＲＡＭに
ロードして実行する。このアーキテクチャ−の更に別の
欠点は、並列アドレス及びタイミングバスが全てのピン
に対する全てのエレクトロニクスに接続されねばならな
ので、それらがテスタエレクトロニクスの全体に渡って
走行しており、従ってより高いメモリ速度においてこれ
らのライン内のピット間に時間的スキューの問題を発生
することである。

本発明は、以上の点に鑑みなされものであって、上述し
た如き従来技術の欠点を解消し、改良した自動テストシ
ステムアーキテクチャ−を持ったテスト装置及び方法を
提供することである。

本発明の上述した目的及びその他の目的、利点及び特徴
は、複数個のテスタチャンネルを持った電子回路テスト
用の装置によって達成される。該テスタの各チャンネル
は、テスト中のユニットのテスト点と接触するテストピ
ン手段、前記ピンに接続されており前記ピンの動作状態
を制御する為のチャンネル制御回路手段、及び前記チャ
ンネル制御回路の動作シーケンスを指示するテスト命令
を格納するピンメモリ回路手段、を有しており、前記ピ
ンメモリ回路手段は前記チャンネル制御回路手段によっ
て制御されてそのチャンネルに対して新たなテスト命令
が必要とされる時にのみ前記ピンメモリ手段をサイクル
動作させる。

本発明の別の側面は、各チャンネルにおいてテスト中の
ユニットのテスト点と接触するテストピン及び前記テス
トピンの動作状態を決定する命令を格納するピンメモリ
回路を持った電子回路用のマルチチャンネルテスタを動
作させる方法に関するものである。該ピンメモリ回路は
、そのチャンネルの動作状態を変化させる為に新たなテ
スト命令が必要とされる場合にのみ、次のアドレスヘサ
イクル動作される。

本発明の更に別の側面は、各チャンネル内においてテス
ト中のユニットのテスト点と接触する為のテストピン及
び前記テストピンの動作状態を決定する命令を格納する
ピンメモリ回路を持っている電子回路用のマルチチャン
ネルテスタに関するものである。チャンネル制御回路は
、前記テストピンと前記ピンメモリ回路の出力との間に
接続されている。該チャンネル制御回路は、前記ピンメ
モリの出力に接続されており前記出力において表れる命
令をデコード手段、前記デコード手段に接続されており
前記デコード手段からの制御信号に応答して前記ピンの
動作状態を制御する手段、及び前記デコード手段に接続
されており前記ピンメモリ内に次の命令のアドレスを発
生する手段、を有している。該アドレス発生器は、その
チャンネルの動作状態を変化させる為に新たな命令が必
要とされる時にのみ前記メモリを前記法のアドレスへサ
イクル動作させる。

本発明の更に別の側面は、各チャンネルにおいてテスト
中のユニットのテスト点と接触するテストピン及び前記
テストピンの動作状態を決定するテスト命令を格納する
ピンメモリ回路を有する電子回路用マルチチャンネルテ
スタに関するものである。チャンネル制御回路は、前記
テストピンと前記ピンメモリ回路の出力との間に接続さ
れている。該チャンネル制御回路は、前記ピンメモリの
出力に応答して前記テストピンの現在の動作状態と前記
ピンの次の動作状態との間に所望の間隔をタイミング即
ち計時する手段、及前記計時手段に接続されており前記
ピンメモリ内の次の命令のアドレスを発生する手段、を
有している。該メモリは、前記プログラムされた時間の
終わりにおいて前記次のアドレスへサイクル動作される
。

本発明の更に別の側面は、各チャンネルにおいてテスト
中のユニットのテスト点と接触するテストピン及び前記
テストピンの動作状態を決定するテスト命令を格納する
ピンメモリ回路、及び前記テストピンと前記ピンメモリ
回路の出力との間に接続されたチャンネル制御回路を有
する電子回路用マルチチャンネルテスタを動作させる方
法に関するものである。前記テストピンの現在の動作状
態と前記ピンの次の動作状態との間に所望のインターバ
ル即ち間隔を計時する為に、前記ピンメモリ回路の前記
出力に表れる命令を使用してタイマがプログラムされる
。該ピンメモリ回路は、前記テストピンの次の動作状態
に対する新たなテスト命令に対し次のアドレスへサイク
ル動作される。

本発明の更に別の側面に拠れば、複数個のテスタチャン
ネルを持った電子回路をテストする装置が提供される。

各チャンネルは、テスト中のユニットのテスト点と接触
するテストピン手段、前記テストピンの動作状態を指示
するテスト命令を格納するピンメモリ回路手段、前記ピ
ンと前記ピンメモリ手段の出力との間に接続されており
前記ピンメモリ出力に表れるテスト命令に応答して前記
ピンの動作状態を制御するチャンネル制御回路手段、を
有しており、前記チャンネル制御回路手段は、前記ピン
メモリ手段出力に表れる命令ｔこ応答し前記テストピン
の現在の動作状態と前記ピンの次の動作状態との間に所
望の間隔を掲示するプログラム可能なタイマー手段、及
び前記タイミング即ち計時手段に接続されており前記ピ
ンメモリ手段内に次の命令のアドレスを発生する手段、
を有しており、前記メモリ、は前記プログラムされた時
間の終わりに前記次のアドレスへサイクル動作される。

本発明の更に別の側面に拠れば、複数個のテスタチャン
ネルを持った電子回路をテストする装置が提供され、各
チャンネルは夫々のメモリ回路内に格納されるテスト命
令のシーケンスに応答して前記チャンネルの動作状態を
制御するチャンネル制御回路を有している。該メモリ回
路は、前記テスト命令を格納する為にダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）、及び前記ＤＲＡＭ回
路及び前記チャンネル制御回路に接続されており前記Ｄ
ＲＡＭ回路からのテスト命令のシーケンスを可能する為
のキャッシュメモリ回路手段、を有しており、前記チャ
ンネル制御回路は前記ＤＲＡＭ回路をリフレッシュする
一方前記キャッシュメモリ手段内に格納されているテス
ト命令から前記チャンネルの動作を制御し、その際に前
記テスト命令のシーケンス内に逆ループを許容する。

本発明の更に別の側面に拠れば、複数個のチャンネルを
持った電子回路用のマルチチャンネルテスタを動作させ
る方法が提供され、各チャンネルは夫々のダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）回路内に格納され
ているデス１−命令のシーケンスに応答して前記チャン
ネルの動作状態を制御する為のチャンネル制御回路を持
っている。前記テスト命令シーケンス内のバックワード
即ち逆のループは、前記ＤＲＡＭ回路からのテスト命令
のサブシーケンス即ちシーケンスの一部をキャッシュメ
モリ回路内に格納し且つ前記Ｄ　ＲＡＭ回路をリフレッ
シュするのと同時的に前記キャッシュメモリなテスト命
令から前記チャンネルを動作させることによって可能と
される。

本発明の更に別の側面に拠れば、電子回路用のマルチチ
ャンネルテスタを動作させる方法が提供され、各チャン
ネルはメモリ回路内に格納されるテスト命令シーケンス
によって制御される。該メモリは、次のアドレスへサイ
クル動作されて新たなテスト命令を獲得し、且つ該新た
なテスト命令はデコードされてチャンネルによって次の
動作状態を決定し、前記デコード動作はそのチャンネル
の現在の動作状態に依存する。

本発明の更に別の側面に拠れば、電子回路用のマルチチ
ャンネルテスタが提供され、各チャンネルはメモリ回路
内に格納されるテスト命令シーケンスによって制御され
る。新たなテスト命令を得るために前記メモリを次のア
ドレスへサイクル動作させる手段が設けられている。チ
ャンネルによって次の動作状態を決定する為に前記新た
なテスト命令をデコードする手段が設けられており、前
記デコード動作はそのチャンネルの現在の動作状態に依
存する。

以下、添付の図面を参照して、本発明の具体的実施の態
様に付いて詳細に説明する。

第２図を参照すると、本発明に基づく機能テスタが大略
２００として示されている。第１図における如く１本テ
スタは、図示を明瞭とする為に、３つのチャンネルＯ，
ｌ、Ｎを持つものとして示しであるが、２５６，５１２
、又はそれ以上のチャンネルを具備するテスタとするこ
とが通常である０本テスタも、各チャンネルがその夫々
のピンＲＡＭチャンネル制御回路及びピンエレクトロニ
クスを持つ様に構成されている。従って、ピンＲＡＭ２
１０は、命令バス２２２及びアドレスバス２２０を介し
て、チャンネル制御器２２４へ接続されており、且つチ
ャンネル制御器２２４は、ライン２４０，２４２，２４
４を介してピンエレクトロニクス２３８へ接続されて、
チャンネル０を形成している。同様に、ピンＲＡＭ２１
２は、命令バス２２８及びアドレスバス２２６を介して
チャンネル制御器２３０へ接続されており、且つチャン
ネル制御器２３０は、ライン２５４，２５６゜２５８を
介して、ピンエレクトロニクス２５２へ接続されており
、チャンネル１を形成しており、ピンＲＡＭ２１４は、
命令バス２３４及びアドレスバス２３２を介して、チャ
ンネル制御器２３６へ接続されており、且つチャンネル
制御器２３６は、ライン２６８，２７０，２７２を介し
て、ピンエレクトロニクス２６６へ接続されており、チ
ャンネルＮを形成している。各チャンネル制御回路は、
夫々のコネクタピンへ接続されており、該コネクタピン
はテスト中のユニット（ＵＵＴ）２８０のコネクタと接
触される。従って、ピンエレクトロニクス２３８はライ
ン２５０を介してピン０へ接続されており、ピンエレク
トロニクスはライン２６４を介してピン１へ接続されて
おり、且つピンエレクトロニクス１６６はライン２７８
を介してピンＮへ接続されている。

図示した実施例においては、該ピンエレクトロニクスは
、ＴＴＬ又はＣＭＯ３の如きシンク／ソース論理回路に
適している。各々は高インピーダンス（３状態）出力状
態とさせることの可能なドライバ回路、及びレシーバ即
ち受取回路を有している。その他のロジックファミリは
異なったピンエレクトロニクスを必要とすることがある
。

第２図に示した実施例においては、チャンネルＯ用のピ
ンエレクトロニクス２３８は、ライン２４４によってチ
ャンネル制御器２２４へ接続された３状態ドライバ２４
６を有している。ドライバ２４６は、ライン２４２上の
信号によって高インピーダンス出力状態とさせることが
可能である。

データレシーバ２４８はライン２５０によってピ　　　
′ン０へ接続され且つライン２４０によってチャンネル
制御器２２４へ接続される。同様に、チャンネル１用の
ピンエレクトロニクス２５２は、ドライバ２６８及びレ
シーバ２６２を有している。ドライバ２６８はライン２
５８によってチャンネル制御器２３０へ接続されており
且つライン２５６上の信号によって高インピーダンス状
態とさせることが可能である。データレシーバ２６２は
ライン２６４によってピンへ接続されており且っライン
２５４によってチャンネル制御器２３０へ接続されてい
る。チャンネルＮ用のピンエレクトロニクス２６６はド
ライバ２７４及びレシーバ２７６を有している。ドライ
バ２７４はライン２７２を介してチャンネル制御器２３
６へ接続されており且つライン２７０上の信号によって
高インピーダンス状態とさせることが可能である。

ピンエレクトロニクス２３８，２５２，２６６は、第２
図に図示した技術の代わりにコード化した命令を担持す
るラインによってチャンネル制御器２２４，２３０，２
３６へ接続させることが可能である。何故ならば、該ピ
ンエレクトロニクスは駆動又は受診信号の一体性を保持
する為にＵＵＴへ非常に近接して位置させており、一方
該エレクトロニクスの残部はテスタの別の部分とし且つ
高動作速度の観点からは比較的長いケーブルによって該
ピンエレクトロニクスへ接続させることが可能である。

該コード化した信号はデコードされ且つ第２図に示した
ものと同一の機能を行う。この様な構成の詳細は当業者
等に公知であり、従ってその説明は割愛する。

各ピンＲＡＭ２１０，２１２，２１４は命令バス２０８
によって中央処理装置ｆ！２０２へ接続されている。中
央処理装置２０２は又制御ライン２０４によてクロック
発生器２０６へ接続されている。

該クロック発生器２０６はクロック信号を発生し、その
クロック信号はライン２１６上に存在し且つ本テスタ内
の全てのチャンネル制御回路へ供給される６クロツク発
生器２０６は又同期（ｓ　ｙ　ｎ　ｃ）信号を発生し、
それはライン２１８上に存在し且つ本テスタ内の全ての
チャンネル制御回路へ供給される。

各ピンＲＡＭは、第１図に示した回路と同様に、全ての
ＲＡＭに共通なバスから入力を受け取るが、注意すべき
ことは、第２図中の共通バスは命令バスであり、一方第
１図中の共通バスはアドレスバスであるということであ
る。第２図中に示した命令バスは本テスタによって行わ
れるべきテスト前に使用される。この動作フェーズ中、
テスト中に実行されるべき命令を各ピンＲＡＭ内にロー
ドさせることが必要である。中央処理袋Ｕ２０２は、不
図示の手段によって各ピンＲＡＭをアドレスし且つ所望
のテストを行う命令をピンＲＡＭ内にロードする。別法
としては、バス２０８を全てのチャンネル制御器へ接続
し且つ該チャンネル制御器によって該命令を該ピンＲＡ
Ｍ内ヘロードさせることが可能である。命令バス２０８
上に与えられる命令は、中央処理装置２０２と連動する
メモリから来ることも可能であるが、より一般的には、
磁気テープ又はディスクから来るものであり、又その他
の供給源を使用することも可能である。中央処理装置２
０２が命令をテスタ内の全てのピンＲＡＭ内にロードし
た後、命令バス２０８はテスタの動作において何等その
一部を担うことはない。

更に注意すべきことであるが、第１図に示したテスタも
この命令を初期的にピンＲＡＭ内にロードする手段を必
要とするものではあるが、図面を簡単化する為に第１図
には省略しである。

従って、テスタ２００がテストプログラムでロードされ
ると、ピンＲＡＭから命令をフェッチする為に使用され
るアドレスに関しては何部センタラライズした即ち中央
化した制御は存在しない。

各ピンＲＡＭ用のアドレスはその夫々のアドレスバス上
へその夫々のチャンネル制御回路から送られる。例えば
、チャンネル０においては、ピンＲＡＭ２１０用のアド
レスがチャンネル制御器２２４からアドレスバス２２０
上へ送られる。従って、チャンネルＯ用のアドレスの発
生は本テスタ内のその他の全てのチャンネルに対すムア
ドレス発生とは独立的である。このことは、所要のテス
トシーケンスを発生する為に各ピンＲＡＭをサイクル動
作させることの必要性を取り除いている。従って、チャ
ンネル制御器は、そのチャンネルの状態を変化させる為
の新たな命令を得ることが必要である時にのみ該メモリ
をサイクル動作させ、そのことはテストシーケンスを発
生する為に本テスタ内に格納せわばならないデータ量を
著しく減少させている。チャンネル制御回路の詳細な動
作を第３図乃至第６図を参照して説明する。各チャンネ
ルを独立的に動作させ、従ってそのチャンネルの動作状
態を修正する為に新たなテスト命令を得ることが必要で
ある時にのみ該メモリをサイクルさせるという能力は、
各チャンネルを、実際上、独立的なテスタとさせている
。従って、このテスタのアーキテクチャ−即ち構成は、
「真のピン毎のテスタ」構成と言うことが可能である。

本テスタの各チャンネルは同一の態様で動作するが独立
的である。１例としてチャンネル０を参照すると、チャ
ンネル制御回路２２４は、チャンネル０の動作状態を変
更する為にピンＲＡＭ２１０から新たな命令をフェッチ
することが必要な時に、バス２２０上にアドレスを発生
する。この新たな命令は、ピンＲＡＭ２１０から命令バ
ス２２２を介してチャンネル制御器２２４へ送られる。

チャンネル制御器２２４は命令をデコードして、ピンド
ライバ２４６を起動させるべきか否かを決定する。ドラ
イバ２４６を起動して該ピンを高又は低状態へ駆動する
場合、適宜の信号がドライバの入力に与えられ、且つ該
ピンはテスト命令によって要求される如く高又は低状態
のいずれかへ駆動される。該ドライバが起動されるべき
でないがデータがレシーバ２４８を介して受け取られる
べき場合には、信号がライン２４２上に与えられて該３
状態論理ドライバ２４６の出力をその高インピーダンス
状態とさせる。この状態において、ドライバ２４６はデ
ータレシーバ２４８によって受け取られる信号には何等
の影響も与えない。データが受け取られるべき場合には
、それはそのデータの予定される値と比較され且つその
結果が不図示の手段によって中央処理装置へ送られる。

各チャンネルは独立的に動作するが、全てのチャンネル
はライン２１６上に与えられるクロック信号と同期して
動作する。第２図に示したクロック信号は典型的なクロ
ック信号であり、それは、例えば、高状態の５ナノ秒の
セグメントと低状態の５ナノ秒のセグメントとを有する
１００ＭＨｚの速度を持ったこのシステム使用すること
が可能である。この信号は連続的に発生され且つ全ての
メモリサイクルはライン２１６上のクロック信号の先端
で発生する。明らかに同期が必要である。何故ならば、
データは該回路のプロトコル（操作条件）に従って変化
することが必要だからであり。

特に電子回路基板上に使用される集積回路論理及びマイ
クロプロセサの場合にはそうである。クロック信号が連
続的に発生されると、全てのピン上のテストシーケンス
が同期して開始又は停止されることが必要である。従っ
て、ライン２１８には同期信号が与えられ、該同期信号
は制御ライン２０４を介して中央処理装置２０２の制御
の下でクロック発生器２０６によって発生される。テス
トシーケンスは、クロック帰還の中間で発生する同期信
号の先端で全てのチャンネルに対して開始され、従って
全てのチャンネルは次のクロックのエツジで開始する。

クロック発生器２０６内の時間モニタがテストの長さを
監視し且つ同期信号の状態を変化させることによってテ
ストシーケンスを停止させる。注意すべきことであるが
、２つの短いパルス、即ちその１つはテストを開始させ
且つ他の１つはテストを停止させるパルスを図示した単
一の長井パルスの代わりに使用することが可能である。

第３図は、大略３００で示した如く、チャンネル制御回
路２２４，２３０，２３６の詳細なブロック線図である
。チャンネル制御回路はＲＡＭデータデコーダ３０４を
示してあり、該デコーダは命令バス３０２を介してピン
ＲＡＭへ接続されている。命令バスは第２図中のバス２
２２，２２８゜２３４に対応する。ＲＡＭデータデコー
ダ３０４もライン３０１を介してメモリアドレス発生器
３０８へ接続されている。メモリアドレス発生器３０８
は、例えば、バス２２０，２２６，２３２に対応するア
ドレスバス３０６を介して、ＲＡＭ２１０．２１２，２
１４の如きピンＲＡＭへ接続されている。ＲＡＭデータ
デコーダ３０４はデータバス３１２及び３１４を介して
ピン制御回路３２０へ接続されている。ピン制御回路３
２０はライン３２２２，３２４，３２６を介してピンエ
レクトロニクス３３４へ接続されている。該ピンエレク
トロニクスは、ライン３２６を介してピン制御回路３２
０へ接続されているピンドライバ３３０を有している。

ドライバ３３０の３状態入力はライン３２４を介してピ
ン制御回路３２０へ接続されている。ピン制御器３２０
はライン３２２を介してデータレシーバ３２８からのデ
ータを受け取る。データレシーバ３２８及びピンドライ
バ３３Ｏはライン３３２を介して共通接続されており、
該ライン３３２は又そのチャンネルの夫々のテストピン
へ接続されている。ＲＡＭデータデコーダ３０４、メモ
リアドレス発生器３０８．及びピン制御器３２０はライ
ン３１６を介してクロック発生器２０６へ接続されてい
る。ＲＡＭデータデコーダ３０４及びメモリアドレス発
生器３０８は又ライン３１８を介してクロック発生器２
０６な同期信号発生器へ接続されている。

ＲＡＭデータデコーダ３０４は命令バス３０２を介して
ピンＲＡＭの出力からワードを受け取る。

このワードはそのチャンネルに対するテストシーケンス
内の次の命令であり、且つそのチャンネルのみの動作状
態を変化させる。ＲＡＭデータデコーダ３０４はこのワ
ードをデコードしてデータワードを発生し、該データワ
ードは本テスタのそのチャンネルに接続されているピン
上で行われるイベント即ち事象のタイプを決定する。Ｒ
ＡＭデータデコーダ３０４は又命令をデコードして１口
述する如きイベントのタイミングを決定するワードを発
生する。デコーダ３０４の動作をは第４図を参照して以
下に詳細に説明する。ピン制御器３２０はイベントデー
タワード及びタイミングデータワードを使用して、信号
をピンエレクトロニクス３３４へ発生し、ＵＵＴへ接続
されているピンを駆動するか、又はＵＩＪＴからデータ
を受け取る。

ピン制御器３２０と、従来技術のチャンネル制御回路の
対応する部分との間の主要な差異は、各ピンイベントに
対して所要のタイミング情報を発生する為にピン制御器
３２０はプログラム可能であるということである。従来
技術においては、エレクトロニクスが所定数のタイミン
グ信号の１つを選択し、該タイミング信号はテスタの全
てのチャンネルに対して外部的に発生されたものである
か、又はテストの開始時に各チャンネル内ロードされた
命令に従ってテスタの各チャンネルに対して内部的に発
生されたものである。従って、従来技術のいずれもが、
テストシーケンスにおけるいずれのその他のピンイベン
トと独立的な各ピンイベントに対するタイミングを持つ
という柔軟性を与えるものではなかったゆテスタがＵＵ
Ｔに対して必要とされるテストパターンを正確に追従し
且つ上述したメモリの縮小を可能とするのは正にこの柔
軟性である。テスタの１つのピンに対する典型的なテス
トシーケンスの発生に付いて第５図及び表１を参照して
以下に説明する。

メモリアドレス発生器３０８は、そのチャンネルに対し
てピンＲＡＭから検索されるべき次の命令のアドレスを
発生する。このアドレスはバス３０６を介してピンＲＡ
Ｍへ接続され、該バスは、例えば、第２図のバス２２０
，２２６，２３２に対応する。メモリアドレス発生器は
、次のメモリアドレスを発生する為に、ライン３１０を
介して接続されているＲＡＭデータデコーダ３０４から
の信号に応答する。図示した実施例においては、シーケ
ンスの一部が所定の回数繰り返される様にするテストシ
ーケンス内のループ動作は与えられない。このことは、
第６図に関して説明する。

第４図は、大略４００で示した、ＲＡＭデータデコーダ
３０４の詳細なブロック線図である。データバス３０２
はバス４０２として示してあり、それは、図示した如く
、８０ビツト幅である。データバス４０２の幅は、ピン
ＲＡＭのサイクル時間及び所望の時間分解能によって決
定される。例えば、８０ナノ秒のサイクル時間を持って
いるＤＲＡＭを使用することが所望され且つピット当り
１ナノ秒の分解能を所望する場合、これは８０ビツトの
ワード幅を与える。幅広のワードが必要とされるが１本
システムは非常に廉価なりＲＡＭメモリ回路を使用する
ことを可能とするので１本システムは未だ費用効果性は
高い。ＳＲＡＭはより一層高速のサイクル時間を持って
おり且つより短いワード幅を使用することを可能とする
が、その費用が高いのでシステムの費用効果性はより低
くなる。ピンイベントを断続的に変化させる場合には、
８０ビツトワードはメモリがサイクル動作するのと同じ
速度でワードを読みだすことを可能とする一方、テスト
シーケンスの１ナノ秒を表すワードの１ビツトの所望の
分解能を維持する。”８０ビツトワードはライン４０６
上の信号によって並列でシフトレジスタ４０４内にクロ
ック入力される。ライン４０６上の信号は、クロックラ
イン４３２及び同期ライン４３０上の信号に応答してコ
ントローラ即ち制御器４２４によって発生される。クロ
ックライン４３２は、第２図のクロックライン２１６に
対応し、且つ同期ライン４３０は第２図の同期ライン２
１８に対応する。１ナノ秒当り１ビツトの速度でデータ
ワードを処理する為に、１ＧＨｚのクロック信号が通常
必要とされる。この様な高周波数のクロック信号を発生
することは、当業者等に公知の如く困髪な作業である。

更に、数百のチャンネルを持ったテスタの如き大型のシ
ステムにおいては、このグローバルタイミング発生器か
らのこの信号を該チャンネルの各々へ供給するのに必要
なケーブルの長いラインによって導入される時間スキュ
ー即ち時間歪はこの問題を悪化させる６本発明は、各ク
ロック遷移で並列的に１０ビツトワードをシフトさせる
為にライン４０８９で１００ＭＨｚのクロックを使用す
ることによって、この問題を解消している。この１０ビ
ツトワードは、バス４０２上に存在する８０ビツトワー
ドの１０個の隣接するピットから構成される。この１０
ビツトワードは１０ピット幅バス４１０を介して、論理
回路４１２ヘシフトされる。１０ナノ秒毎に１０ビツト
ワードをシフトさせることにより、ＩＧＨｚクロックの
必要性及びそれに関連する問題を発生すること無しに、
１ナノ秒当り１ビツトの等価の分解能が得られる。

論理回路４１２は、１０ビツトワードの情報及び前野１
０ピットワード内に存在していたかもしれない情報をデ
コードし、バス４１６上に３ビツトイベントワードを発
生し、且つバス４１４上に４ビツトタイミングワードを
発生し、これらのワードは、第３図に示した如く、ピン
制御回路３２０へ供給される。バス４１４上の４ビツト
タイミングワードは、１０ビツトワード内の命令に位置
に従ってイベントを所定の時間に位置させるタイミング
発生器（不図示）からの信号を選択する為に使用される
。例えば、フラッグピットであって且つ常に「１」　（
第５図及び表１参照）である該命令の１番目のピットが
、１０ビツトワードなの７番目の位置にある場合、１０
チヤンネルマルチプレクサを動作させる為に４ビツトを
使用することによって信号が選択され、それはその１０
ビツトワードが論理回路４１２によって処理された後７
ナノ秒後にその命令を開始させる。この機能を実行する
ことの可能な論理回路は従来公知であり且つここでの説
明は割愛する。該データがコード化されて所望のイベン
トタミングを発生させる態様に付いて第５図及び表１を
参照して説明する。論理回路４１２は、ライン４２０及
び４２２上に存在する双フェーズクロック信号を使用し
て、バス４１０からそれに供給される情報を処理する。

ライン４２２上の信号はライン４２０上のクロック信号
と位相が１８０度異４る。バス４１６上のイベントが時
間遅延（以後、「ホールドオフ」とも呼称する）である
場合、このことはデコーダ回路４１８によって検知され
、そのことはライン４２６上の信号によって制御器４２
４へ信号を送る。

ホールドオフは時間遅延の値（第５図及び表１を参照）
を制御器４２４内のプログラム可能なカウンタ内ヘロー
ドさせる。このカウンタはライン４３２上のクロック信
号によってクロック動作されて、ライン４２８上に信号
を発生し、該信号は該ホールドオフの期間の間、メモリ
アドレス発生器３０８の動作を停止させる。該ホールド
オフのプログラム動作は、第５図及び表１の説明を参照
すると最も良く理解される。

第５図は信号５０ｏを示しており、それは本テスタの１
つの特定のチャンネルに関して所望と去れるイベントの
シーケンスを表している。理解すべきことであるが、こ
の信号を発生する為に命令を処理することに関連した時
間遅延と、チャンネル回路とピンとの間のワイヤの長さ
に関連する時間遅延とがある。然し乍ら、各チャンネル
の時間遅延が同一である様に、例えば１００ナノ秒、本
テスタを注意深く設計することによって、全てのピンで
の相対的なタイミングは同じとなり且つこのファクタを
無視することが可能である。同様に。

理解すべきことは、信号の異なった状態間の遷移は図面
に示した如くゼロ時間においては発生しない。説明の便
宜上、これら遷移は十分に迅速に発生し、従ってそれら
は瞬時的に発生するものと考えることが可能であると仮
定されている。信号５ｏＯは、ゼロ時間で開始するもの
として示されており且つ４５０ナノ秒の時間軸を超えて
継続している。おの時間軸は５０ナノ秒の増分で目盛っ
てあり、且つ全ての遷移はそれらの発生の実際のランニ
ング時間で示しである。

セグメント５０２で示した如く、この波形は高インピー
ダンス状態でゼロ時間で開始する。上述した如く、この
状態は、３状態ドライバをその高インピーダンス状態へ
スイッチングした結果である。例えば、第２図において
、チャンネルＯのドライバ２４６はライン２４２上の信
号によって高インピーダンス状態とさせることが可能で
ある。

この状態において、該ドライバは、ピンを高又は低のい
ずれにも駆動することが無く、従って該ピンの状態は、
所望により、該ド゛ライバからの干渉無しに測定するこ
とが可能である。然し乍ら、セグメント５０２に示した
如く、測定は行われない。

本テスト開始後２１ナノ秒後に、セグメント５０４で示
した如く１本テスタがＵＵＴのピンを低状態へ駆動する
ことが所望される。該テスタはこの状態に５３ナノ秒留
まり、それは本テストの開始後７４ナノ秒に対応する。

この時間において、セグメント５０６で示した如く、高
インピーダンス状態に対しての測定を行うことが所望さ
れる。この状態において、本テスタは、ＵＵＴ回路の３
状態出力によって与えられるそのチャンネルに関して高
インピーダンスを測定する。本テスタは、１６２の時間
迄、８８ナノ秒の間この状態に留まる。

本テストの開始後１６２ナノ秒後に、セグメント５１０
で示した如く、ＵＵＴは該ピンを高へ駆動することが予
定されている。然し乍ら、ＵＵＴ内の信号の伝播遅延に
おける変動の為に、１６２ナノ秒の時間から１７９ナノ
秒の時間へのセグメント５０８として示した１７ナノ秒
の不確定性期間があることが知られている。この不確定
性期間は、例えば、ｔＪＵＴの回路を解析するシミュレ
ーションプログラムによって、計算することが可能であ
る。従って、高インピーダンス状態に対する測定は、こ
の不確定性期間の開始において停止され。

且つ本テスタのチャンネルは高インピーダンス状態に留
まり且つ単に１７ナノ秒が経過するのを待つ。セグメン
ト５１０の期間中、本テスタは該ピンにおける予定され
る高状態に対して測定する。

テストの開始から２９５ナノ秒において、ＵＵＴは該ピ
ンを駆動することを停止することが予定される。再度、
究極的にこの状態を発生する信号の伝播遅延の変動の為
に、テストの開始から２９５乃至３３５ナノ秒の間の４
０ナノ秒の不確定性期間がある。再度、そのチャンネル
は、高インピーダンス状態に入るべく命令されることに
よって、この不確定性期間が経過することを待つにの不
確定性期間の終了後、即ちテストの開始から３３５ナノ
秒において、セグメント５１４で示した如く、該ピンを
再度高インピーダンス状態測定へ復帰させることが望ま
しい。本テスタはテストの開始から４２２ナノ秒となる
８７ナノ秒の間の二の状態に留まり、その時点で、セグ
メント５１６で示した如く、テスタがｔＪｔＪＴのピン
を駆動させることが所望される。

表１は第５図に示した信号５００を発生するのに必要な
命令のリストである。必要な命令は、ワード１及び２と
示した２つの完全な８０ビツトワード及びワード３とし
て示した第３のワードの一部を必要とする。これらのワ
ードは８０ビツトワードであり、それらはピンＲＡＭに
よって発生され且つ第４図に示したデータバス４０２上
に表れる。説明の簡潔さの為に、ワードの各々は８つの
１０ビツトセグメントに分割されており、ａ乃至りとし
て示してあり、該セグメントにおけるピットの各々はＯ
乃至９として示しである。これらのセグメントは１０ビ
ツトセグメントに対応し、それは第４図中のバス４１０
ヘシフトレジスタ４０４からシフト動作される。更に、
「パケット」として知られる５ビツトのグループの周り
に括弧を付しており、それは第４図中の論理回路４１２
によって解釈される命令又はデータを有している。

明確化する為に、命令を表すこれらのパケットの５ビツ
トに対して５文字の二−モニツクを置換しである。注意
すべきであるが、文脈依存コード化技術を使用すること
により、これらの命令を単に３つのピットを使用してコ
ード化することを可能部、その他のピットは将来の目的
の為に留保される。この文脈依存コード化は表２を参照
して後述する。更に注意すべきことは、括弧は読者がパ
ケットを識別することの助けとして設けられており、勿
論実際のピット列内には表れない。各パケ′ットは常に
「１」によって先導されており、それはそのパケットが
デコーダに存在することを意味している。従って、パケ
ットは実際には６個のピットを必要とする。

第５図及び表１を参照すると、第５図に示した所望のテ
ストシーケンスを発生する為にどのようにして表１の命
令が使用されるかを理解することが可能である。テスタ
はセグメント５０２によって表される高インピーダンス
状態においてテストシーケンスを開始する。このことは
、テストが実行される前に、不図示の手段によって、チ
ャンネル制御回路内にプログラムされる。テストシーケ
ンス内の最初の遷移はテストの開始後２１ナノ秒で発生
する。従って、テスタは最初の２１ナノ秒の間、高イン
ピーダンス状態に留まるべく命令される。前述した如く
、命令ワードの各ピットはテストシーケンスの１ナノ秒
を表す。従って、２１ナノ秒の遅延は２１ビツトを使用
する。テストシーケンスの最初の１０ビツトは表１内の
ワード１のセグメントａのものである。このセグメント
は全てのゼロから構成されている。同様に、ワード１の
セグメントｂはすべて０がら構成されている。

これら２つのセグメントは、全部で２０ナノ秒の遅延を
与える。１番目のピットであるセグメントＣのピットＯ
は０であり、それは最終的なナノ秒の２１ナノ秒の遅延
を与える。セグメントＣの２番目のピットであるピット
番号１は１であり、それは次の５ビツトがパケットであ
ることを表すフラッグである。このパケットは括弧で識
別されており、ここでは二一モニックｒＧＯＬＯＷＪと
して示した。低へ移行の命令に対するデジタルコードを
有している。この命令は、第４図の論理回路４１２によ
てデコードされて、バス４１６上に３ビツトコードを発
生し、それはチャンネル制御回路を起動させて、そのチ
ャンネルに対するピンエレクトロニクスをを指示してそ
のチャンネルのピンを低へ駆動する。

紅 ピット セグメント ワード１　　　ａ　　　　００００００００００ｂ　　
　ｏｏｏｏｏｏｏｏｏ。

ｅ　　　０１（ＧＯＬＯＷ）１（）１０ｄ　　　０ＦＦ
）ｌ（０００００）１ ｅ　　　（０００１０）０００００ ｆ　　　Ｏ０００１（Ｍ　　Ｓ　　ＨＩ　　Ｚ）ｇ　　
１（ＨＤＯＦＦ）Ｌ（０００ ｈ　　　　００）１（００１１０）００’７−Ｆ２　　
ａ　　　　００１（ＳＭＨＩＺ）００ｂ　　　　ｏｏｏ
ｏｏｏｏｏｏｔ ｃ　　　（ＭＳＦＨＩ）１（ＨＤＯＦ ｄ　　　　Ｆ）１（Ｏｏ　　ｏ　　ｏ　　ｏ）１（ｏ　
　ｌａ　　　　００１）００１（ＳＭＳＨ ｆ　　　　Ｉ）１（ＨＤ　　ＯＦ　　Ｆ）１（００ｇ　
　　　０００）１（００００１）Ｏｈ　　　　００００
０１（ＭＳ）ＩＩ ワード３　　　ａ　　　　Ｚ）１（ｌ（Ｄ　　ＯＦ　　
Ｆ）１（ＯＯｂ　　　　０００）１（００１１０）Ｏｃ
　　　　００１（ＧＯＨＩＧ）００ 本テスタは、５３ナノ秒の期間の間、該ピンを低状態に
駆動し続ける。従って、該ピンの状態を変化させる為の
次の命令は５３ナノ秒の間は発生しない。それに付随す
る時間遅延は、テストの開始とテスタが該ピンを低へ駆
動する為の命令の間の２１ナノ秒遅延に対して行った如
く、ゼロを挿入することによって発生されることがある
。然し乍ら、この時間遅延はここでは第２の手法によっ
て与えられており、その手法は大きな時間遅延に対して
著しく減少した数のピットを使用するので、より長い時
間遅延にとって一層有用である。「Ｇ○ＬＯＷＪの命令
を有するパケットに続いて、３つの付加的なパケット情
報がある。１番目のパケットは、ここでは二−モニツク
ｒＨＤｏＦＦＪで示されている「ホールドオフ」が発生
する命令を有している。２番目及び３番目のパケットは
該ホールドオフの時間の長さが１０ナノ秒の間隔を有し
ている。セグメントｄのピット４乃至８を有するパケッ
トは、時間遅延を導入することが無く、一方セグメント
ｅのピット０乃至４を有するパケットは２０ナノ秒の時
間遅延を導入する。これらの一連のパケットに９つのゼ
ロが続き、それらは付加的に９ナノ秒の時間遅延を導入
し、ここで、時間シーケンスにおいて１ビツトは１ナノ
秒に等しい。最初は、この一連の命令によって単に２９
ナノ秒の時間遅延のみが導入される如くに思われる。然
し乍ら、該命令中の各ピットは該タイムシーケンスにお
いて１ナノ秒を表すことを銘記せねばならない、セグメ
ントＣのピット番号１から開始し且つセグメントｅのピ
ット番号４迄のピット数をカウントすると、命令自身が
２４ビツトを使用している。これらの２４ビツトは、全
体で５３ナノ秒の時間遅延の命令及びゼロによって導入
される２９ナノ秒の遅延とは無関係に、２４ナノ秒の時
間遅延を表す。この手法を使用することによって、単に
２７個の付加的なピットを使用することによって５３ナ
ノ秒の遅延を導入することが可能であったということで
ある。然し乍ら、注意すべきことは、これは、必要とさ
れるピット数に関して最悪の場合であり、即ち適切な遅
延を得るためにホールドオフ命令の後に９個のゼロが必
要であったということである。理解すべきことは、ホー
ルドオフ命令に続く２つのパケット内の１０ビツトは最
大２１０＝１，０２４Ｘ１０ナノ秒、即ち１０．０２４
０ナノ秒の時間遅延を理論的には可能とするということ
である。ホールドオフ時間を指定する為に使用されるパ
ケット数を増加することによってより長い時間遅延を与
えることが可能である。この手法の意味するところは、
３個のパケット＋最大９ピット、即ちそれは２７ビツト
と等しいが、はテストシーケンスにおいて使用すること
のある最大１０，２４０ナノ秒迄の任意の時間遅延対し
て必要とされる全てであるということである。このこと
は、単に別のｎｏ−ｏｐ即ち動作無し命令を受け取る為
に該メモリをサイクル動作させることは必要ではないこ
とを意味している。

従って、このことは、特定のテストプログラムを実行す
る為に必要な多数の命令を圧縮することに貢献している
。唯一の実際的な制限は、最小の時間遅延は３パケット
情報即ち１８ビツトであり、それは１８ナノ秒に等しい
ということである。１８ナノ秒よりも短い遅延は、その
時間遅延を作成゛する為にゼロストリング即ちゼロ列を
使用することを必要とする。

５３ナノ秒遅延の終わりにおいて、テスタはセグメント
ｆのピット番号４にあり、それはここでは二一モニック
のｒＭｓＨＩＺ」で表しである高インピーダンス状態測
定へ移行すべくテスタへの命令のパケットの開始である
。本テスタは８８ナノ秒の期間の間、この状態を維持す
る。この時間遅延は、セグメントｇにおける１ビツト、
ピット番号Ｏで開始するパケットによって開始される。

このパケットは、セグメントｇ、ピット番号６及びセグ
メントｈ、ピット番号２の如くスタートする次の２つの
パケットによって定義される時間遅延でホールドオフを
開始する。１番目のパケットはＯの時間遅延を持ってお
り、且つ２番目のパケットは６の又は６０ナノ秒の時間
遅延を持っている。命令自身が２４ピット即ち２４ナノ
秒取るので、全体の時間遅延は８４ナノ秒である。所要
の８８ナノ秒の時間遅延を得るために、４つのゼロを、
セグメントｈ、ピット８および９において且つワード２
において、セグメントａ、ピット０及び１において付加
されている。

テストの開始から１６２ナノ秒において、テストは１７
ナノ秒の最初の不確定性期間に入る。この期間の開始に
おいて、テスタはワード２、セグメントａ、ピット２に
おいて開始するパケット内のニモニックｒｓＭＨＩＺＪ
によって表される高インピーダンス状態に対する測定を
停止すべく命令される。この命令は、該チャンネルを高
インピーダンス状態とさせ、且つ６ビツト即ち６ナノ秒
の時間を必要とする。従って、１７ナノ秒遅延を発生す
る為に１１個のゼロが続く、注意すべきことであるが、
「ホールドオフ」技術は最小で１８ナノ秒の遅延を与え
るので、ここでは使用することは不可能である。ワード
２、セグメントｂ、ピット９は、ＵＵＴが駆動すると予
定されるのでテスタが高信号に対し測定させる命令を有
する別のパケットに信号を送る。これは、このパケット
において、二一モニツクｒＭｓＦＨＩＪとして表されて
いる。テスタは１１６ナノ秒の期間の間、この状態を維
持する。この時間遅延は、ワード２゜セグメントＣ、ピ
ット５で開始するホールドオフによって与えられる。こ
のホールドオフの値は。

９又は９０ナノ秒の値を持った。ワード２．セグメント
ｄ、ピット番号７において開始するパケットによって表
されている。これらの命令は４このパケット又は２４ビ
ツトを取り、それは２４ナノ秒の時間遅延を与える。こ
のホールドオフによって与えられる２４ナノ秒及び９０
ナノ秒は１１４ナノ秒の待機時間を与える。従って、４
つのパケットに２つのゼロが続き、それは所要の１１６
ナノ秒の時間遅延の残りの２ナノ秒を与える。

この不確定性期間の終わりにおいて、即ち本テストの開
始から３３５ナノ秒において、本テスタはセグメント５
１４を発生する為に高インピーダンス状態に対する測定
へ移行するべく命令される。

この命令を有するパケットは、ワード番号２の最後の５
ビツトで開始し且つワード番号３の最初のピットで終了
する。この命令も二−モニツク「ＭＳＨＩＺＪによって
表される。この命令にはワード３、セグメント１．ピッ
ト１で開始するパケットが続き、それは、続く２つのパ
ケットによって６０ナノ秒と決定されているホールドオ
フを開始する。該４つのパケットは２４ビツト又は２４
ナノ秒を使用し、それは６０ナノ秒ホールドオフ及び該
４つのパケットに続く３つのゼロと結合して、セグメン
ト５１４に対して８７ナノ秒の時間遅延を発生する。

テストの開始後４２２ナノ秒において、テスタはセグメ
ント５１６によって示される如＜ＯＵＴを駆動する。コ
マンドはワード、セグメントＣ、ピット２で開始し、且
つ高へ移行すべきことを表す二−モニツクｒＧＯＨＩＧ
Ｊによって表される。

ワード３のセグメントＣを完成する２つのゼロは、単に
例示的なものである。何故ならば、セグメント５１６の
終端は図示されていないからである。

従って、これで、本テスタの特定のチャンネルに対して
８つの別々の状態を包含しており且つ格納されている命
令の１９０ビツトのみを使用して４２２ナノ秒を超えて
発生させるテストシーケンスが発生された。更に、テス
タのその特定のチャンネルに関する操作は、該テスタの
その他のチャンネルに関するその他の動作とは完全に独
立的である。従って、本テスタのそのチャンネルは本テ
スタのその他の全てのチャンネルから別個にプログラム
することが可能であり、且つ該プログラムは最も近いナ
ノ秒の範囲内でそのチャンネルに対する所望のテストパ
ターンに正確に追従することが可能である。実際に、実
行すべき命令を識別する為に必要の無い５ビツトパケツ
ト内に２つの「予備ｊピットがある。これらの「予備」
ピットは、最近接２５０ピコ秒迄の分解能を与える微細
調整機能として使用することが可能である。明らかに、
この手法は、略任意の所望の分解能を与えるべく拡張さ
せることが可能である。

種々のチャンネルの動作と事実上任意の所望の分解能を
持つ能力との間の妥協を取り除くことは、特定のテスト
に対してのプログラムをコンピュータによって発生させ
ることが可能である。典型的に、ＵＵＴの回路は、部品
の典型的な且つ最悪の場合の交差を使用して１回路の実
際の動作をシミュレートするシミュレーションプログラ
ムによって解析される。この様なシミュレーションプロ
グラムの出力は別のプログラムによって使用して、ＵＵ
Ｔ用のテストシーケンスを発生させることが可能であり
、該シーケンスは機能テスタ内に直接的にエンターさせ
ることが可能である。このことは、多大のプログラム化
の時間を節約し、プログラムを容易に変化させて緊急的
な回路への変更又は部品の公差における変更を受け入れ
ることを可能年、且つテストシーケンスにおいてエラー
を発生させることのある人手の介入の必要性を取り除い
ている。その結果、一層迅速に且つ一層低コストでプロ
グラムされるより良いテストが得られる。

テストシーケンスを発生させるのに必要とされる格納さ
れる命令の量を減少させる別の技術は、ルーピング乃至
はループ動作を使用することである。テストル・−プに
おいては、与えられた命令シーケンスは、特定のチャン
ネルに関して所定の回数繰返し行われる０例えば、クロ
ック信号は規則的な周波数で状態を変化させる。クロッ
ク信号の高及び低状態が同一であると仮定して、連続的
なクロック信号を発生する為のプログラムは３つの命令
のみを有している。最初の命令は「状態変化」である、
２番目の命令は、クロックサイクルの半分に対しての時
間の長さに対して適宜の時間遅延を与え、且つ３番目の
命令は１番目の命令へ復帰させるものである。これを、
全テストシーケンスに対してコンスタントな状態の変化
及びコンスタントな遅延を与える一連の命令と対比して
みる。

多くの場合に、所要の命令数はクロックに対してなすこ
とが可能である様に著しく減少させることは不可能であ
るが、この手法は、そのチャンネルに対してのテストシ
ーケンスの成る部分に対してのプログラミングの量を減
少させる為に使用することが可能である。

ルーピングを使用する場合の問題の１つは、従来技術は
比較的高価なＳＲＡＭを使用することを必要としていた
。何故ならば、ルーピング状態においてＤＲＡＭをリフ
レッシュすることを保証することが不可能だからである
。ＤＲＡＭにおいては、各ピット情報は、典型的に「水
平」な行とｒ垂直」な列とを持った２次元マトリクス内
に格納される。該情報は、典型的に４ミリ秒である非常
な短い期間の間にそのマトリクス上の特定の位置に存在
する電荷として格納される。メモリは、少なくとも最小
時間程度の頻度でその特定のピットに対しての格納個所
を形成するコンデンサを再充電することによって「リフ
レッシュ」されねばならない。このことは、少なくとも
特定の行におけるピットの全てをリフレッシュする頻度
で「水平」行をアクセスすることを必要とする。テスタ
を適切に設計することによって、プログラムがリニアな
態様で進行する場合には、与えられた期間内に全ての行
がアクセスされることを保証することが可能である。然
し乍ら、プログラムがルーピングを許容する場合、この
ことは保証されず、従ってプログラムが喪失することが
ある。ＳＲＡＭはリフレッシュを必要としないので、そ
の問題を解消しているが、記憶ピット当りのコストは極
めて高価である。

本発明はＤ　ＲＡ　Ｍを使用して［パックルーピング（
逆ループ）」を使用することを可能としている。パック
ルーピングは、ループは前の命令へのみ復帰することが
可能であり且つ将来の命令へジャンプすることが出来な
いことを意味する。この１つの規則を付帯して、ＤＲＡ
Ｍを使用してルーピングが許容されるテスタを構成する
ことが可能である。

第６図は、大略６００で示してあり、第３図のチャンネ
ル制御回路と同様なチャンネル制御回路の詳細なブロッ
ク線図である。第３図に示した特徴事項と同一の特徴事
項は同一の参照符号で示しであるが１頭に「６」を付け
である。チャンネル制御回路６００は第２図中のチャン
ネル制御回路２２４．２３０，２３６とすることが可能
である。

ＲＡＭデータデコーダ、ピン制御器、ピンエレクトロニ
クス、及びメモリアドレス発生器は第３図に示したもの
と同一である。従って、該チャンネル制御回路は、命令
バス６０２を介してピンＲＡＭに接続されるＲＡＭデー
タデコーダ６０４を持っている。命令バスは第２図中の
バス２２２，２２８．２３４に対応する。ＲＡＭデータ
デコーダ６０４は又バス６１０を介してメモリアドレス
発生器６０８へ接続されている。注意すべきことである
が、第３図において、ライン３１０は単一の制御ライン
を有していたが、第６図においては、それはマルチピッ
ト幅のバスである。メモリアドレス発生器は、例えば、
第２図中のバス２２０゜２２６．２３２に対応するアド
レスバス６０６を介してＲＡＭ２１０，２１２，２１４
等のピンＲＡＭへ接続されている。ＲＡＭデータデコー
ダ６０４は、データバス６１２及び６１４を介してピン
エレクトロニクス６６４へ接続されている。ピン制御回
路６２０はライン６２２．６２４，６２６を介してピン
エレクトロニクス６６４へ接続されている。該ピンエレ
クトロニクスは、ライン６２６を介してピン制御回路６
２０へ接続されている。ドライバ６３０の３状態入力は
ライン６２４を介してピン制御回路６２０へ接続されて
いる。

ピン制御器６２０はライン６２２を介してデータレシー
バ６２８からデータを受け取る。データレシーバ６２８
及びピンドライバ６３０はライン６３２を介して共通接
続されており、該ライン６３２は又そのチャンネルの夫
々のテストピンへ接続されている。ＲＡＭデータデコー
ダ６０４、メモリアドレス発生器６０８及びピン制御器
６２０はライン６１６を介してクロック発生器２０６へ
接続されている。ＲＡＭデータデコーダ３０４及びメモ
リアドレス発生器６０８もライン６１８を介して同期信
号発生器及びクロック発生器２０６へ接続されている。

更に、チャンネル制御回路６００は、双方向バス６３６
によってＲＡＭデータデコーダ６０４へ接続されており
且つバス６３８によってメモリアドレス発生器６０８へ
接続されているキャッシュメモリ６４０を有している。

ループのプログラム化は、ループが繰り返されるべき回
数のみならずループ内の最初及び最後の両方の命令のア
ドレスをメモリアドレス発生器６０８内に格納すること
を必要とする。テストシーケンスにおける正に最初のル
ープに対して、この情報は不図示の手段によってテスト
の開始前にメモリアドレス発生器へ与えられる。メモリ
アドレス発生器がループの最初のアドレスに到着すると
。

それは、該ループ内の最後の命令に到達する迄。

この命令及びキャッシュメモリ６４０内の次続の全ての
命令を格納する。これらの命令はバス６３６上をＲＡＭ
デーダデコーダ６０４からバス６３８上に発生されるア
ドレスの制御下においてキャッシュメモリへ与えられる
。該ループ内の最後の命令に到着すると、メモリアドレ
ス発生器はそれがプログラムされている回数、キャッシ
ュメモリ内に格納されている命令を繰り返す。このこと
は、バス６３８上にアドレスを発生させることを方眼紙
、該アドレスはキャッシュメモリをして命令を双方向バ
ス６３６上をＲＡＭデータデコーダ６０４内へ送らせる
。該ループの期間中、ＲＡＭデータデコーダはバス６０
２上の命令ではなく、バス６３６上に到着する命令をデ
コードする。然し乍ら、１つの付加的なワードがバス６
０２を介してピンメモリからＲＡＭデータデコーダ６０
４内へアクセスされ、且つそこからバス６１０を介して
メモリアドレス発生器６０８内へアクセスされる。

こカワードは８０ビツトを有しており、最初と最後の命
令及び該プログラム内の次のループに対する繰返し回数
を命令する為に使用される。この命令は、ＲＡＭデーダ
デコーダがキャッシュメモリ内の命令から離れて動作す
る間にアクセスすることが可能であるので、それはプロ
グラムに対して「透明」であり、即ち、それはその特定
のチャンネルのタイミングに影響を与えることは無い。

このことは、該命令がテストを実行する為の命令と同一
のメモリ内における順番であっても、該当する。

ループサイクルが十分に長く、従ってピンＲＡＭ内に格
納されるデータがメモリのリフレッシュ動作が欠乏する
為に喪失されるかも知れない場合、メモリアドレス発生
器６０８内のリフレッシュカウンタが起動されて、「ダ
ミー」アドレスを発生し、それはピンＲＡＭをリフレッ
シュする為に使用される。これらのダミーアドレスは、
そのデータをリフレッシュする為にピンＲＡＭ内の「水
平」行の各々をアドレスする。最小リフレッシュ時間が
４ミリ秒で１，０２４個の「水平」行を持ったピンＲＡ
Ｍにおいて、データの有効性を保証する為にはラインの
各々は約４マイクロ秒毎にアドレスされねばならない。

従って、ループサイクルが４マイクロ秒の長さに近づく
と、リフレッシュカウンタが起動される。より短いルー
プの場合、リフレッシュ機能を実行することは必要では
ない。

このリフレッシュサイクルは又、ピンＲＡＭにおいてデ
ータの喪失を回避する為に長井ホールドオフサイクルの
期間中に使用される。

更に注意すべきことであるが、長さが制限されないルー
プを使用することが可能であるが、そのループに必要と
される命令数はキャッシュメモリには適合しない、この
場合には、キャッシュメモリ内の命令数が無くなりピン
ＲＡＭ内の命令へ復帰してループを完了する迄、ＲＡＭ
データデコーダはキャッシュメモリからランする。この
ことは、ＤＲＡＭのサイクル時間が長い為に起こること
の、自炊の命令へ瞬時にアクセスすることの必要性、及
び次のループに対するサイクル数及びアドレスをフェッ
チし且つロードするための必要な時間を与えることの問
題を解消している。

サイクル内の次のループに対する開始アドレスに到着す
ると、これらの命令は、ループ内の最後の命令に到達し
、上述した処理が繰り返される迄、メモリアドレス発生
器６０８によってキャッシュメモリ内へロードされる。

所要のピンＲＡＭの量を減少させる為の別の技術は１文
脈従属コード化を使用することである。

第５図の説明において、テスタの特定の命令を指名する
為に５ビツトパケツトの内３つのピットのみが使用され
ることを述べた。該パケットの他の残りの２ビツトは予
備ピットであり、それは、例えば、所望により、２５０
ピコ秒の分解能を与えるために使用することが可能であ
る。然し乍ら。

当業者によって容易に認識される如く、命令を指名する
のに３ビツトを使用することは８つの可能な命令を可能
とするに過ぎない。このことは、テスタの通常の動作を
可能とするのには少な過ぎる。

文脈従属コーディングはこの問題を解消するものである
。

表２は４つの可能なマシン状態の各々に対する０乃至７
とラベルを付した８つの可能な命令を示している。現在
迄のところ、ＵＵＴのピンの状態を言及してきた。テス
タの各チャンネルは独立的なテスタとして機能する。こ
れらのチャンネルの各々は、割り当てられた作業を実行
する有限の状態マシンを有している。有限状態マシンは
当業者等に公知であり、その説明は割愛する。然し乍ら
、ピン状態とマシン状態との間の混乱を回避する為に、
後者は大文字で表すこととする。即ち、例えば、ＤＲＩ
ＶＥ状態である。表２において、いずれかの状態におい
て同一の命令数を持った命令は同一の二進コードを持っ
ている。即ち、二進０乃至二進７である。命令数及び二
進数の右側には、どの特定のコードがテスタによって中
断されたかを意味する説明である。種々の状態に対する
命令を比較すると分かるが、テスタのそのチャンネルが
現在いる状態に依存して異なった命令として同一の二進
コードが中断される。従って、テスタは命令をデコード
する場合にテスタ動作の文脈を利用する。例えば、二進
コードｒｏＯＯＪを持った命令番号０は、高インピーダ
ンス状態のいて「ＤＲＩＶＥ状態へ移行」することを意
味し、この命令は何部意味をなさない。ＤＲＩＶＥ状態
において、同一の命令二進「０００」は「高入力をトグ
ルし且つＤＲＩＶＥ状態に留まる」ことを意味する。従
って、この文脈従属コーディングは、テスタのそのチャ
ンネルの状態を、実際上、該コードの一部として使用す
ることによって、特定の命令を指定する為の減少したピ
ット数を与える。このことは、与えられた数の可能な命
令に対して必要とされるピット数を減少させる。例えば
、テスタがその各々が８つの可能な命令を持っている８
つの可能な状態を持っていると、６４の可能な命令が存
在する。

メＬ礼 命令番号　二進コード　　　　命令 高インピーダンス（ＨＩＺ）状態　　　　　２ｏ　　　
　０００　　駆動状態へ移行 １　　　００１　　次のパケットはホールドオ　　３フ
カウントを具備し、１目ＩＺ 状態に維持　　　　　　　　　４ ２　　　　０１０　　　条件付ループ、低テスト、　　
　５ＨＩＺ状態に維持 ３　　　０１１−条件付ループ、高テスト、　　　６Ｈ
ＩＺ状態に維持 ４　　　１００　　条件付ループ、テスト無、　　　７
旧２状態を維持 ５　　　１０１　　低測定、測定状態にエンタ　　０６
　　　１１０　　高測定、′／Ｓ定状態にエンタ　　１
７　　　　１１１　　　ＨＩＺ状態測定に移行　　　　
　　２駆動状態 ｏ　　　　　ｏｏｏ　　　高山カドグル、駆動状態を維
持　　　　　　　　　　　　３ １　　　００１　　次のパケットはホールドオ　　４フ
カウントを具備し、　）ＩＩＺ 状態に維持 ０１０　　条件付ループ、テスト無。

駆動状態維持 ０１１　　　ＨＩＺ状態へ移行、トグル出出 １００　　　旧２状態へ移行、出力不変１１０　　　Ｈ
ＩＺ状態測定へ移行、トグル出力 １１０　　　）ＩＩＺ状態測定へ移行、出力不変 １１１　　予備 測定状態 ＯｏＯ遷移無しチェック ００１　１遷移チエツク ０１０　　　次のパケットはホールドオフカウントを具
備し、測定 状態維持 ０１１　　条件付ループ １００　　　駆動状態へ移行 ５　　　　１０１　　　ＨＩＺ状態へ移行６　　　　１
１０　　　ＨＩＺ状態測定へ移行７　　　１１１　　予
備 ＨＩＺ状態測定 ０　　　　０００　　　）ＩＩＺ状態へ移行１　　　　
００１　　　駆動状態へ移行２　　　０１０　　次のパ
ケットはホールドオフカウントを具備し、測定 状態維持 ３　　　０１１　　条件付ループ ４　　　１００　　予備 ５　　　１０１　　予備 ６　　　１１０　　予備 ７　　　１１１　　予備 これらの命令をコード化するのには、通常、５ビツト又
はパケット内の全てのピットを必要とする。本発明にお
いては、２つのピットはその他の目的の為に自由とされ
ており、例えばテスタを種々の状態へコマンドする能力
において何部ロスを発生すること無しに、より大きなタ
イミング分解能を提供している。

表２内の命令を表１内の二−モニックと比較すると分か
るが、正確な一致は存在しない。例えば。

表１における最初の命令はワード１、セグメントＣ、ピ
ット２−６、ｒＧＯＬＯＷＪで発生している。表２には
この様な命令は存在しない。何故ならば、テスタは、３
状態が使用されているという事実を利用しているからで
ある。このタイプの論理において、高インピーダンス出
力の起動は、ドライバ回路への入力をオーバーライド即
ち優越し、且つドライバ出力は高インピーダンス状態に
維持される。従って、ドライバは、その信号入力におけ
る信号に無関係に、高インピーダンス状態にある。表１
内に示したテストの開始前に、該チャンネルは高インピ
ーダンス状態へ移行し且つ低出力を供給すべくプログラ
ムされている。高インピーダンス状態が支配的となり且
つ出力は高インピーダンス値へ移行する。テスト内の最
初の命令、即ち出力が低へ移行すること、に到達すると
、使用される実際の命令は二進ｒｏＯＯＪである。テス
タは高インピーダンス状態にあるので、この命令は「駆
動状態へ移行」として解釈される。テスタが高インピー
ダンス状態から出ると、オーバライドが取り消され、且
つドライバは該ピンを低へ駆動する。表１中の次の命令
は、テスタのチャンネルに対しての高インピーダンス状
態の測定することである。適切な命令に関し決定する前
に、テスタが駆動する次の時間を捜索する。このことは
、図示したテストシーケンスの最後において発生し且つ
テスタはこの時間に高へ駆動する。従って、次の命令二
進ｒｌｏＩＪ　　（命令番号５）を選択し、それはテス
タが高インピーダンス測定状態へ移動し且つ出力をトグ
ルする。これにより、テスタのこのチャンネルが駆動状
態へエンターする次の時期に出力を高状態とさせる０次
の命令は高インピーダンス状態に対する測定を停止し且
っテスタのチャンネルを高インピーダンス状態とさせる
。表２の高インピーダンス測定状態の欄を見ると分かる
が、最初の命令、即ち二進ｒｏＯＯＪは、テスタを高イ
ンピーダンス状態とさせる。テストの次のフェーズは、
ＵＵＴが駆動することが予定され且つ１が予定される。

従って、そのチャンネルに対するピン上に関するＵＵＴ
の出力によって与えられる高を測定を開始することが望
まれる。高インピーダンス状態にあるので、可能性のあ
る命令を探し、そこで、命令番号６、即ち二進ｒｌｌＯ
Ｊが「高を測定し且つ測定状態をエンター」であること
が分かる。この測定を行うに必要な期間の終ねりに、再
度、高インピーダンス状態をエンターして不確定性期間
を受け入れる。現在は測定状態にあるので、可能性のあ
る命令をテーブルで探し且つ命令番号５がチャンネルを
、再度、高インピーダンス状態とさせることが分かる。

テストの次のフェーズはテスタのそのチャンネルに対し
て高インピーダンス出力に対しての測定を行うことであ
る。高インピーダンス状態にはないので、命令番号７が
高インピーダンス測定出力状態とさせることが分かる。

最後に、テスタのそのチャンネルはＵＵＴを高へ駆動せ
ねばならず、それは命令番号２の高インピーダンス測定
状態である「駆動状態へ移行」によって達成される。出
力状態をトグルすることによって命令番号２でドライバ
を高出力状態とさせたことを思い起こすと、駆動状態に
エンターするや否や出力は自動的に高となる。

以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は従来の資源共用システムのブロック線図、第２
図は本発明に基づくシステムの１実施例のブロック線図
、第３図は第２図に示した本発明に元図区チャンネル制
御回路の詳細なブロック線図、第４図は第３図に示した
ＲＡＭデータデコーダのブロック線図、第５図は本発明
に基づくテスタの１つのピンに関する典型的なテストシ
ーケンスを示したタイミング線図、第６図はキャッシュ
メモリを包含するチャンネル制御回路のブロック線図、
である。 （符号の説明） ２００　：機能テスタ ２０２：中央プロセサ ２０６：クロック発生器 ２１０．２１２，２１４：ピンＲＡＭ ２２４．２３０，２３６：チャンネル制御器２３８１．
２５２，２６６：ピンエレクトロニクス ２３８：テスト中のユニット（ＵＵＴ）特許出願人　　
　　フェアチャイルド　セミコンダクタ　コーポレーシ
ョ ン ヒ”？ＲＭ朽　　　　　　　　　　　　　　　　　　ピ
ンＲＡ−へ１１トピンへ 手続補正書（オｊ′：） 昭和６２年６月１１１１日 特許庁長官　　黒　１）明　雄　殿 １、事件の表示　　　昭和６１年　特　許　願　第２９
５０４８号３、補正をする者 事件との関係　　　特許出願人 ４、代理人 ５、補正命令の日付

Claims (1)

1. 【特許請求の範囲】 １、電子回路をテストする装置において、複数個のテス
   タチャンネルを持っており、各チャンネルが、テスト中
   のユニットのテスト点と接触する為のテストピン手段、
   前記ピンの動作状態を制御する為に前記ピンに接続され
   ているチャンネル制御回路手段、前記チャンネル制御回
   路の動作シーケンスを指示するテスト命令を格納するピ
   ンメモリ回路手段、を有しており、前記ピンメモリ回路
   手段はそのチャンネルに対して新たなテスト命令が必要
   とされる解きにのみ前記チャンネル制御回路手段によっ
   て制御されて前記ピンメモリ手段を次のアドレスへサイ
   クルさせることを特徴とする装置。 ２、特許請求の範囲第１項において、チャンネル制御回
   路手段は、前記ピンを所定の信号で駆動する為のピンド
   ライバ、前記テスト点からデータを受け取る為のデータ
   受取器、を有することを特徴とする装置。 ３、特許請求の範囲第２項において、前記ピンドライバ
   回路は３状態論理回路であり、前記チャンネル制御回路
   が前記テスト点からデータを受け取るべく指示された時
   に高インピーダンス出力状態が選択されることを特徴と
   する装置。 ４、特許請求の範囲第２項において、各チャンネル制御
   回路へ供給されるクロック信号を発生するクロック発生
   回路手段を有しており、各チャンネル制御回路は、所要
   の場合に、前記クロック信号と同期して前記メモリをサ
   イクル動作させることを特徴とする装置。 ５、特許請求の範囲第４項において、前記クロック発生
   器は本装置の動作を制御する中央処理装置に接続されて
   おり、前記中央処理装置は前記クロック発生器回路を制
   御してすべてのチャンネルに対してテストシーケンスを
   開始させる信号を発生することを特徴とする装置。 ６、特許請求の範囲第１項において、各ピンメモリ回路
   手段はランダムアクセスメモリ（ＲＡＭ）であることを
   特徴とする装置。 ７、特許請求の範囲第６項において、各ピンメモリ回路
   手段はダイナミックランダムアクセスメモリ（ＤＲＡＭ
   ）であることを特徴とする装置。 ８、特許請求の範囲第７項において、前記ピンメモリ手
   段の寸法は各チャンネルに対して同一ではないことを特
   徴とする装置。 ９、特許請求の範囲第２項において、前記テストピンは
   デジタル信号で駆動され且つ前記受け取ったデータはデ
   ジタル信号であることを特徴とする装置。 １０、各チャンネル内においてテスト中のユニットのテ
   スト点と接触する為のテストピン及び前記テストピンの
   動作状態を決定する命令を格納するピンメモリ回路を持
   った電子回路に対するマルチチャンネルテスタを動作さ
   せる方法において、そのチャンネルの動作状態を変化さ
   せる為に新たなテスト命令が必要とされる場合にのみ前
   記ピンメモリ回路を次のアドレスへサイクル動作させる
   ことを特徴とする方法。 １１、特許請求の範囲第１０項において、前記動作状態
   は、前記ピンを所定の信号で駆動すること、及び前記テ
   スト点からデータを受け取ることを包含することを特徴
   とする方法。 １２、特許請求の範囲第１１項において、クロック信号
   を発生し、所要の場合に前記クロック信号と同期して前
   記メモリ回路をサイクル動作させることを特徴とする方
   法。 １３、特許請求の範囲第１２項において、すべてのチャ
   ンネルに対してテストシーケンスを開始させ且つすべて
   のチャンネルに対して前記テストシーケンスを停止させ
   る信号を発生することを特徴とする方法。 １４、特許請求の範囲第１３項において、前記所定の信
   号及び前記受け取ったデータはデジタル信号であること
   を特徴とする方法。 １５、各々チャンネルにおいてテスト中のユニットのテ
   スト点と接触する為のテストピン及び前記テストピンの
   動作状態を決定する命令を格納するピンメモリ回路を持
   った電子回路用のマルチチャンネルテスタ用のチャンネ
   ル制御回路において、前記チャンネル制御回路は前記テ
   ストピン及び前記ピンメモリ回路の出力との間に接続さ
   れており、且つ前記ピンメモリの出力に接続されており
   前記出力に表れる命令をデコードする手段、前記デコー
   ドする手段に接続されており前記デコードする手段から
   の制御信号に応答して前記ピンの動作状態を制御する手
   段、前記デコードする手段に接続されており前記ピンメ
   モリ内に次の命令のアドレスを発生する手段、を有して
   おり、前記アドレス発生器は、そのチャンネルの動作状
   態を変化させる為に新たな命令が必要な場合にのみ前記
   次のアドレスへ前記メモリをサイクル動作させることを
   特徴とする回路。 １６、特許請求の範囲第１５項において、前記ピン制御
   手段は、前記ピンを所定の信号で駆動するピンドライバ
   、及び前記テスト点からのデータを受け取るデータ受取
   器、を有することを特徴とする回路。 １７、特許請求の範囲第１６項において、前記ピンドラ
   イバ回路は３状態論理回路であり、前記チャンネル制御
   回路が前記テスト点からデータを受け取るべく指示され
   る場合に高インピーダンス出力状態に選択されることを
   特徴とする回路。 １８、特許請求の範囲第１５項において、前記メモリア
   ドレス発生器は、前記テスタのすべてのチャンネルに共
   通なクロック信号と同期して前記メモリをサイクル動作
   させることを特徴とする回路。 １９、特許請求の範囲第１８項において、前記デコーダ
   及びピン制御器は前記クロック信号と同期して動作する
   ことを特徴とする回路。 ２０、特許請求の範囲第１９項において、前記デコーダ
   及び前記アドレス発生器は開始／停止信号に応答し、該
   開始／停止信号は前記開始／停止信号と同期して前記ピ
   ンメモリ内の一連のテスト命令からなるテストシーケン
   スを開始させ且つ前記テスタの全てのチャンネルにおい
   て前記開始／停止信号と同期して前記テストシーケンス
   を停止させることを特徴とする回路。 ２１、特許請求の範囲第２０項において、前記ピンメモ
   リはダイナミックランダムアクセスメモリ（ＤＲＡＭ）
   回路であることを特徴とする回路。 ２２、特許請求の範囲第１９項において、前記クロック
   信号の周波数は実質的に１００ＭＨｚであることを特徴
   とする回路。 ２３、各チャンネルにおいてテスト中のユニットのテス
   ト点と接触する為のテストピン及び前記テストピンの動
   作状態を決定するテスト命令を格納するピンメモリ回路
   を持った電子回路用のマルチチャンネルテスタ用のチャ
   ンネル制御回路において、前記チャンネル制御回路は前
   記テストピンと前記ピンメモリ回路の出力との間に接続
   されており、且つ前記ピンメモリの出力に応答し前記テ
   ストピンの現在の動作状態と前記ピンの次の動作状態と
   の間を所望の間隔でタイミングを取るプログラム可能な
   タイミング手段、前記タイミング手段に接続されており
   前記ピンメモリ内に次の命令のアドレスを発生する手段
   、を有しており、前記メモリは前記プログラムした時間
   の終わりにおける前記次のアドレスへサイクル動作され
   ることを特徴とする回路。 ２４、特許請求の範囲第２３項において、前記チャンネ
   ル制御回路が、前記ピンを所定の信号で駆動するピンド
   ライバ、前記テスト点からのデータを受け取る為のデー
   タ受け取り器、を有することを特徴とする回路。 ２５、特許請求の範囲第２４項において、前記ピンドラ
   イバ回路は３状態論理回路であって、高インピーダンス
   出力状態は前記チャンネル制御回路が前記テスト点から
   データを受け取るべく指示される解きに選択されること
   を特徴とする回路。 ２６、特許請求の範囲第２３項において、前記メモリア
   ドレス発生器は、前記テスタの全てのチャンネルに共通
   なクロック信号と同期して前記メモリをサイクル動作さ
   せることを特徴とする回路。 ２７、特許請求の範囲第２６項において、前記チャンネ
   ル制御回路は、前記ピンメモリの出力に接続されており
   前記出力に表れる命令をデコードするデコーダ及び前記
   デコーダからの制御信号に応答して前記ピンの動作状態
   を制御するピン制御器を有しており、前記デコーダ及び
   ピン制御器は前記クロック信号に同期して動作すること
   を特徴とする回路。 ２８、特許請求の範囲第２７項において、前記デコーダ
   及び前記アドレス発生器は開始／停止信号に応答し、該
   開始／停止信号は前記開始／停止信号と同期して前記ピ
   ンメモリ内の一連のテスト命令からなるテストシーケン
   スを開始させ且つ前記テスタの全てのチャンネルにおい
   て前記開始／停止信号に同期して前記テストシーケンス
   を停止させることを特徴とする回路。 ２９、特許請求の範囲第２３項において、前記ピンメモ
   リはダイナミックランダムアクセスメモリ（ＤＲＡＭ）
   であることを特徴とする回路。 ３０、特許請求の範囲第２７項において、前記クロック
   信号の周波数は実質的に１００ＭＨｚであることを特徴
   とする回路。 ３１、各々のチャンネルにおいてテスト中のユニットの
   テスト点と接触するテストピン及び前記テストピンの動
   作状態を決定するテスト命令を格納するピンメモリ回路
   を持った電子回路用のマルチチャンネルテスタを動作さ
   せる方法において、チャンネル制御回路が前記テストピ
   ンと前記ピンメモリ回路の出力との間に接続されており
   、前記テストピンの現在の動作状態と前記ピンの次の動
   作状態との間に所望の間隔を計時する為に前記ピンメモ
   リ回路の前記出力に表れる命令を使用してタイマをプロ
   グラムし、前記テストピンの前記次の動作状態に対する
   新たなテスト命令に対する次のアドレスへ前記ピンメモ
   リ回路をサイクル動作させることを特徴とする方法。 ３２、特許請求の範囲第３１項において、前記動作状態
   は、前記ピンを所定の信号で駆動すること、及び前記テ
   スト点からデータを受け取ることを包含することを特徴
   とする方法。 ３３、特許請求の範囲第３２項において、前記ピンはピ
   ンドライバ回路によって駆動され、且つ前記チャンネル
   制御回路が前記テスト点からデータを受け取るべく指示
   された時に前記ピンドライバ回路を高インピーダンス状
   態とさせることを特徴とする方法。 ３４、特許請求の範囲第３１項において、前記メモリは
   前記テスタの全てのチャンネルに対して共通なクロック
   信号と同期してサイクル動作されることを特徴とする方
   法。 ３５、特許請求の範囲第３４項において、前記デコーダ
   及びピン制御器は前記クロック信号と同期して動作する
   ことを特徴とする方法。 ３６、特許請求の範囲第３５項において、開始／停止信
   号は前記同期信号と同期して前記ピンメモリ内の一連の
   テスト命令からなるテストシーケンスを開始させ且つ前
   記テスタの全てのチャンネルにおいて前記同期信号と同
   期して前記テストシーケンスを停止させることを特徴と
   する回路。 ３７、電子回路をテストする装置において、複数個のテ
   スタチャンネルを持っており、各チャンネルが、テスト
   中のユニットのテスト点と接触する為のテストピン手段
   、前記テストピンの動作状態を指示するテスト命令を格
   納するピンメモリ回路手段、前記ピンと前記ピンメモリ
   手段の出力との間に接続されており前記ピンメモリ出力
   に表れるテスト命令に応答して前記ピンの動作状態を制
   御するチャンネル制御回路手段であって前記テストピン
   の現在の動作状態と前記ピンの次の動作状態との間に所
   望の間隔を掲示する為に前記ピンメモリ手段出力に表れ
   る命令に応答するプログラム可能なタイマー手段を具備
   するチャンネル制御回路手段、前記タイミング手段に接
   続されており前記ピンメモリ手段なの次の命令のアドレ
   スを発生させる手段、を有しており、前記メモリは前記
   プログラムした時間の終わりに次のアドレスへサイクル
   動作させることを特徴とする回路。 ３８、特許請求の範囲第３７項において、前記チャンネ
   ル制御回路手段は、前記ピンを所定の信号で駆動する為
   のピンドライバ、前記テスト点からデータを受け取る為
   のデータレシーバ、を有することを特徴とする回路。 ３９、特許請求の範囲第３８項において、前記ピンドラ
   イバ回路は３状態論理回路であって、高インピーダンス
   出力状態は前記チャンネル制御回路が前記テスト点から
   データを受け取ることを指示された時に選択されること
   を特徴とする回路。 ４０、特許請求の範囲第３７項において、前記メモリア
   ドレス発生器は前記テスタの全てのチャンネルに共通な
   クロック信号と同期して前記ピンメモリ手段をサイクル
   動作させることを特徴とする回路。 ４１、特許請求の範囲第４０項において、前記チャンネ
   ル制御回路は、前記ピンメモリの出力に接続されており
   前記出力に表れる命令をデコードする為のデコーダ及び
   前記デコーダからの制御信号に応答して前記ピンの動作
   状態を制御する為のピン制御器、を有しており、前記デ
   コーダ及びピン制御器は前記クロック信号と同期して動
   作することを特徴とする回路。 ４２、特許請求の範囲第４１項において、前記デコーダ
   及び前記アドレス発生器は同期信号に応答し、該同期信
   号は前記同期信号と同期して前記ピンメモリ内の一連の
   テスト命令からなるテストシーケンスを開始させ且つ前
   記テスタの全てのチャンネルにおいて前記開始／停止信
   号と同期して前記テストシーケンスを停止させることを
   特徴とする回路。 ４３、特許請求の範囲第３７項において、前記ピンメモ
   リ手段はダイナミックランダムアクセスメモリ（ＤＲＡ
   Ｍ）であることを特徴とする回路。 ４４、特許請求の範囲第４１項において、前記クロック
   信号の周波数は実質的に１００ＭＨｚであることを特徴
   とする回路。 ４５、特許請求の範囲第３７項において、前記ピンメモ
   リ手段の出力を並列形式から直列形式へ変換させる手段
   を有しており、前記プログラム可能なタイミング手段に
   接続されるピット列を発生させることを特徴とする回路
   。 ４６、複数個のテスタチャンネルを持った電子回路をテ
   ストする装置用のメモリ回路において、各チャンネルは
   前記夫々のメモリ回路内に格納されている一連のテスト
   命令に応答して前記チャンネルの動作状態を制御する為
   のチャンネル制御回路を持っており、前記メモリ回路は
   、前記テスト命令を格納する為のダイナミックランダム
   アクセスメモリ（ＤＲＡＭ）回路手段、前記ＤＲＡＭ回
   路及び前記チャンネル制御回路へ接続されており前記Ｄ
   ＲＡＭ回路からのテスト命令のシーケンスの一部を可能
   する為のキャッシュメモリ回路手段、を有しており、前
   記チャンネル制御回路は前記ＤＲＡＭ回路をリフレッシ
   ュする一方前記キャッシュメモリ手段内に格納されるテ
   スト命令から前記チャンネルの動作を制御し、その際に
   前記テスト命令のシーケンスにおいて逆ループを許容す
   ることを特徴とする回路。 ４７、特許請求の範囲第４６項において、前記ＤＲＡＭ
   回路は該メモリの行をアドレスすることによってリフレ
   ッシュされることを特徴とする回路。 ４８、特許請求の範囲第４６項において、前記ＤＲＡＭ
   回路は、そのチャンネルに対して新たなテスト命令が必
   要とされる時にのみサイクル動作されることを特徴とす
   る回路。 ４９、複数個のチャンネルを持った電子回路用のマルチ
   チャンネルテスタを動作させる方法において、各チャン
   ネルは夫々のダイナミックランダムアクセスメモリ（Ｄ
   ＲＡＭ）回路内に格納されているテスト命令のシーケン
   スに応答して前記チャンネルの動作状態を制御するチャ
   ンネル制御回路を持っており、前記方法は前記テスト命
   令のシーケンスにおいて逆ループを可能とさせるもので
   あって、前記ＤＲＡＭからのテスト命令のシーケンスの
   一部をキャッシュメモリ回路内に格納し、前記キャッシ
   ュメモリ内のテスト命令から前記チャンネルを動作し一
   方同時的に前記ＤＲＡＭ回路をリフレッシュさせること
   を特徴とする方法。 ５０、特許請求の範囲第４９項において、前記リフレッ
   シュするステップが前記ＤＲＡＭメモリの１行をアドレ
   スすることを包含することを特徴とする方法。 ５１、特許請求の範囲第４９項において、前記ＤＲＡＭ
   回路は、そのチャンネルの動作状態を変化させる為に新
   たなテスト命令が必要とされる場合にのみ次のアドレス
   へサイクル動作されることを特徴とする方法。 ５２、電子回路用のマルチチャンネルテスタを動作する
   方法において、各チャンネルはメモリ回路内に格納され
   ているテスト命令のシーケンスによって制御されるもの
   であって、新たなテスト命令を得る為に次のアドレスへ
   前記メモリをサイクル動作させ、前記新たなテスト命令
   をデコードしてチャンネルによって次の動作状態を決定
   し、前記デコード動作はそのチャンネルの現在の動作状
   態に依存することを特徴とする方法。 ５３、電子回路用のマルチチャンネルテスタにおいて、
   各チャンネルはメモリ回路内に格納されるテスト命令の
   シーケンスによって制御されるものであって、新たなテ
   スト命令を得る為に次のアドレスへ前記メモリをサイク
   ル動作させる手段、チャンネルによって次の動作状態を
   決定する為に前記新たなテスト命令をデコードする手段
   、を有しており、前記デコード動作はそのチャンネルの
   現在の動作状態に依存することを特徴とするマルチチャ
   ンネルテスタ。