JPWO2003040739A1 - 半導体デバイス試験装置 - Google Patents
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Abstract
一度に複数の半導体デバイスを試験する半導体デバイス装置であって、各半導体デバイスに固有のデータを同時に書き込むことを可能とした半導体デバイス試験装置で同時書き込み可能化による回路規模の増大を抑える構成を提供する。半導体デバイス試験装置を構成する整数遅延発生部及び端数遅延データ発生部から成るペアを被試験半導体デバイスのピン数分設け、更に各ペア毎に被試験半導体デバイスの数に対応した数の波形制御部を設け、この波形制御部で各被試験半導体デバイスの同一属性のピンに印加する試験パターン信号を生成するためのセット及びリセットパルスを発生し、被試験パターン信号を生成する。波形制御部に試験パターンデータに代えて個別データを印加することにより個別データを同時に被試験半導体デバイスに書き込むことができる。
Description
技術分野
この発明は同時に複数の被試験半導体デバイスを試験する場合において、各被試験半導体デバイス毎に異なる内容の個別データを同時に書き込むことを可能とした半導体デバイス試験装置に関する。
背景技術
フラッシュメモリ等と呼ばれている不揮発性メモリは各メモリ毎に、例えば製造者名、製品の型番、製造番号などの個別データを記憶させて製品として出荷される。個別データを記憶させるタイミングとしては半導体デバイスが製造ラインから検査ラインに移され、検査の途中で書き込みを行なう場合が多い。
図２に個別データの書き込みを可能とした従来の半導体デバイス試験装置の概略の構成を示す。半導体デバイスの中の特にメモリの試験は被試験メモリに所定の試験パターンを記憶させ、この記憶した試験パターンを読み出し、読み出したデータと期待値とを比較し、不一致が検出されると、その不一致が発生したアドレスのメモリセルに不良セルが存在すると判定する。不揮発性メモリの場合も同様の方法で試験が行なわれる。
図２に示す半導体デバイス試験装置では被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに試験パターンを書き込む部分の構成のみを示している。つまり、タイミングデータ発生器１１は被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに印加する試験パターン信号の立上りのタイミング及び立下りのタイミングをユーザが予め自由に設定して記憶しており、このタイミングデータをタイミング発生部１５に送り込み、このタイミング発生部１５において、タイミングデータとパターンデータ発生器１２から送られてくるパターンデータの論理値に従って、テストサイクルの初期位相位置から所定の遅延時間が与えられたタイミングに設定されたセットパルスＳＰとリセットパルスＲＰとを生成する。
タイミング発生部１５から出力されたセットパルスＳＰとリセットパルスＲＰは分岐部Ｊ１とＪ２で被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの数に対応して分岐され、各分岐された経路に設けた位相合わせのための可変遅延素子１７を通じて波形発生部１８Ａ〜１８Ｎに印加される。
波形発生部１８Ａ〜１８ＮはそれぞれＳ−Ｒフリップフロップによって構成され、そのセット端子ＳにセットパルスＳＰを印加し、試験パターン信号の立上りのタイミングを制御する。また、Ｓ−Ｒフリップフロップのリセット端子ＲにはリセットパルスＲＰを印加し、試験パターン信号の立下りのタイミングを制御する。尚、波形制御部１５Ａは波形発生部１８Ａ〜１８Ｎで発生する試験パターン信号の波形を例えばＮＲＺ波形にするか、或はＲＺ波形にするか、他の波形モードにするかを制御する制御部である。波形モードの設定は試験開始に先立って予め波形制御部１５Ａに設定される。
波形発生部１８Ａ〜１８Ｎで発生した試験パターン信号はドライバ１９Ａ〜１９Ｎを通じて被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに印加される。図２では被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各一つのピンに試験パターン信号を印加する構成を示している。従って、現実にはこの図２に示す構成が被試験半導体デバイスＤＵＴ１〜ＤＵＴｎのピン数分設けられることになる。
ここで、タイミング発生部１５の構成について補足説明する。タイミング発生部１５はパターンデータ発生器１２から送られてくるパターンデータと設定された波形モードに従ってセット信号ＳＥＴとリセット信号ＲＳＴとを生成する波形制御部１５Ａと、タイミングデータ発生器１１から送られてくるタイミングデータの中の基準クロックＲＥＦＣＬＫの周期の整数倍に相当する遅延時間を発生する整数遅延発生部１５Ｂと、タイミングデータ発生器１１から送られてくるタイミングデータの中の基準クロックＲＥＦＣＬＫの周期に満たない端数に相当する遅延データを生成する端数遅延データ発生部１５Ｃと、この端数遅延データ発生部１５Ｃが生成した端数遅延データに従ってセットパルスＳＰに端数遅延時間を与える一対の端数遅延発生部１５Ｄ，１５Ｅとによって構成される。
端数遅延データ発生部１５Ｃは整数遅延発生部１５Ｂで整数分の遅延時間が経過したタイミングで端数遅延データ発生部１５Ｃに起動信号と端数遅延データを印加し、この起動信号に同期して波形制御部１５Ａが出力するセット信号ＳＥＴが試験パターン信号の立上げを指示する例えば「１」論理であった場合は端数遅延発生部１５Ｄに立上りのタイミングを規定する端数遅延データを送り込む。
また、波形制御部１５Ａから出力されているリセット信号ＲＳＴが試験パターン信号の立下げを指示する「１」論理であった場合には、立下り側の端数遅延発生部１５Ｅに端数遅延データを送り込む。
このようにして、試験パターン信号の立上り側のタイミング及び立下り側のタイミングが規定され、この試験パターン信号が全ての被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに共通に印加される。
次に、各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに個別データを書き込む動作について説明する。各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに書き込む個別データは個別データ記憶部１３に格納されている。個別データを書き込む場合にはマルチプレクサ１４はＢ側に切替えられ、パターンデータに代わって個別データがタイミング発生部１５に入力される。
各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに印加する個別データは各入力ピンに関しては１ビットのデータ列で構成され、この１ビットのデータ列が複数の入力ピンに対して複数列用意されて文字、記号を表わす並列データとされる。この並列データの「１」論理と「０」論理の組合せに従ってパターンデータと同様に波形発生部１８Ａ〜１８Ｎにセットパルス及びリセットパルスが印加され、各波形発生部１８Ａ〜１８Ｎで「１」論理或は「０」論理の波形を生成し、被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに文字を表わすコード或は記号を表わすコードが印加され各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに書き込みが行なわれる。
この書き込みに当って従来は全ての被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの中の１個にライトイネーブル信号／ＷＥを印加し、そのライトイネーブル信号／ＷＥが印加された被試験半導体デバイスにこの被試験半導体デバイスに該当する個別データ（メーカ名、デバイス名、シリアルＮＯ．等）を書き込む。この書き込み動作を被試験半導体デバイス毎に１個ずつ実行している。
上述したように、従来の半導体デバイス試験装置は分岐部Ｊ１とＪ２で被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに印加する試験パターン信号を分配しているから、全ての被試験半導体デバイスＤＵＴ１〜ＤＵＴｎには各瞬時についてみれば同一の試験パターン信号しか供給することができない。
各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎのそれぞれに個別データ記憶部１３に用意した個別データを別々に書き込むためには、被試験半導体デバイスＤＵＴ１〜ＤＵＴｎのそれぞれのライトイネーブル端子ＴＷにライトイネーブル信号／ＷＥを別々に印加し、個別データ記憶部１３に用意した個別データを、各被試験半導体デバイス毎に読み出し、その個別データをライトイネーブル信号／ＷＥによって選択された被試験半導体デバイスに対して書き込みを行なうことになる。
従って、複数の被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに対して、一個ずつ個別データの書き込みを行なわなくてはならないことになる。個別データを被試験半導体デバイスＤＵＴ１〜ＤＵＴｎのそれぞれに対して一個ずつ書き込みを行なう場合は、その書き込みに要する時間Ｔは１つの半導体デバイスに対する書き込み時間ｔに被試験半導体デバイスの数Ｎを乗じた時間Ｔ＝ｔ×Ｎとなる。従って、Ｎの数が大きいほど、個別データを書き込む時間は長くなる。現状ではＮ＝６４の場合が多い。
この欠点を解消する一つの方法として、特開２００２−８３４９９が知られている。この特許文献に開示された方法は図３に示すように個別データ記憶部１３と、マルチプレクサ１４と、波形制御部１５Ａと、整数遅延発生部１５Ｂと、端数遅延データ発生部１５Ｃとで構成されるタイミング発生部１５の全てを被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの数Ｎとピン数Ｋを乗じたＭ＝Ｎ・Ｋだけ用意することである。
このように構成すれば、マルチプレクサ１４を切り替えることにより、個別データ記憶部１３を選択すれば、各個別データ記憶部１３から被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに個別データを一度に印加することができる。
然し乍ら、この図３に示した構成によれば個別データ記憶部１３とマルチプレクサ１４と、タイミング発生部１５の数Ｍは被試験半導体デバイスの数Ｎと各被試験半導体デバイスのピン数Ｋを乗じた数Ｍ＝Ｎ・Ｋとなり、装置の回路規模が肥大化する欠点がある。因みにＮ＝６４、Ｋ＝２０とした場合、Ｍ＝１２８０となる。また、回路規模の肥大化に伴って消費電力も増加し、また発熱量が大きくなることから冷却手段も用意する必要があり、この点でもコスト高となる不都合が生じる。
この発明は回路規模が極端に肥大化することを回避しながら、各被試験半導体デバイスに対して一度に個別データを書き込むことができる半導体デバイス試験装置を提供することを目的としている。
発明の開示
この発明は被試験半導体デバイスに印加すべき試験パターンの論理値を規定する試験パターンデータを出力するパターンデータ発生器と、
被試験半導体デバイスに印加する試験パターン信号の立上り及び立下りのタイミングを規定するためのタイミングデータを出力するタイミングデータ発生器と、
被試験半導体デバイスの数をＮ、各被試験半導体デバイスのピン数をＫとした場合、ピン数Ｋに対応した数だけ設けられ、タイミングデータ発生器から出力されたタイミングデータの中の基準クロックの周期の整数倍の遅延時間を発生し、被試験半導体デバイスの各ピンに印加する試験パターン信号に基準クロックの周期の整数倍の遅延時間を与えるＫ個の整数遅延発生部と、
このＫ個の整数遅延発生部のそれぞれに対応して設けられ、整数発生部が発生する遅延時間が経過した時点で整数遅延発生部から起動信号が与えられ、この起動信号に同期して試験パターン信号の立上り及び立下りの端数遅延データを出力するＫ個の端数遅延データ発生部と、
このＫ個の端数遅延データ発生部のそれぞれに対して被試験半導体デバイスの数Ｎに対応した数ずつ設けられ、端数遅延データ発生部が出力する端数データに従って発生するタイミングパルスを試験パターンデータ発生器が出力する試験パターンデータと、設定された波形モードに従って各被試験半導体デバイスの各同一属性のピンにセットパルス及びリセットパルスとして出力する波形制御部と、
この波形制御部が出力するセットパルス及びリセットパルスにより試験パターン信号を生成する波形発生部と、波形制御部のそれぞれに対応して設けられ、被試験デバイスのそれぞれに書き込むべき個別データを格納した個別データ記憶部と、この個別データ記憶部に記憶した個別データとパターンデータ発生器が出力する試験パターンデータの何れか一方を波形制御部に印加するマルチプレクサとによって構成され、整数遅延発生部と端数遅延発生部とから成るペアは被試験半導体デバイスのピン数Ｋ個だけ設ければよい。Ｋ個の端数遅延発生部で発生したタイミングパルスを被試験半導体デバイスの数Ｎに対応した数の波形制御部に分配し、この波形制御部で発生するセットパルス及びリセットパルスにより各被試験半導体デバイスの同一属性のピンに印加する試験パターン信号を生成する。各波形制御部に試験パターンデータに代えて個別データを印加すれば複数の被試験半導体デバイスに対して一度に仕様の異なる個別データを書き込むことができる。
発明を実施するための最良の形態
この発明の実施の形態を、図１に示す実施例を参照して説明する。図１において、図２及び図３と対応する部分に同一符号を付けてある。
この発明ではタイミング発生部１５において、整数遅延発生部１５Ｂと端数遅延データ発生部１５Ｃとから成るペアを被試験半導体デバイスＤＵＴ１〜ＤＵＴｎのピン数分だけ設けると共に、個別データ記憶部１３と、マルチプレクサ１４と、波形制御部１５Ａ及び端数遅延発生部１５Ｄ，１５Ｅを被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの数Ｎとピン数Ｋとの積Ｎ・Ｋだけ設けた構成を特徴とするものである。図１に示す実施例では各ＤＵＴ１〜ＤＵＴｎの代表ピンに試験パターン信号及び個別データを印加するためのタイミング発生器だけを示す。現実にはこのタイミング発生器１５が被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの数Ｎだけ設けられる。
この発明の構成によれば全ての被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに与えるパターン信号及び個別データの立上り及び立下りのタイミングはピンの属性に対応して設けられた整数遅延発生部１５Ｂと端数遅延データ発生部１５Ｃにより共通に制御され、各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの同一ピンに同一のタイミングでパターン信号及び個別データが印加される。
これと共に、個別データ記憶部１３と、マルチプレクサ１４と、波形制御部１５Ａ及び端数遅延発生部１５Ｄ，１５Ｅは各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに対応して設けられる。従って個別データ記憶部１３にはこの実施例では被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピン毎に書き込むべき１ビットの個別データ列が格納されることになる。この１ビットの個別データ列が、一度に全ての被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの全てのピンに別々に印加される。この結果として各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの全てに別々の個別データを一度に書き込むことができる。
図３に示した従来技術と比較すると、図３に示した従来技術では整数遅延発生部１５Ｂ及び端数遅延データ発生部１５Ｃを含めて、タイミング発生部１５を被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの数Ｎとピン数Ｋの積Ｎ・Ｋだけ設ける構成であるため、整数遅延発生部１５Ｂと端数遅延データ発生部１５Ｃの数は本発明と比較して（Ｎ−１）・Ｋだけ多く必要となる。これにより図３に示した構成はコストが掛る欠点があることが分る。
産業上の利用可能性
以上のように、この発明による半導体デバイス試験装置は各デバイス毎に個別データを書き込む必要がある、例えば不揮発メモリの試験に用いて有効である。
【図面の簡単な説明】
図１は、この発明の実施例を説明する図である。
図２は、従来例を説明する図である。
図３は、従来例の他の例を説明する図である。
この発明は同時に複数の被試験半導体デバイスを試験する場合において、各被試験半導体デバイス毎に異なる内容の個別データを同時に書き込むことを可能とした半導体デバイス試験装置に関する。
背景技術
フラッシュメモリ等と呼ばれている不揮発性メモリは各メモリ毎に、例えば製造者名、製品の型番、製造番号などの個別データを記憶させて製品として出荷される。個別データを記憶させるタイミングとしては半導体デバイスが製造ラインから検査ラインに移され、検査の途中で書き込みを行なう場合が多い。
図２に個別データの書き込みを可能とした従来の半導体デバイス試験装置の概略の構成を示す。半導体デバイスの中の特にメモリの試験は被試験メモリに所定の試験パターンを記憶させ、この記憶した試験パターンを読み出し、読み出したデータと期待値とを比較し、不一致が検出されると、その不一致が発生したアドレスのメモリセルに不良セルが存在すると判定する。不揮発性メモリの場合も同様の方法で試験が行なわれる。
図２に示す半導体デバイス試験装置では被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに試験パターンを書き込む部分の構成のみを示している。つまり、タイミングデータ発生器１１は被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに印加する試験パターン信号の立上りのタイミング及び立下りのタイミングをユーザが予め自由に設定して記憶しており、このタイミングデータをタイミング発生部１５に送り込み、このタイミング発生部１５において、タイミングデータとパターンデータ発生器１２から送られてくるパターンデータの論理値に従って、テストサイクルの初期位相位置から所定の遅延時間が与えられたタイミングに設定されたセットパルスＳＰとリセットパルスＲＰとを生成する。
タイミング発生部１５から出力されたセットパルスＳＰとリセットパルスＲＰは分岐部Ｊ１とＪ２で被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの数に対応して分岐され、各分岐された経路に設けた位相合わせのための可変遅延素子１７を通じて波形発生部１８Ａ〜１８Ｎに印加される。
波形発生部１８Ａ〜１８ＮはそれぞれＳ−Ｒフリップフロップによって構成され、そのセット端子ＳにセットパルスＳＰを印加し、試験パターン信号の立上りのタイミングを制御する。また、Ｓ−Ｒフリップフロップのリセット端子ＲにはリセットパルスＲＰを印加し、試験パターン信号の立下りのタイミングを制御する。尚、波形制御部１５Ａは波形発生部１８Ａ〜１８Ｎで発生する試験パターン信号の波形を例えばＮＲＺ波形にするか、或はＲＺ波形にするか、他の波形モードにするかを制御する制御部である。波形モードの設定は試験開始に先立って予め波形制御部１５Ａに設定される。
波形発生部１８Ａ〜１８Ｎで発生した試験パターン信号はドライバ１９Ａ〜１９Ｎを通じて被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに印加される。図２では被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各一つのピンに試験パターン信号を印加する構成を示している。従って、現実にはこの図２に示す構成が被試験半導体デバイスＤＵＴ１〜ＤＵＴｎのピン数分設けられることになる。
ここで、タイミング発生部１５の構成について補足説明する。タイミング発生部１５はパターンデータ発生器１２から送られてくるパターンデータと設定された波形モードに従ってセット信号ＳＥＴとリセット信号ＲＳＴとを生成する波形制御部１５Ａと、タイミングデータ発生器１１から送られてくるタイミングデータの中の基準クロックＲＥＦＣＬＫの周期の整数倍に相当する遅延時間を発生する整数遅延発生部１５Ｂと、タイミングデータ発生器１１から送られてくるタイミングデータの中の基準クロックＲＥＦＣＬＫの周期に満たない端数に相当する遅延データを生成する端数遅延データ発生部１５Ｃと、この端数遅延データ発生部１５Ｃが生成した端数遅延データに従ってセットパルスＳＰに端数遅延時間を与える一対の端数遅延発生部１５Ｄ，１５Ｅとによって構成される。
端数遅延データ発生部１５Ｃは整数遅延発生部１５Ｂで整数分の遅延時間が経過したタイミングで端数遅延データ発生部１５Ｃに起動信号と端数遅延データを印加し、この起動信号に同期して波形制御部１５Ａが出力するセット信号ＳＥＴが試験パターン信号の立上げを指示する例えば「１」論理であった場合は端数遅延発生部１５Ｄに立上りのタイミングを規定する端数遅延データを送り込む。
また、波形制御部１５Ａから出力されているリセット信号ＲＳＴが試験パターン信号の立下げを指示する「１」論理であった場合には、立下り側の端数遅延発生部１５Ｅに端数遅延データを送り込む。
このようにして、試験パターン信号の立上り側のタイミング及び立下り側のタイミングが規定され、この試験パターン信号が全ての被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに共通に印加される。
次に、各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに個別データを書き込む動作について説明する。各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに書き込む個別データは個別データ記憶部１３に格納されている。個別データを書き込む場合にはマルチプレクサ１４はＢ側に切替えられ、パターンデータに代わって個別データがタイミング発生部１５に入力される。
各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに印加する個別データは各入力ピンに関しては１ビットのデータ列で構成され、この１ビットのデータ列が複数の入力ピンに対して複数列用意されて文字、記号を表わす並列データとされる。この並列データの「１」論理と「０」論理の組合せに従ってパターンデータと同様に波形発生部１８Ａ〜１８Ｎにセットパルス及びリセットパルスが印加され、各波形発生部１８Ａ〜１８Ｎで「１」論理或は「０」論理の波形を生成し、被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに文字を表わすコード或は記号を表わすコードが印加され各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに書き込みが行なわれる。
この書き込みに当って従来は全ての被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの中の１個にライトイネーブル信号／ＷＥを印加し、そのライトイネーブル信号／ＷＥが印加された被試験半導体デバイスにこの被試験半導体デバイスに該当する個別データ（メーカ名、デバイス名、シリアルＮＯ．等）を書き込む。この書き込み動作を被試験半導体デバイス毎に１個ずつ実行している。
上述したように、従来の半導体デバイス試験装置は分岐部Ｊ１とＪ２で被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに印加する試験パターン信号を分配しているから、全ての被試験半導体デバイスＤＵＴ１〜ＤＵＴｎには各瞬時についてみれば同一の試験パターン信号しか供給することができない。
各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎのそれぞれに個別データ記憶部１３に用意した個別データを別々に書き込むためには、被試験半導体デバイスＤＵＴ１〜ＤＵＴｎのそれぞれのライトイネーブル端子ＴＷにライトイネーブル信号／ＷＥを別々に印加し、個別データ記憶部１３に用意した個別データを、各被試験半導体デバイス毎に読み出し、その個別データをライトイネーブル信号／ＷＥによって選択された被試験半導体デバイスに対して書き込みを行なうことになる。
従って、複数の被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに対して、一個ずつ個別データの書き込みを行なわなくてはならないことになる。個別データを被試験半導体デバイスＤＵＴ１〜ＤＵＴｎのそれぞれに対して一個ずつ書き込みを行なう場合は、その書き込みに要する時間Ｔは１つの半導体デバイスに対する書き込み時間ｔに被試験半導体デバイスの数Ｎを乗じた時間Ｔ＝ｔ×Ｎとなる。従って、Ｎの数が大きいほど、個別データを書き込む時間は長くなる。現状ではＮ＝６４の場合が多い。
この欠点を解消する一つの方法として、特開２００２−８３４９９が知られている。この特許文献に開示された方法は図３に示すように個別データ記憶部１３と、マルチプレクサ１４と、波形制御部１５Ａと、整数遅延発生部１５Ｂと、端数遅延データ発生部１５Ｃとで構成されるタイミング発生部１５の全てを被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの数Ｎとピン数Ｋを乗じたＭ＝Ｎ・Ｋだけ用意することである。
このように構成すれば、マルチプレクサ１４を切り替えることにより、個別データ記憶部１３を選択すれば、各個別データ記憶部１３から被試験半導体デバイスＤＵＴ１〜ＤＵＴｎに個別データを一度に印加することができる。
然し乍ら、この図３に示した構成によれば個別データ記憶部１３とマルチプレクサ１４と、タイミング発生部１５の数Ｍは被試験半導体デバイスの数Ｎと各被試験半導体デバイスのピン数Ｋを乗じた数Ｍ＝Ｎ・Ｋとなり、装置の回路規模が肥大化する欠点がある。因みにＮ＝６４、Ｋ＝２０とした場合、Ｍ＝１２８０となる。また、回路規模の肥大化に伴って消費電力も増加し、また発熱量が大きくなることから冷却手段も用意する必要があり、この点でもコスト高となる不都合が生じる。
この発明は回路規模が極端に肥大化することを回避しながら、各被試験半導体デバイスに対して一度に個別データを書き込むことができる半導体デバイス試験装置を提供することを目的としている。
発明の開示
この発明は被試験半導体デバイスに印加すべき試験パターンの論理値を規定する試験パターンデータを出力するパターンデータ発生器と、
被試験半導体デバイスに印加する試験パターン信号の立上り及び立下りのタイミングを規定するためのタイミングデータを出力するタイミングデータ発生器と、
被試験半導体デバイスの数をＮ、各被試験半導体デバイスのピン数をＫとした場合、ピン数Ｋに対応した数だけ設けられ、タイミングデータ発生器から出力されたタイミングデータの中の基準クロックの周期の整数倍の遅延時間を発生し、被試験半導体デバイスの各ピンに印加する試験パターン信号に基準クロックの周期の整数倍の遅延時間を与えるＫ個の整数遅延発生部と、
このＫ個の整数遅延発生部のそれぞれに対応して設けられ、整数発生部が発生する遅延時間が経過した時点で整数遅延発生部から起動信号が与えられ、この起動信号に同期して試験パターン信号の立上り及び立下りの端数遅延データを出力するＫ個の端数遅延データ発生部と、
このＫ個の端数遅延データ発生部のそれぞれに対して被試験半導体デバイスの数Ｎに対応した数ずつ設けられ、端数遅延データ発生部が出力する端数データに従って発生するタイミングパルスを試験パターンデータ発生器が出力する試験パターンデータと、設定された波形モードに従って各被試験半導体デバイスの各同一属性のピンにセットパルス及びリセットパルスとして出力する波形制御部と、
この波形制御部が出力するセットパルス及びリセットパルスにより試験パターン信号を生成する波形発生部と、波形制御部のそれぞれに対応して設けられ、被試験デバイスのそれぞれに書き込むべき個別データを格納した個別データ記憶部と、この個別データ記憶部に記憶した個別データとパターンデータ発生器が出力する試験パターンデータの何れか一方を波形制御部に印加するマルチプレクサとによって構成され、整数遅延発生部と端数遅延発生部とから成るペアは被試験半導体デバイスのピン数Ｋ個だけ設ければよい。Ｋ個の端数遅延発生部で発生したタイミングパルスを被試験半導体デバイスの数Ｎに対応した数の波形制御部に分配し、この波形制御部で発生するセットパルス及びリセットパルスにより各被試験半導体デバイスの同一属性のピンに印加する試験パターン信号を生成する。各波形制御部に試験パターンデータに代えて個別データを印加すれば複数の被試験半導体デバイスに対して一度に仕様の異なる個別データを書き込むことができる。
発明を実施するための最良の形態
この発明の実施の形態を、図１に示す実施例を参照して説明する。図１において、図２及び図３と対応する部分に同一符号を付けてある。
この発明ではタイミング発生部１５において、整数遅延発生部１５Ｂと端数遅延データ発生部１５Ｃとから成るペアを被試験半導体デバイスＤＵＴ１〜ＤＵＴｎのピン数分だけ設けると共に、個別データ記憶部１３と、マルチプレクサ１４と、波形制御部１５Ａ及び端数遅延発生部１５Ｄ，１５Ｅを被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの数Ｎとピン数Ｋとの積Ｎ・Ｋだけ設けた構成を特徴とするものである。図１に示す実施例では各ＤＵＴ１〜ＤＵＴｎの代表ピンに試験パターン信号及び個別データを印加するためのタイミング発生器だけを示す。現実にはこのタイミング発生器１５が被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの数Ｎだけ設けられる。
この発明の構成によれば全ての被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに与えるパターン信号及び個別データの立上り及び立下りのタイミングはピンの属性に対応して設けられた整数遅延発生部１５Ｂと端数遅延データ発生部１５Ｃにより共通に制御され、各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの同一ピンに同一のタイミングでパターン信号及び個別データが印加される。
これと共に、個別データ記憶部１３と、マルチプレクサ１４と、波形制御部１５Ａ及び端数遅延発生部１５Ｄ，１５Ｅは各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピンに対応して設けられる。従って個別データ記憶部１３にはこの実施例では被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの各ピン毎に書き込むべき１ビットの個別データ列が格納されることになる。この１ビットの個別データ列が、一度に全ての被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの全てのピンに別々に印加される。この結果として各被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの全てに別々の個別データを一度に書き込むことができる。
図３に示した従来技術と比較すると、図３に示した従来技術では整数遅延発生部１５Ｂ及び端数遅延データ発生部１５Ｃを含めて、タイミング発生部１５を被試験半導体デバイスＤＵＴ１〜ＤＵＴｎの数Ｎとピン数Ｋの積Ｎ・Ｋだけ設ける構成であるため、整数遅延発生部１５Ｂと端数遅延データ発生部１５Ｃの数は本発明と比較して（Ｎ−１）・Ｋだけ多く必要となる。これにより図３に示した構成はコストが掛る欠点があることが分る。
産業上の利用可能性
以上のように、この発明による半導体デバイス試験装置は各デバイス毎に個別データを書き込む必要がある、例えば不揮発メモリの試験に用いて有効である。
【図面の簡単な説明】
図１は、この発明の実施例を説明する図である。
図２は、従来例を説明する図である。
図３は、従来例の他の例を説明する図である。
Claims (1)
- 被試験半導体デバイスに印加すべき試験パターンの論理値を規定する試験パターンデータを出力するパターンデータ発生器と、
被試験半導体デバイスに印加する試験パターン信号の立上り及び立下りのタイミングを規定するためのタイミングデータを出力するタイミングデータ発生器と、
被試験半導体デバイスの数をＮ、各被試験半導体デバイスのピン数をＫとした場合、ピン数Ｋに対応した数だけ設けられ、上記タイミングデータ発生器から出力されたタイミングデータの中の基準クロックの周期の整数倍の遅延時間を発生し、被試験半導体デバイスの各ピンに印加する試験パターン信号に上記基準クロックの周期の整数倍の遅延時間を与えるＫ個の整数遅延発生部と、
このＫ個の整数遅延発生部のそれぞれに対応して設けられ、上記整数発生部が発生する遅延時間が経過した時点で上記整数遅延発生部から起動信号が与えられ、この起動信号に同期して試験パターン信号の立上り及び立下りの端数遅延データを出力するＫ個の端数遅延データ発生部と、
上記Ｋ個の端数遅延データ発生部のそれぞれに対して被試験半導体デバイスの数Ｎに対応した数ずつ設けられ、上記端数遅延データ発生部が出力する端数データに従って発生するタイミングパルスを上記試験パターンデータ発生器が出力する試験パターンデータと、設定された波形モードに従って各被試験半導体デバイスの各同一属性のピンにセットパルス及びリセットパルスとして出力する波形制御部と、
この波形制御部が出力するセットパルス及びリセットパルスにより試験パターン信号を生成する波形発生部と、
上記波形制御部のそれぞれに対応して設けられ、上記被試験デバイスのそれぞれに書き込むべき個別データを格納した個別データ記憶部と、
この個別データ記憶部に記憶した個別データと上記パターンデータ発生器が出力する試験パターンデータの何れか一方を上記波形制御部に印加するマルチプレクサと、
によって構成したことを特徴とする半導体デバイス試験装置。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001344911 | 2001-11-09 | ||
| JP2001344911 | 2001-11-09 | ||
| PCT/JP2002/011660 WO2003040739A1 (en) | 2001-11-09 | 2002-11-08 | Semiconductor device tester |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2003040739A1 true JPWO2003040739A1 (ja) | 2005-03-03 |
| JP4041801B2 JP4041801B2 (ja) | 2008-02-06 |
Family
ID=19158359
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003542331A Expired - Fee Related JP4041801B2 (ja) | 2001-11-09 | 2002-11-08 | 半導体デバイス試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6903566B2 (ja) |
| JP (1) | JP4041801B2 (ja) |
| KR (1) | KR100544223B1 (ja) |
| DE (1) | DE10297415B4 (ja) |
| WO (1) | WO2003040739A1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004055532A1 (ja) * | 2002-12-13 | 2004-07-01 | Advantest Corporation | タイミング発生回路とこのタイミング発生回路を備えた半導体試験装置 |
| JP4542852B2 (ja) * | 2004-08-20 | 2010-09-15 | 株式会社アドバンテスト | 試験装置及び試験方法 |
| JP4859402B2 (ja) * | 2005-07-04 | 2012-01-25 | 株式会社アドバンテスト | 試験装置、及び製造方法 |
| KR100660640B1 (ko) * | 2005-08-18 | 2006-12-21 | 삼성전자주식회사 | 웨이퍼 자동선별 테스트를 위한 데이터 기입 장치 및 방법 |
| US7623984B2 (en) * | 2007-03-23 | 2009-11-24 | Advantest Corporation | Test apparatus and electronic device |
| CN116860096B (zh) * | 2023-09-05 | 2023-11-21 | 厦门优迅高速芯片有限公司 | Mcu芯片的rstn复位引脚功能复用控制方法及电路 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4928278A (en) * | 1987-08-10 | 1990-05-22 | Nippon Telegraph And Telephone Corporation | IC test system |
| JP2735341B2 (ja) | 1990-02-16 | 1998-04-02 | 日本電気株式会社 | Ｌｓｉの試験方法 |
| US5225772A (en) * | 1990-09-05 | 1993-07-06 | Schlumberger Technologies, Inc. | Automatic test equipment system using pin slice architecture |
| JPH04218785A (ja) * | 1990-12-19 | 1992-08-10 | Advantest Corp | Ｉｃ試験装置 |
| JP2765771B2 (ja) | 1991-08-07 | 1998-06-18 | ローム株式会社 | 半導体記憶装置の試験方法 |
| KR970011585B1 (ko) * | 1992-01-21 | 1997-07-12 | 가부시키가이샤 아드반테스트 | 반도체 시험장치의 파형 정형기 |
| TW343282B (en) * | 1996-06-14 | 1998-10-21 | Adoban Tesuto Kk | Testing device for a semiconductor device |
| US6163159A (en) * | 1997-06-02 | 2000-12-19 | Advantest Corp | Charged particle beam test system |
| US6631486B1 (en) * | 1998-09-29 | 2003-10-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit and method for testing the same |
| JP4181694B2 (ja) * | 1999-07-07 | 2008-11-19 | 株式会社アドバンテスト | メモリ試験装置 |
| JP2002083499A (ja) | 2000-06-21 | 2002-03-22 | Advantest Corp | データ書込装置、データ書込方法、試験装置、及び試験方法 |
| KR100441684B1 (ko) * | 2001-12-03 | 2004-07-27 | 삼성전자주식회사 | 반도체 집적 회로를 위한 테스트 장치 |
-
2002
- 2002-11-08 US US10/493,849 patent/US6903566B2/en not_active Expired - Lifetime
- 2002-11-08 JP JP2003542331A patent/JP4041801B2/ja not_active Expired - Fee Related
- 2002-11-08 KR KR1020047006916A patent/KR100544223B1/ko active IP Right Grant
- 2002-11-08 DE DE10297415T patent/DE10297415B4/de not_active Expired - Fee Related
- 2002-11-08 WO PCT/JP2002/011660 patent/WO2003040739A1/ja active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| US20040251924A1 (en) | 2004-12-16 |
| KR20040063924A (ko) | 2004-07-14 |
| KR100544223B1 (ko) | 2006-01-23 |
| JP4041801B2 (ja) | 2008-02-06 |
| DE10297415T5 (de) | 2004-12-09 |
| WO2003040739A1 (en) | 2003-05-15 |
| DE10297415B4 (de) | 2009-04-16 |
| US6903566B2 (en) | 2005-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20061018 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070619 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070809 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071112 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101116 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111116 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121116 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131116 Year of fee payment: 6 |
|
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