KR100544223B1 - 반도체 디바이스 시험 장치 - Google Patents

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Abstract

한번에 복수의 반도체 디바이스를 시험하는 반도체 디바이스 장치로서, 각 반도체 디바이스에 고유한 데이터를 동시에 기입하는 것을 가능하게 한 반도체 디바이스 시험 장치에서 동시 기입 가능화에 의한 회로 규모의 증대를 억제하는 구성을 제공한다.
반도체 디바이스 시험 장치를 구성하는 정수 지연 발생부 및 단수 지연 데이터 발생부로 이루어지는 페어를 피시험 반도체 디바이스의 핀 수만큼 설치하고, 더욱이 각 페어 마다 피시험 반도체 디바이스의 수에 대응한 수의 파형제어부를 설치하고, 이 파형제어부에서 각 피시험 반도체 디바이스의 동일 속성의 핀에 인가하는 시험 패턴 신호를 생성하기 위한 세트 및 리셋 펄스를 발생하고, 피시험 패턴 신호를 생성한다. 파형제어부에 시험 패턴 데이터 대신에 개별 데이터를 인가함으로써 개별 데이터를 동시에 피시험 반도체 디바이스에 기입할 수 있다.
Figure 112004019181749-pct00001
파형제어부, 멀티플렉서, 반도체 디바이스, 논리값, 지연 발생부

Description

반도체 디바이스 시험 장치{SEMICONDUCTOR DEVICE TESTING APPARATUS}
본 발명은 동시에 복수의 피시험 반도체 디바이스를 시험하는 경우에 있어서, 각 피시험 반도체 디바이스 마다 다른 내용의 개별 데이터를 동시에 기입하는 것을 가능하게 한 반도체 디바이스 시험 장치에 관한 것이다.
플래시 메모리 등으로 불리고 있는 불휘발성 메모리는 각 메모리 마다, 예를 들면 제조자 이름, 제품의 형식번호, 제조 번호 등의 개별 데이터를 기억시켜서 제품으로서 출하된다. 개별 데이터를 기억시키는 타이밍으로서는 반도체 디바이스가 제조라인으로부터 검사 라인으로 이동되고, 검사의 도중에 기입을 행하는 경우가 많다.
도 2에 개별 데이터의 기입을 가능하게 한 종래의 반도체 디바이스 시험 장치의 개략의 구성을 도시한다. 반도체 디바이스중 특히 메모리의 시험은 피시험 메모리에 소정의 시험 패턴을 기억시키고, 이 기억한 시험 패턴을 읽어 내고, 읽어 낸 데이터와 기대값을 비교하여, 불일치가 검출되면, 그 불일치가 발생한 어드레스의 메모리 셀에 불량 셀이 존재한다고 판정한다. 불휘발성 메모리의 경우도 동일한 방법으로 시험이 행해진다.
도 2에 도시하는 반도체 디바이스 시험 장치에서는 피시험 반도체 디바이스(DUT1∼DUTn)에 시험 패턴을 기입하는 부분의 구성만을 도시하고 있다. 즉, 타이밍 데이터 발생기(11)는 피시험 반도체 디바이스(DUT1∼DUTn)에 인가하는 시험 패턴 신호의 상승 타이밍 및 하강 타이밍을 유저가 미리 자유롭게 설정하여 기억하고 있고, 이 타이밍 데이터를 타이밍 발생부(15)로 보내고, 이 타이밍 발생부(15)에서, 타이밍 데이터와 패턴 데이터 발생기(12)로부터 보내져오는 패턴 데이터의 논리값에 따라서, 테스트 사이클의 초기 위상위치로부터 소정의 지연 시간이 주어진 타이밍으로 설정된 세트 펄스(SP)와 리셋 펄스(RP)를 생성한다.
타이밍 발생부(15)로부터 출력된 세트 펄스(SP)와 리셋 펄스(RP)는 분기부(J1과 J2)로 피시험 반도체 디바이스(DUT1∼DUTn)의 수에 대응하여 분기되고, 각 분기된 경로에 설치된 위상맞춤을 위한 가변 지연 소자(17)를 통하여 파형발생부(18A∼18N)에 인가된다.
파형발생부(18A∼18N)는 각각 S-R 플립플롭에 의해 구성되고, 그 세트 단자(S)에 세트 펄스(SP)를 인가하여, 시험 패턴 신호의 상승 타이밍을 제어한다. 또, S-R 플립플롭의 리셋 단자(R)에는 리셋 펄스(RP)를 인가하여, 시험 패턴 신호의 하강 타이밍을 제어한다. 또한, 파형제어부(15A)는 파형발생부(18A∼18N)에서 발생하는 시험 패턴 신호의 파형을 예를 들면 NRZ 파형으로 할지, 또는 RZ 파형으로 할지, 다른 파형 모드로 할지를 제어하는 제어부이다. 파형 모드의 설정은 시험 개시에 앞서 미리 파형제어부(15A)에 설정된다.
파형발생부(18A∼18N)에서 발생한 시험 패턴 신호는 드라이브(19A∼19N)를 통하여 피시험 반도체 디바이스(DUT1∼DUTn)의 각 핀에 인가된다. 도 2에서는 피 시험 반도체 디바이스(DUT1∼DUTn)의 각 하나의 핀에 시험 패턴 신호를 인가하는 구성을 도시하고 있다. 따라서, 현실은 이 도 2에 도시하는 구성이 피시험 반도체 디바이스(DUT1∼DUTn)의 핀 수 만큼 설치되게 된다.
여기에서, 타이밍 발생부(15)의 구성에 대하여 보충 설명한다. 타이밍 발생부(15)는 패턴 데이터 발생기(12)로부터 보내져 오는 패턴 데이터와 설정된 파형 모드를 따라서 세트 신호(SET)와 리셋 신호(RST)를 생성하는 파형제어부(15A)와, 타이밍 데이터 발생기(11)로부터 보내져오는 타이밍 데이터중의 기준 클록(REFCLK)의 주기의 정수배에 상당하는 지연 시간을 발생하는 정수 지연 발생부(15B)와, 타이밍 데이터 발생기(11)로부터 보내져오는 타이밍 데이터중의 기준 클록(REFCLK)의 주기에 차지 않는 단수(端數)에 상당하는 지연 데이터를 생성하는 단수 지연 데이터 발생부(15C)와, 이 단수 지연 데이터 발생부(15C)가 생성한 단수 지연 데이터를 따라서 세트 펄스(SP)에 단수 지연 시간을 부여하는 한쌍의 단수 지연 발생부(15D, 15E)에 의해 구성된다.
단수 지연 데이터 발생부(15C)는 정수 지연 발생부(15B)에서 정수분 만큼의 지연 시간이 경과한 타이밍에서 단수 지연 데이터 발생부(15C)에 기동 신호와 단수 지연 데이터를 인가 인쇄하고, 이 기동 신호에 동기하여 파형제어부(15A)가 출력하는 세트 신호(SET)가 시험 패턴 신호의 개시를 지시하는 예를 들면 「1」 논리인 경우에는 단수 지연 발생부(15D)에 상승 타이밍을 규정하는 단수 지연 데이터를 보낸다.
또, 파형제어부(15A)로부터 출력되어 있는 리셋 신호(RST)가 시험 패턴 신호 의 하강을 지시하는 「1」 논리이었을 경우에는, 하강측의 단수 지연 발생부(15E)에 단수 지연 데이터를 보낸다.
이렇게 하여, 시험 패턴 신호의 상승측의 타이밍 및 하강측의 타이밍이 규정되고, 이 시험 패턴 신호가 모든 피시험 반도체 디바이스(DUT1∼DUTn)의 각 핀에 공통적으로 인가된다.
다음에, 각 피시험 반도체 디바이스(DUT1∼DUTn)에 개별 데이터를 기입하는 동작에 대하여 설명한다. 각 피시험 반도체 디바이스(DUT1∼DUTn)에 기입하는 개별 데이터는 개별 데이터 기억부(13)에 격납되어 있다. 개별 데이터를 써 넣는 경우에는 멀티플렉서(14)는 B측으로 전환되고, 패턴 데이터를 대신하여 개별 데이터가 타이밍 발생부(15)에 입력된다.
각 피시험 반도체 디바이스(DUT1∼DUTn)에 인가하는 개별 데이터는 각 입력 핀에 관해서는 1비트의 데이터 열로 구성되고, 이 1비트의 데이터 열이 복수의 입력 핀에 대해 복수열 준비되어 문자, 기호를 나타내는 병렬 데이터가 된다. 이 병렬 데이터의 「1」 논리와 「0」 논리의 조합에 따라 패턴 데이터와 동일하게 파형발생부(18A∼18N)에 세트 펄스 및 리셋 펄스가 인가되고, 각 파형발생부(18A∼18N)에서 「1」 논리 또는 「0」 논리의 파형을 생성하고, 피시험 반도체 디바이스(DUT1∼DUTn)의 각 핀에 문자를 나타내는 코드 또는 기호를 나타내는 코드가 인가되어 각 피시험 반도체 디바이스(DUT1∼DUTn)에 기입이 행해진다.
이 기입시에 종래는 모든 피시험 반도체 디바이스(DUT1∼DUTn)중의 1개에 라이트 이네이블 신호(/WE)를 인가하고, 그 라이트 이네이블 신호(/WE)가 인가된 피 시험 반도체 디바이스에 이 피시험 반도체 디바이스에 해당되는 개별 데이터(메이커명, 디바이스명, 시리얼 NO. 등)를 기입한다. 이 기입 동작을 피시험 반도체 디바이스 마다 1개씩 실행하고 있다.
상기한 바와 같이, 종래의 반도체 디바이스 시험 장치는 분기부(J1과 J2)에서 피시험 반도체 디바이스(DUT1∼DUTn)에 인가하는 시험 패턴 신호를 분배하고 있으므로, 모든 피시험 반도체 디바이스(DUT1∼DUTn)에는 각 순시에 대해 보면 동일한 시험 패턴 신호밖에 공급 할 수 없다.
각 피시험 반도체 디바이스(DUT1∼DUTn)의 각각에 개별 데이터 기억부(13)에 준비한 개별 데이터를 각각 기입하기 위해서는, 피시험 반도체 디바이스(DUT1∼DUTn)의 각각의 라이트 이네이블 단자(TW)에 라이트 이네이블 신호(/WE)를 각각 인가하고, 개별 데이터 기억부(13)에 준비한 개별 데이터를, 각 피시험 반도체 디바이스 마다 읽어 내고, 그 개별 데이터를 라이트 이네이블 신호(/WE)에 의해 선택된 피시험 반도체 디바이스에 대해 기입을 행하게 된다.
따라서, 복수의 피시험 반도체 디바이스(DUT1∼DUTn)에 대해, 1개씩 개별 데이터의 기입을 행하지 않으면 안되게 된다. 개별 데이터를 피시험 반도체 디바이스(DUT1∼DUTn)의 각각에 대해 1개씩 기입을 행하는 경우는, 그 기입에 요하는 시간(T)은 1개의 반도체 디바이스에 대한 기입 시간(t)에 피시험 반도체 디바이스의 수(N)를 곱한 시간(T=t×N)이 된다. 따라서, N의 수가 클 수록, 개별 데이터를 기입하는 시간은 길어진다. 현재의 상태에서는 N=64인 경우가 많다.
이 결점을 해소하는 하나의 방법으로서, 일본 특개 2002-83499가 알려져 있 다. 이 특허문헌에 개시된 방법은 도 3에 도시하는 바와 같이 개별 데이터 기억부(13)와, 멀티플렉서(14)와, 파형제어부(15A)와, 정수 지연 발생부(15B)와, 단수 지연 데이터 발생부(15C)로 구성되는 타이밍 발생부(15)의 모두를 피시험 반도체 디바이스(DUT1∼DUTn)의 수(N)와 핀 수(K)를 곱한 M=N·K만 준비하는 것이다.
이와 같이 구성하면, 멀티플렉서(14)를 전환함으로써, 개별 데이터 기억부(13)를 선택하면, 각 개별 데이터 기억부(13)로부터 피시험 반도체 디바이스(DUT1∼DUTn)에 개별 데이터를 한번에 인가할 수 있다.
그렇지만, 이 도 3에 도시한 구성에 의하면 개별 데이터 기억부(13)와 멀티플렉서(14)와, 타이밍 발생부(15)의 수(M)는 피시험 반도체 디바이스의 수(N)와 각 피시험 반도체 디바이스의 핀 수(K)를 곱한 수(M=N·K)가 되어, 장치의 회로 규모가 비대화하는 결점이 있다. 덧붙여 N=64, K=20로 했을 경우, M=1280이 된다. 또, 회로규모의 비대화에 따라 소비전력도 증가하고, 또 발열량이 커지므로 냉각 수단도 준비할 필요가 있고, 이 점에서도 코스트 높아지는 문제가 있다.
본 발명은 회로 규모가 극단적으로 비대화하는 것을 회피하면서, 각 피시험 반도체 디바이스에 대해 한번에 개별 데이터를 기입할 수 있는 반도체 디바이스 시험 장치를 제공하는 것을 목적으로 하고 있다.
본 발명은 피시험 반도체 디바이스에 인가해야 할 시험 패턴의 논리값을 규정하는 시험 패턴 데이터를 출력하는 패턴 데이터 발생기와,
피시험 반도체 디바이스에 인가하는 시험 패턴 신호의 상승 및 하강 타이밍 을 규정하기 위한 타이밍 데이터를 출력하는 타이밍 데이터 발생기와,
피시험 반도체 디바이스의 수를 N, 각 피시험 반도체 디바이스의 핀 수를 K로 한 경우, 핀 수(K)에 대응한 수만 설치되고, 타이밍 데이터 발생기로부터 출력된 타이밍 데이터중의 기준 클록의 주기의 정수배의 지연 시간을 발생하고, 피시험 반도체 디바이스의 각 핀에 인가하는 시험 패턴 신호에 기준 클록의 주기의 정수배의 지연 시간을 부여하는 K개의 정수 지연 발생부와,
이 K개의 정수 지연 발생부의 각각에 대응하여 설치되고, 정수발생부가 발생하는 지연 시간이 경과한 시점에서 정수 지연 발생부로부터 기동 신호가 주어지고, 이 기동 신호에 동기하여 시험 패턴 신호의 상승 및 하강의 단수 지연 데이터를 출력하는 K개의 단수 지연 데이터 발생부와,
이 K개의 단수 지연 데이터 발생부의 각각에 대해 피시험 반도체 디바이스의 수(N)에 대응한 수만큼 설치되고, 단수 지연 데이터 발생부가 출력하는 단수 데이터를 따라서 발생하는 타이밍 펄스를 시험 패턴 데이터 발생기가 출력하는 시험 패턴 데이터와, 설정된 파형 모드를 따라서 각 피시험 반도체 디바이스의 각 동일 속성의 핀에 세트 펄스 및 리셋 펄스로서 출력하는 파형제어부와,
이 파형제어부가 출력하는 세트 펄스 및 리셋 펄스에 의해 시험 패턴 신호를 생성하는 파형발생부와, 파형제어부의 각각에 대응하여 설치되고, 피시험 디바이스의 각각에 기입할 개별 데이터를 격납한 개별 데이터 기억부와, 이 개별 데이터 기억부에 기억한 개별 데이터와 패턴 데이터 발생기가 출력하는 시험 패턴 데이터중 어느 한쪽을 파형제어부에 인가하는 멀티플렉서에 의해 구성되고, 정수 지연 발생 부와 단수 지연 발생부로 이루어지는 페어는 피시험 반도체 디바이스의 핀 수(K)개만큼 설치하면 된다. K개의 단수 지연 발생부에서 발생한 타이밍 펄스를 피시험 반도체 디바이스의 수(N)에 대응한 수의 파형제어부에 분배하고, 이 파형제어부에서 발생하는 세트 펄스 및 리셋 펄스에 의해 각 피시험 반도체 디바이스의 동일 속성의 핀에 인가하는 시험 패턴 신호를 생성한다. 각 파형제어부에 시험 패턴 데이터 대신에 개별 데이터를 인가하면 복수의 피시험 반도체 디바이스에 대해 한번에 사양이 상이한 개별 데이터를 기입할 수 있다.
도 1은 본 발명의 실시예를 설명하는 도면이다.
도 2는 종래예를 설명하는 도면이다.
도 3은 종래예의 다른 예를 설명하는 도면이다.
본 발명의 실시예를, 도 1에 도시하는 실시예를 참조하여 설명한다. 도 1에서, 도 2 및 도 3과 대응하는 부분에 동일한 부호를 붙이고 있다.
본 발명에서는 타이밍 발생부(15)에서, 정수 지연 발생부(15B)와 단수 지연 데이터 발생부(15C)로 이루어지는 페어를 피시험 반도체 디바이스(DUT1∼DUTn)의 핀 수만큼 설치하는 동시에, 개별 데이터 기억부(13)와, 멀티플렉서(14)와, 파형제어부(15A) 및 단수 지연 발생부(15D, 15E)를 피시험 반도체 디바이스(DUT1∼DUTn)의 수(N)와 핀 수(K)와의 곱(N·K)만큼 설치한 구성을 특징으로 하는 것이다. 도 1에 도시하는 실시예에서는 각 DUT1∼DUTn의 대표 핀에 시험 패턴 신호 및 개별 데 이터를 인가하기 위한 타이밍 발생기만을 도시한다. 현실에는 이 타이밍 발생기(15)가 피시험 반도체 디바이스(DUT1∼DUTn)의 수(N)만큼 설치된다.
본 발명의 구성에 의하면 모든 피시험 반도체 디바이스(DUT1∼DUTn)의 각 핀에 부여하는 패턴 신호 및 개별 데이터의 상승 및 하강 타이밍은 핀의 속성에 대응하여 설치된 정수 지연 발생부(15B)와 단수 지연 데이터 발생부(15C)에 의해 공통적으로 제어되고, 각 피시험 반도체 디바이스(DUT1∼DUTn)의 동일 핀에 동일한 타이밍으로 패턴 신호 및 개별 데이터가 인가된다.
이것과 함께, 개별 데이터 기억부(13)와, 멀티플렉서(14)와, 파형제어부(15A) 및 단수 지연 발생부(15D, 15E)는 각 피시험 반도체 디바이스(DUT1∼DUTn)의 각 핀에 대응하여 설치된다. 따라서 개별 데이터 기억부(13)에는 이 실시예에서는 피시험 반도체 디바이스(DUT1∼DUTn)의 각 핀마다 기입할 1비트의 개별 데이터 열이 격납되게 된다. 이 1비트의 개별 데이터 열이, 한번에 모든 피시험 반도체 디바이스(DUT1∼DUTn)의 모든 핀에 각각 인가된다. 이 결과로서 각 피시험 반도체 디바이스(DUT1∼DUTn) 모두에 각각의 개별 데이터를 한번에 기입할 수 있다.
도 3에 도시한 종래 기술과 비교하면, 도 3에 도시한 종래 기술에서는 정수 지연 발생부(15B) 및 단수 지연 데이터 발생부(15C)를 포함하여, 타이밍 발생부(15)를 피시험 반도체 디바이스(DUT1∼DUTn)의 수(N)와 핀 수(K)의 적(N·K) 만큼 설치하는 구성이기 때문에, 정수 지연 발생부(15B)와 단수 지연 데이터 발생부(15C)의 수는 본 발명과 비교하여 (N-1)·K 만큼 많이 필요하게 된다. 이것에 의해 도 3에 도시한 구성은 코스트가 드는 결점이 있는 것을 알 수 있다.
이상과 같이, 본 발명에 의한 반도체 디바이스 시험 장치는 각 디바이스 마다 개별 데이터를 기입할 필요가 있는, 예를 들면 불휘발 메모리의 시험에 사용하는데 유효하다.

Claims (1)

  1. 피시험 반도체 디바이스에 인가할 시험 패턴의 논리값을 규정하는 시험 패턴 데이터를 출력하는 패턴 데이터 발생기와,
    피시험 반도체 디바이스에 인가하는 시험 패턴 신호의 상승 및 하강의 타이밍을 규정하기 위한 타이밍 데이터를 출력하는 타이밍 데이터 발생기와,
    피시험 반도체 디바이스의 수를 N, 각 피시험 반도체 디바이스의 핀 수를 K로 한 경우, 핀 수(K)에 대응한 수만큼 설치되고, 상기 타이밍 데이터 발생기로부터 출력된 타이밍 데이터중의 기준 클록의 주기의 정수배의 지연 시간을 발생하고, 피시험 반도체 디바이스의 각 핀에 인가하는 시험 패턴 신호에 상기 기준 클록의 주기의 정수배의 지연 시간을 부여하는 K개의 정수 지연 발생부와,
    이 K개의 정수 지연 발생부의 각각에 대응하여 설치되고, 상기 정수발생부가 발생하는 지연 시간이 경과한 시점에서 상기 정수 지연 발생부로부터 기동 신호가 주어지고, 이 기동 신호에 동기하여 시험 패턴 신호의 상승 및 하강의 단수 지연 데이터를 출력하는 K개의 단수 지연 데이터 발생부와,
    상기 K개의 단수 지연 데이터 발생부의 각각에 대해 피시험 반도체 디바이스의 수(N)에 대응한 수씩 설치되고, 상기 단수 지연 데이터 발생부가 출력하는 단수 데이터를 따라서 발생하는 타이밍 펄스를 상기 시험 패턴 데이터 발생기가 출력하는 시험 패턴 데이터와, 설정된 파형 모드에 따라서 각 피시험 반도체 디바이스의 각 동일 속성의 핀에 세트 펄스 및 리셋 펄스로 하여 출력하는 파형제어부와,
    이 파형제어부가 출력하는 세트 펄스 및 리셋 펄스에 의해 시험 패턴 신호를 생성하는 파형발생부와,
    상기 파형제어부의 각각에 대응하여 설치되고, 상기 피시험 디바이스의 각각에 기입할 개별 데이터를 격납한 개별 데이터 기억부와,
    이 개별 데이터 기억부에 기억한 개별 데이터와 상기 패턴 데이터 발생기가 출력하는 시험 패턴 데이터중 어느 한쪽을 상기 파형제어부에 인가하는 멀티플렉서에 의해 구성한 것을 특징으로 하는 반도체 디바이스 시험 장치.
KR1020047006916A 2001-11-09 2002-11-08 반도체 디바이스 시험 장치 KR100544223B1 (ko)

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