JPS62279418A - 電源投入方式 - Google Patents
電源投入方式Info
- Publication number
- JPS62279418A JPS62279418A JP61122351A JP12235186A JPS62279418A JP S62279418 A JPS62279418 A JP S62279418A JP 61122351 A JP61122351 A JP 61122351A JP 12235186 A JP12235186 A JP 12235186A JP S62279418 A JPS62279418 A JP S62279418A
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- power
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- Pending
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- 230000010355 oscillation Effects 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 8
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Power Sources (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［発明の目的］
（産業上の利用分野）
この発明は、複数のモジュールの電源を投入する際の電
源投入方式に関するものでおる。
源投入方式に関するものでおる。
（従来の技術）
例えば、マルチプロセッサシステムの場合、各プロセッ
サ（ＡＣＰ） 、システム制御装置（ＣＣ８）など、Ｃ
ＰＵを溝成する各モジュールが夫々異なるＤＣＮ源を有
する場合が多い。かかるシステムにおいては、電源投入
を行う場合、ラッシュ電流を低く抑える必要があるため
、各ＤＣ電源を順次に投入しなければならない。
サ（ＡＣＰ） 、システム制御装置（ＣＣ８）など、Ｃ
ＰＵを溝成する各モジュールが夫々異なるＤＣＮ源を有
する場合が多い。かかるシステムにおいては、電源投入
を行う場合、ラッシュ電流を低く抑える必要があるため
、各ＤＣ電源を順次に投入しなければならない。
そこで、プロセッサ（ＡＣＰ）を４台有する第４図の如
きシステムでは、キースイッチ１６が操作されると信号
線１５を介して電源投入指令信号が電源順次投入ユニッ
ト（ＰＣＵ）１７へ送られ、この電源順次投入ユニット
１７から信号線１１〜１４を介してプロセッサ（ＡＣＰ
＃Ｏ〜＃３）１８ｏ〜１８３へ順次に投入信号が送られ
る。電源順次投入ユニット１７では、プロセッサ１８０
〜１８３のＤＣｉ源を、所定の順序で、かつ、最適のタ
イミングでオンとすべく、信号線１１〜１４に投入信号
を出力する。これにより、プロセッサ１８ｏ〜１８３の
ＤＣ電源が順次投入される。このような電源投入方式に
よると、システム制御装置（ＳＣＵ）１９の共通制御部
２Ｏｆ＋インタフェース２１０〜２１３などとは無関係
に、電源順次投入ユニット１７から信号線１１〜１４を
介して直接的に投入信号の送出が行われるため、信号線
１１〜１４（ケーブル）が必要でおり、構成が複雑化す
るという欠点があった。
きシステムでは、キースイッチ１６が操作されると信号
線１５を介して電源投入指令信号が電源順次投入ユニッ
ト（ＰＣＵ）１７へ送られ、この電源順次投入ユニット
１７から信号線１１〜１４を介してプロセッサ（ＡＣＰ
＃Ｏ〜＃３）１８ｏ〜１８３へ順次に投入信号が送られ
る。電源順次投入ユニット１７では、プロセッサ１８０
〜１８３のＤＣｉ源を、所定の順序で、かつ、最適のタ
イミングでオンとすべく、信号線１１〜１４に投入信号
を出力する。これにより、プロセッサ１８ｏ〜１８３の
ＤＣ電源が順次投入される。このような電源投入方式に
よると、システム制御装置（ＳＣＵ）１９の共通制御部
２Ｏｆ＋インタフェース２１０〜２１３などとは無関係
に、電源順次投入ユニット１７から信号線１１〜１４を
介して直接的に投入信号の送出が行われるため、信号線
１１〜１４（ケーブル）が必要でおり、構成が複雑化す
るという欠点があった。
（発明が解決しようとする問題点）
上記のように、従来の電源投入方式によると、′Ｒ電源
投入ために独自のケーブルが必要であり、構成が複雑化
してしまう欠点がおった。本発明はこのような従来の電
源投入方式の欠点を除去せんとしてなされたもので、そ
の目的は、独自の配線のためのケーブルが不要でおり、
構成を簡素化させることのできるＮ源投入方式を提供す
ることである。
投入ために独自のケーブルが必要であり、構成が複雑化
してしまう欠点がおった。本発明はこのような従来の電
源投入方式の欠点を除去せんとしてなされたもので、そ
の目的は、独自の配線のためのケーブルが不要でおり、
構成を簡素化させることのできるＮ源投入方式を提供す
ることである。
［発明の構成］
（問題点を解決するための手段）
本発明では、電源投入の開始を指示する開始指示信号を
出力する指示手段と、上記開始指示信号が与えられると
一定周期で発振を開始する発振回路と、この発振回路の
出力信号に基づき所定間隔でアクティブとなる複数の電
源投入信号を作り出す作成手段とを具備し、この作成手
段により作り出された複数の電源投入信号を、複数のモ
ジュールに接続されるインタフェースを介して、１対１
で上記複数のモジュールに送出するようにした。
出力する指示手段と、上記開始指示信号が与えられると
一定周期で発振を開始する発振回路と、この発振回路の
出力信号に基づき所定間隔でアクティブとなる複数の電
源投入信号を作り出す作成手段とを具備し、この作成手
段により作り出された複数の電源投入信号を、複数のモ
ジュールに接続されるインタフェースを介して、１対１
で上記複数のモジュールに送出するようにした。
（作用）
上記の構成により、複数のモジュールの各モジュールに
は、インタフェースを介して電源投入信号が与えられる
ことになり、独自のケーブルによることなく所定間隔で
アクティブとなる電源投入信号が各モジュールに送出さ
れる。
は、インタフェースを介して電源投入信号が与えられる
ことになり、独自のケーブルによることなく所定間隔で
アクティブとなる電源投入信号が各モジュールに送出さ
れる。
（実施例）
以下、図面を参照して本発明の一実施例を説明する。第
１図は、電源投入信号作成装置１００のブロック図であ
る。同図において、５１は発振回路を示す。発振回路５
１に信号線２２を介して後述する共通制御部１２０より
、電源投入の開始を指示する開始指示信号が与えられる
。これによって、発振回路５１は、第３図に示すように
、周期下で発振を開始する。発振回路５１の出力信号は
、信号線３１を介してシフトレジスタ６１のクロック端
子ＣＫに与えられる。シフトレジスタ６１は、クロック
端子ＣＫに与えられている信号が立上がる毎に、出力端
子ＱＯ，Ｑ１．Ｑ２．Ｑ３の信号を順次Ｈレベルとする
（第３図）。シフトレジスタ６１の出力端子ＱＯ−０３
より送出された信号は、信号線３２〜３５を介してセレ
クタ７１へ到る。セレクタ７１の選択制御端子ＳＬＯ，
ＳＬＩには、信号線３７１．３７２を介して所定レベル
の信号が与えられ、信号線３２〜３５の信号中の１が選
択されて電源投入信号として信号線２３（２４〜２６）
を介してプロセッサＡＣＰへ送出される。
１図は、電源投入信号作成装置１００のブロック図であ
る。同図において、５１は発振回路を示す。発振回路５
１に信号線２２を介して後述する共通制御部１２０より
、電源投入の開始を指示する開始指示信号が与えられる
。これによって、発振回路５１は、第３図に示すように
、周期下で発振を開始する。発振回路５１の出力信号は
、信号線３１を介してシフトレジスタ６１のクロック端
子ＣＫに与えられる。シフトレジスタ６１は、クロック
端子ＣＫに与えられている信号が立上がる毎に、出力端
子ＱＯ，Ｑ１．Ｑ２．Ｑ３の信号を順次Ｈレベルとする
（第３図）。シフトレジスタ６１の出力端子ＱＯ−０３
より送出された信号は、信号線３２〜３５を介してセレ
クタ７１へ到る。セレクタ７１の選択制御端子ＳＬＯ，
ＳＬＩには、信号線３７１．３７２を介して所定レベル
の信号が与えられ、信号線３２〜３５の信号中の１が選
択されて電源投入信号として信号線２３（２４〜２６）
を介してプロセッサＡＣＰへ送出される。
以上のように構成された電源投入信号作成装置１００は
、第２図の如きマルチプロセッサシステムにおいて、イ
ンタフェース１２４０〜１２４３の夫々に備えられる。
、第２図の如きマルチプロセッサシステムにおいて、イ
ンタフェース１２４０〜１２４３の夫々に備えられる。
１２７はキースイッチを示し、このキースイッチ１２７
が操作されるとシステム制御装置（ＳＣＵ）１２５内の
共通制御部（ＣＣ３）１２０に対して、信号線１２１を
介してＮ源投入指令信号が与えられる。共通制御部１２
０は、メインメモリ＜ｙｚ＞ｉ２６内のプログラムに従
って各部を制御するもので、ここでは、信号線１２１を
介して電源投入指令信号が与えられると、信号線２２を
介して開始指示信号をインタフェース１２４ｏ〜１２４
３へ与える。信号線２２はシステムバス２２７の一本の
信号線を構成している。
が操作されるとシステム制御装置（ＳＣＵ）１２５内の
共通制御部（ＣＣ３）１２０に対して、信号線１２１を
介してＮ源投入指令信号が与えられる。共通制御部１２
０は、メインメモリ＜ｙｚ＞ｉ２６内のプログラムに従
って各部を制御するもので、ここでは、信号線１２１を
介して電源投入指令信号が与えられると、信号線２２を
介して開始指示信号をインタフェース１２４ｏ〜１２４
３へ与える。信号線２２はシステムバス２２７の一本の
信号線を構成している。
既述のように、インタフェース１２４０〜１２４３には
第１図の電源投入信号作成装置１００が備えられている
。そして、インタフェース１２４ｏにおいては、セレク
タ７１へ到る信号線３７１．３７２に、例えば、（Ｌ、
Ｌ）の信号が与えられて信号線３５の信号が選択される
ようになされ、インタフェース１２４１においては、セ
レクタ７１へ到る信号線３７１゜３７゜に例えば（Ｌ、
Ｈ）の信号が与えられて信号線３４の信号が選択される
ようになされ、インタフェース１２４２においては、セ
レクタ７１へ到る信号線３７１．３７２に、例えば、（
Ｈ，Ｌ）の信号か与えられて信号線３３の信号が選択さ
れるようになざれ、インタフェース１２４３においては
、セレクタ７１へ到る信号線３７１．３７゜に、例えば
、（Ｈ，Ｈ）の信号が与えられて信号線３２の信号が選
択されるようになされている。各インタフェース１２４
０〜１２４３のセレクタ７１の出力信号である電源投入
信号は、インタフェース１２４０〜１２４３とプロセッ
サ１２８０〜１２８３とを接続するケーブル１２９０〜
１２９３の一部を構成する信号線２３〜２６を介して、
プロセッサ１２８０〜１２８３へ送出されている。
第１図の電源投入信号作成装置１００が備えられている
。そして、インタフェース１２４ｏにおいては、セレク
タ７１へ到る信号線３７１．３７２に、例えば、（Ｌ、
Ｌ）の信号が与えられて信号線３５の信号が選択される
ようになされ、インタフェース１２４１においては、セ
レクタ７１へ到る信号線３７１゜３７゜に例えば（Ｌ、
Ｈ）の信号が与えられて信号線３４の信号が選択される
ようになされ、インタフェース１２４２においては、セ
レクタ７１へ到る信号線３７１．３７２に、例えば、（
Ｈ，Ｌ）の信号か与えられて信号線３３の信号が選択さ
れるようになざれ、インタフェース１２４３においては
、セレクタ７１へ到る信号線３７１．３７゜に、例えば
、（Ｈ，Ｈ）の信号が与えられて信号線３２の信号が選
択されるようになされている。各インタフェース１２４
０〜１２４３のセレクタ７１の出力信号である電源投入
信号は、インタフェース１２４０〜１２４３とプロセッ
サ１２８０〜１２８３とを接続するケーブル１２９０〜
１２９３の一部を構成する信号線２３〜２６を介して、
プロセッサ１２８０〜１２８３へ送出されている。
以上のマルチプロセッサシステムで、キースイッチ１２
７が操作されると、信号線１２１を介して共通制御部１
２０へ電源投入指令信号が与えられ、これにより信号線
２２へ開始指示信号がアクティブとされて出力される（
第３図）。これにより、各インタフェース１２４０〜１
２４３の発振回路５１が周期Ｔで発振を開始し、シフト
レジスタ６１より信号線３２〜３５へＴづつの間隔を持
った信号が出力される（第３図）。各インタフェース１
２４０〜１２４３のセレクタ７１では、上述のように信
号線３７４．３７□に信号が与えられているから、信号
線２３には信号線３５の信号が、信号線２４には信号線
３４の信号が、信号線２５には信＠線３３の信号が、信
号線２６には信号線３２の信号が送出される（第３図）
。この結果、プロセッサ１２８ｏ 〜１２８３ （Ａ
ＣＰ ’！： Ｏ”’−＃ ３ ）のＤＣ電源は、第
３図の如くＴ時間毎に順次に投入されることになり、ラ
ッシュ電流を低く抑えることができる。
７が操作されると、信号線１２１を介して共通制御部１
２０へ電源投入指令信号が与えられ、これにより信号線
２２へ開始指示信号がアクティブとされて出力される（
第３図）。これにより、各インタフェース１２４０〜１
２４３の発振回路５１が周期Ｔで発振を開始し、シフト
レジスタ６１より信号線３２〜３５へＴづつの間隔を持
った信号が出力される（第３図）。各インタフェース１
２４０〜１２４３のセレクタ７１では、上述のように信
号線３７４．３７□に信号が与えられているから、信号
線２３には信号線３５の信号が、信号線２４には信号線
３４の信号が、信号線２５には信＠線３３の信号が、信
号線２６には信号線３２の信号が送出される（第３図）
。この結果、プロセッサ１２８ｏ 〜１２８３ （Ａ
ＣＰ ’！： Ｏ”’−＃ ３ ）のＤＣ電源は、第
３図の如くＴ時間毎に順次に投入されることになり、ラ
ッシュ電流を低く抑えることができる。
尚、実施例においては、マルチプロセッサシステムとし
たが、個別にＤＣ電源を有するモジュールでおれば、適
用可能である。また、各電源投入信号作成装置では、１
の信号を作り出せば良いのでおるから、例えば、発振回
路５１の出力をフリップフロップで受け、その出力を遅
延させる等しても良いし、他の回路によっても良い。
たが、個別にＤＣ電源を有するモジュールでおれば、適
用可能である。また、各電源投入信号作成装置では、１
の信号を作り出せば良いのでおるから、例えば、発振回
路５１の出力をフリップフロップで受け、その出力を遅
延させる等しても良いし、他の回路によっても良い。
［発明の効果］
以上説明したように本発明によれば、インタフェースが
モジュールにＮ８投入信号を与えるようにしているので
、独自のケーブルが不要であり構成を簡素化でき得る。
モジュールにＮ８投入信号を与えるようにしているので
、独自のケーブルが不要であり構成を簡素化でき得る。
第１図は本発明の方式による電源投入信号作成装置のブ
ロック図、第２図は第１図の装置を用いたマルチプロセ
ッサシステムのブロック図、第３図は第２図のシステム
の動作を説明するためのタイミングチャート、第４図は
従来の電源投入方式を用いたシステムのブロック図で必
る。 ５１・・・発振回路 ６１・・・シフトレジスタ７
１・・・セレクタ １００・・・電源投入信号作成装置 １２０・・・共通制御部 １２５・・・システム制御装
置１２４０〜１２４３・・・インタフェース１２７・・
・キースイッチ １２８０〜１２８３・・・プロセッサ 代理人 弁理士 本 １） 崇 Δ 畑γ握慴、右λ入ｒＢイ１ρ（長（，１を第１図 第３図
ロック図、第２図は第１図の装置を用いたマルチプロセ
ッサシステムのブロック図、第３図は第２図のシステム
の動作を説明するためのタイミングチャート、第４図は
従来の電源投入方式を用いたシステムのブロック図で必
る。 ５１・・・発振回路 ６１・・・シフトレジスタ７
１・・・セレクタ １００・・・電源投入信号作成装置 １２０・・・共通制御部 １２５・・・システム制御装
置１２４０〜１２４３・・・インタフェース１２７・・
・キースイッチ １２８０〜１２８３・・・プロセッサ 代理人 弁理士 本 １） 崇 Δ 畑γ握慴、右λ入ｒＢイ１ρ（長（，１を第１図 第３図
Claims (1)
- 複数のモジュールに電源投入信号を与えて前記複数のモ
ジュールの電源投入を行う電源投入方式において、電源
投入の開始を指示する開始指示信号を出力する指示手段
と、前記開始指示信号が与えられると一定周期で発振を
開始する発振回路と、この発振回路の出力信号に基づき
所定間隔でアクティブとなる複数の電源投入信号を作り
出す作成手段とを具備し、この作成手段により作り出さ
れた複数の電源投入信号を、前記複数のモジュールに接
続されるインタフェースを介して、１対１で前記複数の
モジュールに送出するようにしたことを特徴とする電源
投入方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122351A JPS62279418A (ja) | 1986-05-29 | 1986-05-29 | 電源投入方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61122351A JPS62279418A (ja) | 1986-05-29 | 1986-05-29 | 電源投入方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62279418A true JPS62279418A (ja) | 1987-12-04 |
Family
ID=14833776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61122351A Pending JPS62279418A (ja) | 1986-05-29 | 1986-05-29 | 電源投入方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62279418A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421013A (ja) * | 1990-05-14 | 1992-01-24 | Sharp Corp | 同一電源装置における電力供給制御方法 |
| JPH08202468A (ja) * | 1995-01-27 | 1996-08-09 | Hitachi Ltd | マルチプロセッサシステム |
-
1986
- 1986-05-29 JP JP61122351A patent/JPS62279418A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0421013A (ja) * | 1990-05-14 | 1992-01-24 | Sharp Corp | 同一電源装置における電力供給制御方法 |
| JPH08202468A (ja) * | 1995-01-27 | 1996-08-09 | Hitachi Ltd | マルチプロセッサシステム |
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