JP2002268710A - パルス入力装置 - Google Patents
パルス入力装置Info
- Publication number
- JP2002268710A JP2002268710A JP2001072646A JP2001072646A JP2002268710A JP 2002268710 A JP2002268710 A JP 2002268710A JP 2001072646 A JP2001072646 A JP 2001072646A JP 2001072646 A JP2001072646 A JP 2001072646A JP 2002268710 A JP2002268710 A JP 2002268710A
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- pulse
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- input
- pulse input
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Abstract
(57)【要約】
【課題】 異なる多種のパルス入力信号に対応したイン
ターフェース回路を、自動的に設定できるパルス入力装
置を提供すること。 【解決手段】 ホストとなる制御装置と接続され、外部
パルス信号を入力するパルス入力装置において、入力パ
ルス信号のインターフェース条件となるスレッシュホー
ルドの設定や有電圧または無電圧入力の設定等を切替え
或いは保持する切替え保持手段と、ホスト側の制御装置
からのロジック信号によりインターフェース回路の設定
が出来る回路設定手段とを備えている。
ターフェース回路を、自動的に設定できるパルス入力装
置を提供すること。 【解決手段】 ホストとなる制御装置と接続され、外部
パルス信号を入力するパルス入力装置において、入力パ
ルス信号のインターフェース条件となるスレッシュホー
ルドの設定や有電圧または無電圧入力の設定等を切替え
或いは保持する切替え保持手段と、ホスト側の制御装置
からのロジック信号によりインターフェース回路の設定
が出来る回路設定手段とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、産業用制御分野に
おけるプログラマブルコントローラ等の入力装置として
用いられるもので、外部からのパルス信号を入力し、計
数するパルス入力装置に関する。
おけるプログラマブルコントローラ等の入力装置として
用いられるもので、外部からのパルス信号を入力し、計
数するパルス入力装置に関する。
【０００２】
【従来の技術】一般に、プログラマブルコントローラ等
で使用される対象となるパルス信号のインターフェース
条件に応じたインターフェース回路を採用するために、
各種専用のパルス入力装置に対して個別に対応させ、或
いは、切替えスイッチを用いてインターフェース回路の
切替えを行い、各種のパルス入力信号に対応させてい
る。
で使用される対象となるパルス信号のインターフェース
条件に応じたインターフェース回路を採用するために、
各種専用のパルス入力装置に対して個別に対応させ、或
いは、切替えスイッチを用いてインターフェース回路の
切替えを行い、各種のパルス入力信号に対応させてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、この従
来のパルス入力装置では、生産効率の面で品種を削減す
ること、また、パルス入力装置の選択や、切替えスイッ
チ等の設定の誤りを防止するための保管管理が必要であ
り、その結果、保守性の効率向上を図ることが大きな課
題となっている。
来のパルス入力装置では、生産効率の面で品種を削減す
ること、また、パルス入力装置の選択や、切替えスイッ
チ等の設定の誤りを防止するための保管管理が必要であ
り、その結果、保守性の効率向上を図ることが大きな課
題となっている。
【０００４】そこで、本発明の目的は、異なる多種のパ
ルス入力信号に対応したインターフェース回路を、自動
的に設定できるパルス入力装置を提供することにある。
ルス入力信号に対応したインターフェース回路を、自動
的に設定できるパルス入力装置を提供することにある。
【０００５】
【課題を解決するための手段】本発明のパルス入力装置
は、ホストとなる制御装置と接続され、外部パルス信号
を入力するパルス入力装置において、入力パルス信号の
インターフェース条件となるスレッシュホールドレベル
の設定や有電圧または無電圧入力の設定等を切替え或い
は保持する切替え保持手段と、ホスト側の制御装置から
のロジック信号によりインターフェース回路の設定が出
来る回路設定手段とを備えたことを特徴とするものであ
る。
は、ホストとなる制御装置と接続され、外部パルス信号
を入力するパルス入力装置において、入力パルス信号の
インターフェース条件となるスレッシュホールドレベル
の設定や有電圧または無電圧入力の設定等を切替え或い
は保持する切替え保持手段と、ホスト側の制御装置から
のロジック信号によりインターフェース回路の設定が出
来る回路設定手段とを備えたことを特徴とするものであ
る。
【０００６】また、本発明のパルス入力装置において
は、前記前記回路設定手段は、前記スレッシュホールド
レベルを設定するためのシリアルデータを発生するロジ
ック回路と、このロジック回路の前記シリアルデータが
供給されるシフトレジスタと、このシフトレジスタの並
列出力端子の出力が供給されるＤＡコンバータとを備
え、このＤＡコンバータの出力により前記スレッシュホ
ールドレベルを設定することを特徴とするものである。
は、前記前記回路設定手段は、前記スレッシュホールド
レベルを設定するためのシリアルデータを発生するロジ
ック回路と、このロジック回路の前記シリアルデータが
供給されるシフトレジスタと、このシフトレジスタの並
列出力端子の出力が供給されるＤＡコンバータとを備
え、このＤＡコンバータの出力により前記スレッシュホ
ールドレベルを設定することを特徴とするものである。
【０００７】さらに、本発明のパルス入力装置において
は、前記前記ロジック回路は、さらに、前記外部入力パ
ルス信号が有電圧入力であるか、または、無電圧入力か
を示すデータを生成して、前記シリアルデータとともに
前記シフトレジスタに供給するように構成したことを特
徴とするものである。
は、前記前記ロジック回路は、さらに、前記外部入力パ
ルス信号が有電圧入力であるか、または、無電圧入力か
を示すデータを生成して、前記シリアルデータとともに
前記シフトレジスタに供給するように構成したことを特
徴とするものである。
【０００８】さらに、本発明のパルス入力装置において
は、前記前記シフトレジスタのシリアル出力は、前記ロ
ジック回路にフィードバックすることにより、前記パル
ス入力部のインターフェース設定状態を前記ロジック回
路により確認可能に構成されていることを特徴とするも
のである。
は、前記前記シフトレジスタのシリアル出力は、前記ロ
ジック回路にフィードバックすることにより、前記パル
ス入力部のインターフェース設定状態を前記ロジック回
路により確認可能に構成されていることを特徴とするも
のである。
【０００９】
【発明の実施の形態】以下、本発明によるパルス入力装
置の実施形態を図１乃至図２について説明する。
置の実施形態を図１乃至図２について説明する。
【００１０】図１は、本発明によるパルス入力装置の一
実施形態を示したロジック回路の回路ブロック図で、プ
ログラマブルコントローラ等と、インターフェースされ
るパルス入力装置との接続構成を示しており、また、図
2は、図1に示したロジック回路の動作を説明するための
タイミングチャートである。
実施形態を示したロジック回路の回路ブロック図で、プ
ログラマブルコントローラ等と、インターフェースされ
るパルス入力装置との接続構成を示しており、また、図
2は、図1に示したロジック回路の動作を説明するための
タイミングチャートである。
【００１１】先ず、図1について説明する。
【００１２】図1は、システムバスを介してプログラマ
ブルコントローラと接続されたパルス入力装置のロジッ
ク回路を示しており、前記システムバス（Ｓｙｓｔｅｍ
Ｂｕｓ）１にロジック回路部２と絶縁電源回路３とが
接続され、パルス入力部４に対してはパルス入力インタ
ーフェースの制御と２４Ｖ電源（ＰＩＶｃｃ）の供給と
を行っている。
ブルコントローラと接続されたパルス入力装置のロジッ
ク回路を示しており、前記システムバス（Ｓｙｓｔｅｍ
Ｂｕｓ）１にロジック回路部２と絶縁電源回路３とが
接続され、パルス入力部４に対してはパルス入力インタ
ーフェースの制御と２４Ｖ電源（ＰＩＶｃｃ）の供給と
を行っている。
【００１３】ロジック回路部２は複数のフォトカプラ５
で構成される信号絶縁回路６を介してパルス入力回路側
と接続されている。
で構成される信号絶縁回路６を介してパルス入力回路側
と接続されている。
【００１４】パルス入力のインターフェースを変化させ
るための手段として、本実施形態ではシリアルイン（Ｉ
Ｎ）／パラレルアウト（ＯＵＴ）のシフトレジスタ７が
用いられており、パルス入力点数が増えた場合でも、信
号絶縁回路３部分の回路数を増やすことなく、対応出来
るように構成されている。
るための手段として、本実施形態ではシリアルイン（Ｉ
Ｎ）／パラレルアウト（ＯＵＴ）のシフトレジスタ７が
用いられており、パルス入力点数が増えた場合でも、信
号絶縁回路３部分の回路数を増やすことなく、対応出来
るように構成されている。
【００１５】そして、シフトレジスタ７の入力はロジッ
ク回路部２側から送られる複数の信号、すなわち、シリ
アル入力データＳＩ、クロック信号ＣＫ、ロード信号Ｌ
Ｄ、およびクリア信号ＣＬ等で制御される。
ク回路部２側から送られる複数の信号、すなわち、シリ
アル入力データＳＩ、クロック信号ＣＫ、ロード信号Ｌ
Ｄ、およびクリア信号ＣＬ等で制御される。
【００１６】一方、シフトレジスタ７の出力は、ロード
信号ＬＤのタイミングで入力されたデータにより、パラ
レル出力信号Ｑ１〜Ｑ８が一斉に書き替えられる。
信号ＬＤのタイミングで入力されたデータにより、パラ
レル出力信号Ｑ１〜Ｑ８が一斉に書き替えられる。
【００１７】本実施形態においては、シフトレジスタ７
の出力は、８ビット（ｂｉｔ）構成で、このうち、４ビ
ット構成の出力信号Ｑ１〜Ｑ４はＤ／Ａ変換部８に入力
される。
の出力は、８ビット（ｂｉｔ）構成で、このうち、４ビ
ット構成の出力信号Ｑ１〜Ｑ４はＤ／Ａ変換部８に入力
される。
【００１８】そして、このはＤ／Ａ変換部８では、パル
ス入力部４へのパルス入力信号９のスレッシュホールド
設定電圧Ｖｔｈが生成され、パルス入力信号９のオン／
オフレベルを決定するコンパレーター１０の基準入力と
なる。
ス入力部４へのパルス入力信号９のスレッシュホールド
設定電圧Ｖｔｈが生成され、パルス入力信号９のオン／
オフレベルを決定するコンパレーター１０の基準入力と
なる。
【００１９】また、出力信号Ｑ５は、外部パルス信号が
電圧入力か無電圧接点入力かに応じて、パルス入力端子
ＰＩに２４Ｖ電源を供給するか否かを制御するスイッチ
回路１１を制御する回路構成になっている。
電圧入力か無電圧接点入力かに応じて、パルス入力端子
ＰＩに２４Ｖ電源を供給するか否かを制御するスイッチ
回路１１を制御する回路構成になっている。
【００２０】パルス入力信号９はパルス入力端子ＰＩと
パルス入力グランド信号端子ＰＩＧ間に接続され、分圧
抵抗１２を経由し、コンパレーター１０のパルス入力電
圧ＰＩｖとなり、コンパレーター１０でパルスのオン／
オフレベルが判定され、パルス電圧レベル検出ＰＤとし
て波形整形され、信号絶縁回路６を介して、ロジック回
路部２に送られる。
パルス入力グランド信号端子ＰＩＧ間に接続され、分圧
抵抗１２を経由し、コンパレーター１０のパルス入力電
圧ＰＩｖとなり、コンパレーター１０でパルスのオン／
オフレベルが判定され、パルス電圧レベル検出ＰＤとし
て波形整形され、信号絶縁回路６を介して、ロジック回
路部２に送られる。
【００２１】そして、ロジック回路部２のデータがシフ
トレジスタ７に対して正常に送られたか否かは、シリア
ル出力端子１３から得られるシリアル出力データＳＯが
信号絶縁回路６を介してロジック回路部２にフィードバ
ックされているため、容易に判定できる。
トレジスタ７に対して正常に送られたか否かは、シリア
ル出力端子１３から得られるシリアル出力データＳＯが
信号絶縁回路６を介してロジック回路部２にフィードバ
ックされているため、容易に判定できる。
【００２２】この場合、シリアル出力データＳＯの判定
は、シフトレジスタ７のビット構成分、すなわち、本実
施形態では８ビット構成であるから、8回のクロック信
号ＣＫをシフトレジスタ７に加えることで、入力した結
果のチェックを行うことが出来る。
は、シフトレジスタ７のビット構成分、すなわち、本実
施形態では８ビット構成であるから、8回のクロック信
号ＣＫをシフトレジスタ７に加えることで、入力した結
果のチェックを行うことが出来る。
【００２３】なお、シリアル出力端子１３はシフトレジ
スタ７でのカスケード接続用に準備された端子である。
スタ７でのカスケード接続用に準備された端子である。
【００２４】次ぎに、このように構成されたロジック回
路の動作を図2について説明する。
路の動作を図2について説明する。
【００２５】なお、図1と同一信号には同一符号を付し
て示してある。
て示してある。
【００２６】同図において、シフトレジスタ７（図1）
は、電源投入後のクリア信号（ＣＬ）解除解除タイミン
グｅｎ以降に、シリアル入力データＳＩの入力動作が可
能となり、シリアル入力データＳＩをクロック信号ＣＫ
の立ち上りタイミングａ，ｂ，ｃ，……，ｇで、順次取
り込んでいく。
は、電源投入後のクリア信号（ＣＬ）解除解除タイミン
グｅｎ以降に、シリアル入力データＳＩの入力動作が可
能となり、シリアル入力データＳＩをクロック信号ＣＫ
の立ち上りタイミングａ，ｂ，ｃ，……，ｇで、順次取
り込んでいく。
【００２７】そして、ロード信号ＬＤのタイミングｆで
は、それまで入力されたシリアル入力データＳＩが、そ
の時期に応じてパラレル出力信号Ｑ１〜Ｑ５にデータｅ
〜ａがセットされる。
は、それまで入力されたシリアル入力データＳＩが、そ
の時期に応じてパラレル出力信号Ｑ１〜Ｑ５にデータｅ
〜ａがセットされる。
【００２８】その後、パラレル出力信号Ｑ１〜Ｑ４は、
Ｄ／Ａ変換部８（図1）でＤ／Ａ変換処理され、スレッ
シュホールド設定電圧Ｖｔｈが確定する。
Ｄ／Ａ変換部８（図1）でＤ／Ａ変換処理され、スレッ
シュホールド設定電圧Ｖｔｈが確定する。
【００２９】そして、シリアル出力データＳＯでは、シ
フトレジスタ７に８回のクロック信号ＣＫを加えて入力
した結果のチェックが行われる。
フトレジスタ７に８回のクロック信号ＣＫを加えて入力
した結果のチェックが行われる。
【００３０】
【発明の効果】上記した本発明によれば、パルス入力信
号のインターフェース条件に応じた切替えをプログラマ
ブルにし、また、プログラマブルコントローラ等のプロ
グラム制御を、ホスト装置側からの切替えで可能とし、
さらに、ホスト装置側から設定状態を確認することも可
能となるため、パルス入力装置の品種切替え制御がソフ
ト上で行われるので、品種の数に関係なくなり、したが
って、品種の削減を行う必要がなくなる。
号のインターフェース条件に応じた切替えをプログラマ
ブルにし、また、プログラマブルコントローラ等のプロ
グラム制御を、ホスト装置側からの切替えで可能とし、
さらに、ホスト装置側から設定状態を確認することも可
能となるため、パルス入力装置の品種切替え制御がソフ
ト上で行われるので、品種の数に関係なくなり、したが
って、品種の削減を行う必要がなくなる。
【００３１】また、装置使用上の誤りチェックをホスト
側で一括管理しているので、装置毎にチェックを行う必
要がなくなり、保守管理を大幅に向上させることが出来
る。
側で一括管理しているので、装置毎にチェックを行う必
要がなくなり、保守管理を大幅に向上させることが出来
る。
【図１】本発明によるパルス入力装置の一実施形態を示
したロジック回路の回路ブロック図である。
したロジック回路の回路ブロック図である。
【図２】本発明のパルス入力装置によるロジック回路の
動作を説明するためのタイミングチャートである。
動作を説明するためのタイミングチャートである。
１ システムバス ２ ロジック回路部 ３ 絶縁電源回路 ４ パルス入力部 ５ フォトカプラ ６ 信号絶縁回路 ７ シフトレジスタ ８ Ｄ／Ａ変換部 ９ パルス入力信号 １０ コンパレーター １１ スイッチ回路 １２ 分圧抵抗 １３ シリアル出力端子
Claims (4)
- 【請求項１】 ホストとなる制御装置と接続され、外部
パルス信号を入力するパルス入力装置において、入力パ
ルス信号のインターフェース条件となるスレッシュホー
ルドレベルの設定や有電圧または無電圧入力の設定等を
切替え或いは保持する切替え保持手段と、ホスト側の制
御装置からのロジック信号によりインターフェース回路
の設定が出来る回路設定手段とを備えたことを特徴とす
るパルス入力装置。 - 【請求項２】 前記回路設定手段は、前記スレッシュホ
ールドレベルを設定するためのシリアルデータを発生す
るロジック回路と、このロジック回路の前記シリアルデ
ータが供給されるシフトレジスタと、このシフトレジス
タの並列出力端子の出力が供給されるＤＡコンバータと
を備え、このＤＡコンバータの出力により前記スレッシ
ュホールドレベルを設定することを特徴とする請求項１
記載のパルス入力装置。 - 【請求項３】 前記ロジック回路は、さらに、前記外部
入力パルス信号が有電圧入力であるか、または、無電圧
入力かを示すデータを生成して、前記シリアルデータと
ともに前記シフトレジスタに供給するように構成したこ
とを特徴とする請求項２記載のパルス入力装置。 - 【請求項４】 前記シフトレジスタのシリアル出力は、
前記ロジック回路にフィードバックすることにより、前
記パルス入力部のインターフェース設定状態を前記ロジ
ック回路により確認可能に構成されていることを特徴と
する請求項３記載のパルス入力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001072646A JP2002268710A (ja) | 2001-03-14 | 2001-03-14 | パルス入力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001072646A JP2002268710A (ja) | 2001-03-14 | 2001-03-14 | パルス入力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002268710A true JP2002268710A (ja) | 2002-09-20 |
Family
ID=18930199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001072646A Pending JP2002268710A (ja) | 2001-03-14 | 2001-03-14 | パルス入力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002268710A (ja) |
-
2001
- 2001-03-14 JP JP2001072646A patent/JP2002268710A/ja active Pending
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