JPH01151500U - - Google Patents

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JPH01151500U
JPH01151500U JP4518088U JP4518088U JPH01151500U JP H01151500 U JPH01151500 U JP H01151500U JP 4518088 U JP4518088 U JP 4518088U JP 4518088 U JP4518088 U JP 4518088U JP H01151500 U JPH01151500 U JP H01151500U
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JP
Japan
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clock pulse
state buffer
buffer circuit
shift register
controlled
Prior art date
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Pending
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JP4518088U
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【図面の簡単な説明】
第1図は本考案のプリセツト付きシフトレジス
タの回路図であり、第2図は本考案のタイムチヤ
ートであり、第3―a図は本考案のシフトレジス
タの原理図であり、第3―b図はシフトレジスタ
のタイミング図であり、第4図は従来のプリセツ
ト付きシフトレジスタの回路図である。 10,11……インバータ、12,13……ノ
ア回路、14a〜14f,15a〜15f,16
a〜16f,30,31,32……クロツクドイ
ンバータ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 第1のクロツクパルスと第2のクロツクパルス
    によつてシフト動作するシフトレジスタにおいて
    、前記第1のクロツクパルスと前記第2のクロツ
    クパルスは位相の異なるクロツクパルスであつて
    、前記第1のクロツクパルスによつて制御される
    第1のスリーステートバツフア回路と、前記第2
    のクロツクパルスによつて制御される第2のスリ
    ーステートバツフア回路と、第3のクロツクパル
    スによつて制御される第3のスリーステートバツ
    フア回路から構成され、前記第1のスリーステー
    トバツフア回路と前記第2のスリーステートバツ
    フア回路は交互に縦続接続し、かつ、前記第3の
    スリーステートバツフア回路の出力端は前記第1
    と第2のスリーステートバツフア回路の縦続接続
    点へ接続され、プリセツト制御信号が発生した時
    のみ、前記第3のクロツクパルスを発生するゲー
    ト回路を備えることにより、プリセツト制御信号
    が発生した時点の入力データを前記第1と第2の
    スリーステートバツフアから構成されるシフトレ
    ジスタに読み込み、前記第1あるいは第2のクロ
    ツクパルスに応じてデータシフトを行うプリセツ
    ト機能付きシフトレジスタ。
JP4518088U 1988-04-01 1988-04-01 Pending JPH01151500U (ja)

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JP4518088U JPH01151500U (ja) 1988-04-01 1988-04-01

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JP4518088U JPH01151500U (ja) 1988-04-01 1988-04-01

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JPH01151500U true JPH01151500U (ja) 1989-10-19

Family

ID=31271497

Family Applications (1)

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JP4518088U Pending JPH01151500U (ja) 1988-04-01 1988-04-01

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JP (1) JPH01151500U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225132A (ja) * 2009-03-19 2010-10-07 Au Optronics Corp 整合されたタッチパネルおよびその製造と作動方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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