JPS59143149U - 積分判定回路 - Google Patents
積分判定回路Info
- Publication number
- JPS59143149U JPS59143149U JP3622183U JP3622183U JPS59143149U JP S59143149 U JPS59143149 U JP S59143149U JP 3622183 U JP3622183 U JP 3622183U JP 3622183 U JP3622183 U JP 3622183U JP S59143149 U JPS59143149 U JP S59143149U
- Authority
- JP
- Japan
- Prior art keywords
- signal
- judgment circuit
- judgment
- down counter
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Manipulation Of Pulses (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は従来の積分判定回路の構成図、第2図は第1図
に示す積分判定回路の各部の動作を示すタイミング図、
第3図は第2図Bの拡大波形図、第4図は本考案による
積分判定回路の一実施例の構成図、及び第5図は第4図
に示す本考案の一実施例の各部の動作を示すタイミング
図である。 10、 14. 18・・・入力端子、11・・・瞬時
判定回路、12・・・サンプリング入力端子、13.1
7゜21・・・出力端子、15・・・アップダウンカウ
ンタ、16・・・リセット端子、19・・・論理判定回
路、20・・・判定パルス端子。 i−T −’i ± 礪
に示す積分判定回路の各部の動作を示すタイミング図、
第3図は第2図Bの拡大波形図、第4図は本考案による
積分判定回路の一実施例の構成図、及び第5図は第4図
に示す本考案の一実施例の各部の動作を示すタイミング
図である。 10、 14. 18・・・入力端子、11・・・瞬時
判定回路、12・・・サンプリング入力端子、13.1
7゜21・・・出力端子、15・・・アップダウンカウ
ンタ、16・・・リセット端子、19・・・論理判定回
路、20・・・判定パルス端子。 i−T −’i ± 礪
Claims (1)
- 被積分信号を入力し該被積分信号の符号速度のN倍(N
>1)の周波数を持つ信号で瞬時識別判定を行ない2値
化して2値化信号を出力する瞬時判定回路と、該2値化
信号を計数して出力する一方、被積分判定信号に同期し
かつ前記符号速度に等しい第1のクロック信号でリセッ
トするアップダウンカウンタと、該アップダウンカウン
タの出力信号を前記アップダウンカウンタありセットの
直前に前記第1のクロック信号を移相した第2のクロッ
ク信号で判定し該判定結果を出力する論理判定回路とか
ら構成されることを特徴とする積分判定回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3622183U JPS59143149U (ja) | 1983-03-15 | 1983-03-15 | 積分判定回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3622183U JPS59143149U (ja) | 1983-03-15 | 1983-03-15 | 積分判定回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59143149U true JPS59143149U (ja) | 1984-09-25 |
Family
ID=30166898
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3622183U Pending JPS59143149U (ja) | 1983-03-15 | 1983-03-15 | 積分判定回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59143149U (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5561163A (en) * | 1978-10-31 | 1980-05-08 | Nec Corp | Demodulation circuit for synchronous data transmission signal |
-
1983
- 1983-03-15 JP JP3622183U patent/JPS59143149U/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5561163A (en) * | 1978-10-31 | 1980-05-08 | Nec Corp | Demodulation circuit for synchronous data transmission signal |
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