JPH0214617A - カウンタ装置 - Google Patents
カウンタ装置Info
- Publication number
- JPH0214617A JPH0214617A JP16265988A JP16265988A JPH0214617A JP H0214617 A JPH0214617 A JP H0214617A JP 16265988 A JP16265988 A JP 16265988A JP 16265988 A JP16265988 A JP 16265988A JP H0214617 A JPH0214617 A JP H0214617A
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- Japan
- Prior art keywords
- counter
- encoder
- frequency division
- count
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012937 correction Methods 0.000 abstract description 4
- 230000001360 synchronised effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 10
- 229910052739 hydrogen Inorganic materials 0.000 description 3
- 230000004069 differentiation Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Transmission And Conversion Of Sensor Element Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明はエンコーダ等のパルス発生器からのパルス信
号を計数するカウンタ装置、特にパルス発生器の仕様の
変更に関するものである。
号を計数するカウンタ装置、特にパルス発生器の仕様の
変更に関するものである。
[従来の技術]
第3図は従来の数値制御装置のハード構成を示すブロッ
ク図である。図において、(30)はメインCPU、(
31)はメモリ、(32)はシリアルインターフェース
(以下インターフエニスをI/Fという)、(33)は
機械入出力1/F、(34)はサーボI/F、(35)
はエンコーダを備えたサーボモータで、(3B)はエン
コーダI/Fである。
ク図である。図において、(30)はメインCPU、(
31)はメモリ、(32)はシリアルインターフェース
(以下インターフエニスをI/Fという)、(33)は
機械入出力1/F、(34)はサーボI/F、(35)
はエンコーダを備えたサーボモータで、(3B)はエン
コーダI/Fである。
第4図は第3図のエンコーダI / F C3B)を構
成しているパルスカウンタ用のカスタムLSIのブロッ
ク図である。図において、(1)はエンコーダより人力
されるA相、B相信号を微分する微分回路、(2)はカ
ウンタ用のパルス信号を発生するカウントパルス発生回
路、(3)はエンコーダの回転方向を検出し、カウンタ
のアップ/ダウンを切替える信号を送出するアップ/ダ
ウン切替信号発生回路、(4)は4ビツトの同期式アッ
プダウンカウンタ(以下カウンタという)で、(5)は
カウンタ(4)の内容をラッチするカウンタラッチ回路
である。
成しているパルスカウンタ用のカスタムLSIのブロッ
ク図である。図において、(1)はエンコーダより人力
されるA相、B相信号を微分する微分回路、(2)はカ
ウンタ用のパルス信号を発生するカウントパルス発生回
路、(3)はエンコーダの回転方向を検出し、カウンタ
のアップ/ダウンを切替える信号を送出するアップ/ダ
ウン切替信号発生回路、(4)は4ビツトの同期式アッ
プダウンカウンタ(以下カウンタという)で、(5)は
カウンタ(4)の内容をラッチするカウンタラッチ回路
である。
(101)はカウンタ(4)に供給されるイネーブル・
パルス信号、(102)はアップ/ダウン切替信号、(
103)はカウンタ(4)を連結した際に次段のカウン
タに伝達されるキャリー信号で、(104)はカスタム
LSIの内部データバスである。
パルス信号、(102)はアップ/ダウン切替信号、(
103)はカウンタ(4)を連結した際に次段のカウン
タに伝達されるキャリー信号で、(104)はカスタム
LSIの内部データバスである。
現在では、このようなエンコーダl/P (3B)をカ
スタムLSI化する事は一般的になってきており、エン
コーダl/Pを内蔵するカスタム的なマイクロプロセッ
サも市販されている状況にある。
スタムLSI化する事は一般的になってきており、エン
コーダl/Pを内蔵するカスタム的なマイクロプロセッ
サも市販されている状況にある。
第5図は第4図の動作を示すタイムチャートである。
エンコーダより入力された信号(A相、B相)は第5図
に示されるような信号であり、人相がB相より位相が進
んでいる状態ではアップ/ダウン切替え信号発生器(3
)によりアップ/ダウン切替え信号(102)を得てカ
ウントアツプし、位相が遅れている状態ではカウントダ
ウンする。
に示されるような信号であり、人相がB相より位相が進
んでいる状態ではアップ/ダウン切替え信号発生器(3
)によりアップ/ダウン切替え信号(102)を得てカ
ウントアツプし、位相が遅れている状態ではカウントダ
ウンする。
A相及びB相の信号はその変化点で微分回路(1)によ
り微分され、その後カウントパルス発生回路(2)によ
り第5図のカウントパルス信号を発生させ、このカウン
トパルス信号を第4図のカウンタ(4)にイネーブル・
パルス信号(toi)として入力してカウントする。第
3図のメインCPU(30)は、カランクラッチ回路(
5)によりカウンタ(4)の計数値を周期的にラッチし
て読み込む事により、単位時間当たりのサーボモータの
回転量を把握する。
り微分され、その後カウントパルス発生回路(2)によ
り第5図のカウントパルス信号を発生させ、このカウン
トパルス信号を第4図のカウンタ(4)にイネーブル・
パルス信号(toi)として入力してカウントする。第
3図のメインCPU(30)は、カランクラッチ回路(
5)によりカウンタ(4)の計数値を周期的にラッチし
て読み込む事により、単位時間当たりのサーボモータの
回転量を把握する。
[発明が解決しようとする課題]
従来の数値制御装置のカウンタ装置は以上のように構成
されているので、例えば高精度のエンコーダを使用した
場合にはカウントパルス数が増加するため、読み込んだ
カウント値にソフトウェア上で補正をかける必要が生じ
る事がある。例えば、1回転で5000パルスの人相及
びB相の信号を発生しているエンコーダを使用していた
とすると、エンコーダ1回転当たり微分回路(1)によ
り得られるパルス数は20000パルスになる。ここで
、エンコーダを1回転当たり1000Gパルスのエンコ
ーダと取替えた場合にはカウント数は2倍となり、メイ
ンCP U (30)にて補正をする必要がでてくる。
されているので、例えば高精度のエンコーダを使用した
場合にはカウントパルス数が増加するため、読み込んだ
カウント値にソフトウェア上で補正をかける必要が生じ
る事がある。例えば、1回転で5000パルスの人相及
びB相の信号を発生しているエンコーダを使用していた
とすると、エンコーダ1回転当たり微分回路(1)によ
り得られるパルス数は20000パルスになる。ここで
、エンコーダを1回転当たり1000Gパルスのエンコ
ーダと取替えた場合にはカウント数は2倍となり、メイ
ンCP U (30)にて補正をする必要がでてくる。
この発明は、上記の問題点を解消するためになされたも
ので、エンコーダ等の仕様が変わっても計数値に補正を
かける必要のないカウンタ装置を得ることを目的とする
。
ので、エンコーダ等の仕様が変わっても計数値に補正を
かける必要のないカウンタ装置を得ることを目的とする
。
[課題を解決するための手段]
この発明に係るカウンタ装置は、最下位ビット側に計数
ビット数の調整可能な分周カウンタを設け、更に、分周
カウンタより上位側に計数ビット数が固定されたカウン
タを設けたものである。
ビット数の調整可能な分周カウンタを設け、更に、分周
カウンタより上位側に計数ビット数が固定されたカウン
タを設けたものである。
[作 用]
この発明においては、エンコーダ等の仕様が変更になっ
ても、その変更に対応して分周カウンタの計数ビット数
を調整することで、例えば最大計数値を変更前の仕様の
ものと同一にすることができる。
ても、その変更に対応して分周カウンタの計数ビット数
を調整することで、例えば最大計数値を変更前の仕様の
ものと同一にすることができる。
[実施例]
第1図はこの発明の一実施例に係るカウンタ装置のブロ
ック図で、第3図の数値制御装置のエンコーダI /
F (3B)を構成している。図において、(1)〜(
5)及び(101)〜(104)は第4図に示したもの
と同一であり、その説明は省略する。(6)はこの実施
例の主要構成要素で、内部のビット数を可変にできる4
ビット間期式アップ/ダウンカウンタ(以下分周カウン
タという)で、(7)はビット数を可変にするための制
御ラッチ回路である。
ック図で、第3図の数値制御装置のエンコーダI /
F (3B)を構成している。図において、(1)〜(
5)及び(101)〜(104)は第4図に示したもの
と同一であり、その説明は省略する。(6)はこの実施
例の主要構成要素で、内部のビット数を可変にできる4
ビット間期式アップ/ダウンカウンタ(以下分周カウン
タという)で、(7)はビット数を可変にするための制
御ラッチ回路である。
次に動作について、説明する。
基本的な動作は第4図の従来例と同じであるのでこの実
施例の基本部分である分周カウンタ(6)について説明
する。
施例の基本部分である分周カウンタ(6)について説明
する。
第2図は分周カウンタ(6)の内部構成を示したブロッ
ク図であり、5N74LS689 (商標)の内部回
路図を基本としている。この回路図で5N74LSθ8
9(商標)と異なる部分を点線で示しており、各ビット
間にオア回路が挿入されている。(10)〜(13)が
4ビツトのデータを保持するためのDフリップフロップ
(以下D−FFという。)である。この中でD −F
F (10)が最下位ビットで、D−FF(13)が最
上位ビットとなっている。
ク図であり、5N74LS689 (商標)の内部回
路図を基本としている。この回路図で5N74LSθ8
9(商標)と異なる部分を点線で示しており、各ビット
間にオア回路が挿入されている。(10)〜(13)が
4ビツトのデータを保持するためのDフリップフロップ
(以下D−FFという。)である。この中でD −F
F (10)が最下位ビットで、D−FF(13)が最
上位ビットとなっている。
制御ラッチ回路(7)の出力(201)〜(204)に
ハイレベルの信号(以下Hという。)を出力する事によ
り、前段のD−FFの状態が次段に伝達されなくなる。
ハイレベルの信号(以下Hという。)を出力する事によ
り、前段のD−FFの状態が次段に伝達されなくなる。
例えば、出力(201)をHにすると、D−F F (
to)の状態はD −F F (11)、 (12)、
(13)と関連が無くなり、あたかもD −F F
(11)、 (12)。
to)の状態はD −F F (11)、 (12)、
(13)と関連が無くなり、あたかもD −F F
(11)、 (12)。
(13) Lかないような動作となり、カウンタ全体の
ビット数は1ビット減った事になる。従って、出力(2
01)をHにした時には3ビツトのカウンタ、出力(2
01(202)をHにした時にはD −F F (12
)。
ビット数は1ビット減った事になる。従って、出力(2
01)をHにした時には3ビツトのカウンタ、出力(2
01(202)をHにした時にはD −F F (12
)。
(13)により2ビツトのカウンタで、出力(201)
(202) (203)をHにするとD −F F (
13)により1ビツトのカウンタとして機能することに
なる。
(202) (203)をHにするとD −F F (
13)により1ビツトのカウンタとして機能することに
なる。
このことは、また別の観点から見れば次のようにも把握
される。出力(201)〜<2o5が全部ロウレベルの
信号(以下りという)であれば、分周カウンタ(6)の
全部のD −F F (10)〜(13)は全て有効ニ
動作し、24パルス毎にキャリー信号(103)を送り
出すので、カウンタ(4)の上位18ビツトだけを考え
るとl/16分周されていることになる。また、出力(
201)−Hでl/8分周、出力(201)。
される。出力(201)〜<2o5が全部ロウレベルの
信号(以下りという)であれば、分周カウンタ(6)の
全部のD −F F (10)〜(13)は全て有効ニ
動作し、24パルス毎にキャリー信号(103)を送り
出すので、カウンタ(4)の上位18ビツトだけを考え
るとl/16分周されていることになる。また、出力(
201)−Hでl/8分周、出力(201)。
(202)−Hで174分周、出力(201)、(20
2)、(203)−H1/2分周、出力(201)、(
202)、(203)、(204) −Hでll1分周
となる。なお、出力(201)〜(204)を全部りに
すれば最下位の4ビツトも利用して、20ビツトのカウ
ンタとしても利用できる。
2)、(203)−H1/2分周、出力(201)、(
202)、(203)、(204) −Hでll1分周
となる。なお、出力(201)〜(204)を全部りに
すれば最下位の4ビツトも利用して、20ビツトのカウ
ンタとしても利用できる。
例えば、エンコーダ1回転で5000パルスのA相。
B相信号を発生しているエンコーダを使用していたとす
ると、微分回路(1)により微分されて発生するパルス
数はエンコーダ1回転あたり200001<ルスとなり
、分周カウンタ(6)の分周をl11とするとカウンタ
(4)によるカウント数は20000パルスとなる。
ると、微分回路(1)により微分されて発生するパルス
数はエンコーダ1回転あたり200001<ルスとなり
、分周カウンタ(6)の分周をl11とするとカウンタ
(4)によるカウント数は20000パルスとなる。
ここで、エンコーダを1回転でzoooo パルスのも
のに変えた場合には、微分回路(1)により微分されて
発生するパルス数は2倍となるが、制御ラッチ回路(7
)の出力(201)、(202)、(203) −Hと
して分周カウンタ(8)により入力パルスを1/2分周
すれば、カウンタ(4)によるカウント数は20000
パルスとなる。このカウンタ(4)によるカウント数は
エンコーダを変える前と同じであるから、カウンタ(4
)以降のカウント数についての処理も同じになり、ソフ
トウェア等を変更せずにすむ。また、実際に高精度で動
作させるには、分周カウンタ(6)による下位の4ビツ
トも読込んで精度を上げることができるる。
のに変えた場合には、微分回路(1)により微分されて
発生するパルス数は2倍となるが、制御ラッチ回路(7
)の出力(201)、(202)、(203) −Hと
して分周カウンタ(8)により入力パルスを1/2分周
すれば、カウンタ(4)によるカウント数は20000
パルスとなる。このカウンタ(4)によるカウント数は
エンコーダを変える前と同じであるから、カウンタ(4
)以降のカウント数についての処理も同じになり、ソフ
トウェア等を変更せずにすむ。また、実際に高精度で動
作させるには、分周カウンタ(6)による下位の4ビツ
トも読込んで精度を上げることができるる。
なお、上記実施例は分周カウンタ(8)により4ビツト
だけ拡張した場合について例示したが、カウンタの動作
速度に問題がなければ、さらにビット数を拡張しても良
い。また、ビット数を可変にする手段として制御ラッチ
回路(7)を使用した例を示したが、カスタムLSIの
外部ビンを利用して切替えても良い。
だけ拡張した場合について例示したが、カウンタの動作
速度に問題がなければ、さらにビット数を拡張しても良
い。また、ビット数を可変にする手段として制御ラッチ
回路(7)を使用した例を示したが、カスタムLSIの
外部ビンを利用して切替えても良い。
また、この発明は数値制御装置の位置検出のためだけで
なく、他のパルス発生器の仕様の変更に対しても同様に
適用できることはいうまでもない。
なく、他のパルス発生器の仕様の変更に対しても同様に
適用できることはいうまでもない。
[発明の効果]
以上のようにこの発明によれば、カウンタのビット数を
可変することができるようにしたので、エンコーダの高
精度化等に対するソフトウェアのカウンタ読込み値に対
する補正にかかる時間を短縮し、ソフトウェアの時間効
率を上げることができるという効果がある。
可変することができるようにしたので、エンコーダの高
精度化等に対するソフトウェアのカウンタ読込み値に対
する補正にかかる時間を短縮し、ソフトウェアの時間効
率を上げることができるという効果がある。
第1図はこの発明の一実施例に係るカウンタ装置のハー
ド構成を示すブロック図、第2図は第1図の分周カウン
タの内部回路図である。 第3図は数値制御装置の全体構成を示したブロック図、
第4図は第3図のエンコーダI/Pの動作タイミングを
示したタイムチャート、第5図は従来のエンコーダI/
P部分のカスタムLSIのハード構成を示すブロック図
である。 (4);カウンタ、(6)−分周カウンタ、(7);制
御ラッチ回路。 なお、図中同一符号は同−又は相当部を示す。
ド構成を示すブロック図、第2図は第1図の分周カウン
タの内部回路図である。 第3図は数値制御装置の全体構成を示したブロック図、
第4図は第3図のエンコーダI/Pの動作タイミングを
示したタイムチャート、第5図は従来のエンコーダI/
P部分のカスタムLSIのハード構成を示すブロック図
である。 (4);カウンタ、(6)−分周カウンタ、(7);制
御ラッチ回路。 なお、図中同一符号は同−又は相当部を示す。
Claims (1)
- 最下位ビット側に計数ビット数の調整可能な分周カウン
タを設け、更に、該分周カウンタより上位側に計数ビッ
ト数が固定されたカウンタを設けたことを特徴とするカ
ウンタ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16265988A JPH0214617A (ja) | 1988-07-01 | 1988-07-01 | カウンタ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16265988A JPH0214617A (ja) | 1988-07-01 | 1988-07-01 | カウンタ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0214617A true JPH0214617A (ja) | 1990-01-18 |
Family
ID=15758837
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16265988A Pending JPH0214617A (ja) | 1988-07-01 | 1988-07-01 | カウンタ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0214617A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5323436A (en) * | 1991-11-18 | 1994-06-21 | Samsung Electronics, Co., Ltd. | Apparatus of and method for counting a number of revolutions of a servo motor |
US6894235B2 (en) | 2001-06-26 | 2005-05-17 | Matsushita Electric Works, Ltd. | Sliding switch with lubricant and method for manufacturing the same |
-
1988
- 1988-07-01 JP JP16265988A patent/JPH0214617A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5323436A (en) * | 1991-11-18 | 1994-06-21 | Samsung Electronics, Co., Ltd. | Apparatus of and method for counting a number of revolutions of a servo motor |
US6894235B2 (en) | 2001-06-26 | 2005-05-17 | Matsushita Electric Works, Ltd. | Sliding switch with lubricant and method for manufacturing the same |
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