JPH0234613Y2 - - Google Patents
Info
- Publication number
- JPH0234613Y2 JPH0234613Y2 JP1983036882U JP3688283U JPH0234613Y2 JP H0234613 Y2 JPH0234613 Y2 JP H0234613Y2 JP 1983036882 U JP1983036882 U JP 1983036882U JP 3688283 U JP3688283 U JP 3688283U JP H0234613 Y2 JPH0234613 Y2 JP H0234613Y2
- Authority
- JP
- Japan
- Prior art keywords
- input
- full adder
- flip
- flop
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Indicating Or Recording The Presence, Absence, Or Direction Of Movement (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
- Optical Transform (AREA)
- Input From Keyboards Or The Like (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案はインクリメンタル式ロータリエンコー
ダの２相パルス出力信号を処理して回転方向を判
別する回路に関するものである。
ダの２相パルス出力信号を処理して回転方向を判
別する回路に関するものである。
このような回路として、良く知られている従来
例を第１図に示して説明する。
例を第１図に示して説明する。
図において、１はＤフリツプフロツプ、２は
NAND素子、３はNOR素子、４はアツプダウン
カウンタであり、ＡはＡ相パルス、ＢはＢ相パル
ス、CKはクロツクである。
NAND素子、３はNOR素子、４はアツプダウン
カウンタであり、ＡはＡ相パルス、ＢはＢ相パル
ス、CKはクロツクである。
この回路は２相パルスＡ，ＢをＤフリツプフロ
ツプ１にて微分したのち、NAND素子２及び
NOR素子３によつて次式 UP＝A'＋B'A＋’Ｂ＋’ DOWN＝’＋’Ａ＋A'B＋B' にもとづいてUP／DOWN信号を得るものであ
る。
ツプ１にて微分したのち、NAND素子２及び
NOR素子３によつて次式 UP＝A'＋B'A＋’Ｂ＋’ DOWN＝’＋’Ａ＋A'B＋B' にもとづいてUP／DOWN信号を得るものであ
る。
しかしながら部品が多く、配線も繁雑であると
いう欠点があつた。
いう欠点があつた。
そこで本考案は、上記欠点を解消することを目
的とし、最少の部品数で構成できる回路を提供す
るものである。
的とし、最少の部品数で構成できる回路を提供す
るものである。
本考案は上記の問題点を解決するためになされ
たもので、アツプダウンカウンタ、Ｄフリツプフ
ロツプ、および全加算器の３素子から構成するも
のであり、２相パルスを２進データ化して、全加
算器を利用することにより、部品数を大幅に削減
することに成功したものである。
たもので、アツプダウンカウンタ、Ｄフリツプフ
ロツプ、および全加算器の３素子から構成するも
のであり、２相パルスを２進データ化して、全加
算器を利用することにより、部品数を大幅に削減
することに成功したものである。
以下、第２図に具体的実施例を示して説明す
る。
る。
第２図において、１はＤフリツプフロツプ、４
はアツプダウンカウンタ、５は全加算器であり、
それぞれLS175，LS191，LS283と称されるICを
適用できる。
はアツプダウンカウンタ、５は全加算器であり、
それぞれLS175，LS191，LS283と称されるICを
適用できる。
さて、２相パルスＡ，Ｂはそれぞれ全加算器の
最上位ビツトA3，B3に入力され、その出力C3と
Ｂ相パルスはそれぞれ、Ｄフリツプフロツプ１の
D1，D2入力となり、D1，D2に対応する出力Q1，
Q2は全加算器５のA0，B0に入力されると同時に、
再度Ｄフリツプフロツプ１のD3，D4に入力され
る。
最上位ビツトA3，B3に入力され、その出力C3と
Ｂ相パルスはそれぞれ、Ｄフリツプフロツプ１の
D1，D2入力となり、D1，D2に対応する出力Q1，
Q2は全加算器５のA0，B0に入力されると同時に、
再度Ｄフリツプフロツプ１のD3，D4に入力され
る。
D3，D4に対応する出力3，4は全加算器５
のB0，B1に入力され、全加算器５のC0，C1出力
は、それぞれアツプダウンカウンタ４のイネーブ
ル（）、アツプダウン（／DOWN）に入力
される。
のB0，B1に入力され、全加算器５のC0，C1出力
は、それぞれアツプダウンカウンタ４のイネーブ
ル（）、アツプダウン（／DOWN）に入力
される。
以上のような回路とすることにより、第１図に
示した従来回路と同一の機能を実現できる。
示した従来回路と同一の機能を実現できる。
これを第３図に示すタイムチヤートと第４図に
示す全加算器５の論理回路及び第５図に示すその
真理値表を用いて説明すれば次の通りである。
示す全加算器５の論理回路及び第５図に示すその
真理値表を用いて説明すれば次の通りである。
全加算器５のC3出力は、Ａ相パルス(A)とＢ相
パルス(B)の排他的論理和になつており、それがＤ
フリツプフロツプ１のD1入力となる。又、Ｂ相
パルス(B)は、そのままＤフリツプフロツプ１の
D2入力にもなるので、D1，D2は２進データにな
つている。
パルス(B)の排他的論理和になつており、それがＤ
フリツプフロツプ１のD1入力となる。又、Ｂ相
パルス(B)は、そのままＤフリツプフロツプ１の
D2入力にもなるので、D1，D2は２進データにな
つている。
そしてD1に対応するQ1出力は、、１クロツク
（CK）だけ遅れた波形となり、同様にD2に対応
するQ2出力はＢ相パルス(B)より１クロツク
（CK）遅れる。
（CK）だけ遅れた波形となり、同様にD2に対応
するQ2出力はＢ相パルス(B)より１クロツク
（CK）遅れる。
Q1，Q2が再度ＤフリツプフロツプのD3，D4入
力となるので、その反転力3，4は、Q1，Q2
より１クロツク（CK）遅れて反転した波形とな
る。これら3，4も２進データであり、Q1，
Q2，3，4は全て２進データとなつている。
力となるので、その反転力3，4は、Q1，Q2
より１クロツク（CK）遅れて反転した波形とな
る。これら3，4も２進データであり、Q1，
Q2，3，4は全て２進データとなつている。
これら２進データQ1，Q2，3，4は全加算
器５のA0，A1，B0，B1に入力されるので、C0，
C1出力は図示するものとなる。
器５のA0，A1，B0，B1に入力されるので、C0，
C1出力は図示するものとなる。
即ち、A0≠B0の時にC0は“High”になり、C1
はA0，B0が共に“High”でA1＝B1の時と、A0
もしくはB0が“LOW”でA1≠B1の時“High”
となる。
はA0，B0が共に“High”でA1＝B1の時と、A0
もしくはB0が“LOW”でA1≠B1の時“High”
となる。
これらC0，C1はそれぞれアツプダウンカウン
タ４のイネーブル（）、アツプダウン（／
DOWN）に入力し、（↑）で示した時点でC1が
“LOW”すなわち、（）となるので＋カウント
される。
タ４のイネーブル（）、アツプダウン（／
DOWN）に入力し、（↑）で示した時点でC1が
“LOW”すなわち、（）となるので＋カウント
される。
また、２相パルスの位相が逆転した場合、すな
わち逆方向に回転した場合は、タイムチヤートが
第６図に示すようになり、この場合は（↑）で示
した時点でC1が“High”、すなわち（DOWN）
となるので、−１カウントされる。
わち逆方向に回転した場合は、タイムチヤートが
第６図に示すようになり、この場合は（↑）で示
した時点でC1が“High”、すなわち（DOWN）
となるので、−１カウントされる。
なお、第２図においては、全加算器５のA2，
B2入力をOV（Low）であるが、＋5V（High）にす
ると、C3出力が反転するので、カウント方向を
反転することができる。よつて第７図に示す回路
を、全加算器５に付加すればカウント方向を任意
に選択できる。
B2入力をOV（Low）であるが、＋5V（High）にす
ると、C3出力が反転するので、カウント方向を
反転することができる。よつて第７図に示す回路
を、全加算器５に付加すればカウント方向を任意
に選択できる。
以上述べたように、本考案によれば、きわめて
少ない部品数で、２相パルス信号を処理して回転
方向を判別し、しかもカウント方向を任意に選択
できる回路を提供することができる。
少ない部品数で、２相パルス信号を処理して回転
方向を判別し、しかもカウント方向を任意に選択
できる回路を提供することができる。
第１図は従来の回転方向判別回路図、第２図は
本考案の一実施例の回路図、第３図は、正転時の
動作を示すタイムチヤート、第４図は全加算器の
論理回路図、第５図はその真理値表、第６図は逆
転時のタイムチヤート、第７図はカウント方向を
任意に選択できるようにした異なる実施例の回路
図である。 １……Ｄフリツプフロツプ、４……アツプダウ
ンカウンタ、５……全加算器。
本考案の一実施例の回路図、第３図は、正転時の
動作を示すタイムチヤート、第４図は全加算器の
論理回路図、第５図はその真理値表、第６図は逆
転時のタイムチヤート、第７図はカウント方向を
任意に選択できるようにした異なる実施例の回路
図である。 １……Ｄフリツプフロツプ、４……アツプダウ
ンカウンタ、５……全加算器。
Claims (1)
- 【実用新案登録請求の範囲】 (1) インクリメンタル式ロータリエンコーダの回
転方向を判別する回路において、Ｄフリツプフ
ロツプとアツプダウンカウンタと全加算器とを
それぞれ１個備え、Ｄフリツプフロツプの出力
Q1，Q2，3，4をそれぞれ全加算器の入力
A0，A1，B0，B1に接続するとともに、Ｄフリ
ツプフロツプの出力Q1，Q2はＤフリツプフロ
ツプ自身のD3，D4入力にも接続し、全加算器
の出力C0，C1，C3はそれぞれアツプダウンカ
ウンタのイネーブル（）入力、アツプダウン
カウンタのアツプダウン（Ｕ／Ｄ）入力、Ｄフ
リツプフロツプのD1入力に接続し、全加算器
のA2，B2入力は、OV接地もしくは5V入力と
し、インクリメンタル式ロータリエンコーダの
Ａ相出力は、全加算器のA3入力に、またＢ相
出力は、全加算器のB3入力及びＤフリツプフ
ロツプのD2入力に接続したことを特徴とする
回転方向判別回路。 (2) 前記全加算器のA3，B3入力を、OVもしくは
5Vに選択できる切替回路を備えたことを特徴
とする実用新案登録請求の範囲第１項記載の回
転方向判別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3688283U JPS59142767U (ja) | 1983-03-16 | 1983-03-16 | 回転方向判別回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3688283U JPS59142767U (ja) | 1983-03-16 | 1983-03-16 | 回転方向判別回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59142767U JPS59142767U (ja) | 1984-09-25 |
| JPH0234613Y2 true JPH0234613Y2 (ja) | 1990-09-18 |
Family
ID=30167544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3688283U Granted JPS59142767U (ja) | 1983-03-16 | 1983-03-16 | 回転方向判別回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59142767U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4883854A (ja) * | 1972-02-07 | 1973-11-08 |
-
1983
- 1983-03-16 JP JP3688283U patent/JPS59142767U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4883854A (ja) * | 1972-02-07 | 1973-11-08 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59142767U (ja) | 1984-09-25 |
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