JPH0580604B2

JPH0580604B2 -

Info

Publication number: JPH0580604B2
Application number: JP60002953A
Authority: JP
Inventors: Tadashi Sakai; Tateji Ooki
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1985-01-11
Filing date: 1985-01-11
Publication date: 1993-11-09
Also published as: JPS61161419A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、ロータリーエンコーダの取り込み
回路に関する。

〔従来の技術〕

インクレメント型ロータリーエンコーダによれ
ば、その入力軸の回転に対して第３図に示すよう
な位相関係で１対の出力パルスPa，Pbが得られ
るので、これらパルスPa，Pbの位相差の極性か
ら回転方向を知ることができ、パルスPaまたは
Pbの数から回転量を知ることができる。

しかし、そのエンコーダが抵抗体及び接点（摺
動子）用いたタイプの場合には、パルスPa，Pb
にチヤタリングを生じ、例えば第４図に示すよう
な波形になつてしまう。このため、一般には、パ
ルスPa，Pbをフリツプフロツプ回路に供給して
チヤタリングをなくすようにしている。

〔発明が解決しようとする問題点〕

ところが、このようにチヤタリング除去のため
にフリツプフロツプ回路を設けると、これは２個
必要である。また、パルスPaとPbとの位相差の
極性から回転方向を知るためにも２個のフリツプ
フロツプ回路が必要である。従つて、全体として
は、４個ものフリツプフロツプ回路が必要となつ
てしまう。

この発明は、このような問題点を解決しようと
するものである。

〔問題点を解決するための手段〕

このため、この発明においては、２つのＤフリ
ツプフロツプ回路と、若干の論理回路とを所定の
関係に接続する。

〔作用〕

従つて、この発明によれば、２つのフリツプフ
ロツプ回路と、若干の論理回路だけで、チヤタリ
ングのあるロータリーエンコーダ出力からその回
路方向の弁別出力を得ることができると共に、チ
ヤタリングを除去できる。

また、マイクロコンピユータを用いてソフトウ
エアによりパルスPa，Pbから目的とする出力を
得ようとすると、スピードの制約から早い動きに
ついていけなくなるが、この発明の回路において
スピードの制約を与えるものは、各回路の応答時
間だけであり、きわめて早い動きにも十分につい
ていくことができる。

〔実施例〕

すなわち、第１図において、立ち上がりトリガ
タイプの第１及び第２のＤフリツプフロツプ回路
１，２が設けられ、パルスPa，Pbがフリツプフ
ロツプ回路１，２のデータ入力Ｄにそれぞれ供給
されると共に、パルスPaがフリツプフロツプ回
路２のクロツク入力CKに供給され、パルスPaが
フリツプフロツプ回路１のクロツク入力CKに供
給される。

さらに、パルスPa，Pbが負論理入力のアンド
回路３に供給されて出力Q₃が取り出され、この
出力Q₃と、フリツプフロツプ回路２の非反転出
力Q₂とがオア回路４に供給され、そのオア出力
Q₄がフリツプフロツプ回路１のリセツト入力Ｒ
に供給される。また、出力Q₃がオア回路５に供
給されると共に、フリツプフロツプ回路１の非反
転出力Q₁がオア回路５に供給され、そのオア出
力Q₅がフリツプフロツプ回路２のリセツト入力
Ｒに供給される。さらに、出力Q₁，Q₂がオア回
路６に供給される。

このような構成において、簡単のため、第２図
に示すようにパルスPaの位相が進んでいて（こ
れは例えば右回転のとき）、また、その前後の時
点t₁，t₄，t₈，t₁₁にチヤタリングを生じているも
のとする。すると、各部の出力Q₁〜Q₅は同図に
示すようになる。

すなわち、時点t₁以前には、Pa＝“０”，Pb＝
“０”なので、Q₃＝“１”であり、従つて、Q₄＝
“１”，Q₅＝“１”であり、これによりフリツプフ
ロツプ回路１，２はリセツト状態にあるので、
Q₁＝“０”，Q₂＝“０”である。

そして、時点t₁にPa＝“１”になると、このパ
ルスPaの立ち上がりによりフリツプフロツプ回
路２がトリガされるが、Pb＝“１”なので、Q₂＝
“０”のままである。しかし、Pa＝“１”になる
ことにより、Q₃＝“０”になり、Q₄＝“０”，Q₅＝
“０”になつてフリツプフロツプ回路１，２のリ
セツト状態は解除される。

次に、時点t₂にPa＝“０”になると、Pb＝“０”
なので、Q₃＝“１”になり、Q₄＝“１”，Q₅＝“１”
となり、すなわち、時点t₁以前と同じ状態にな
る。

続いて、時点t₃にPa＝“１”になると、時点t₁
と同様の動作が行われてQ₁〜Q₅＝“０”となる。

こうして、時点t₄以前、すなわち、Pb＝“０”
の期間には、パルスPaが何回“１”になつても
Q₁＝“０”，Q₂＝“０”のままとされ、すなわち、
パルスPaのチヤタリングは無視される。

そして、時点t₄にPb＝“１”になると、このパ
ルスPbの立つ上がりによりフリツプフロツプ回
路１がトリガされると共に、このとき、Pa＝
“１”なので、Q₁＝“１”となる。また、これに
よりQ₅＝“１”となり、フリツプフロツプ回路２
リセツト状態になる。

さらに、時点t₅にPb＝“０”になつてもフリツ
プフロツプ回路１は立ち上がりトリガタイプなの
で、時点t₅以前の状態が保持され、さらに時点t₆
に再びPb＝“１”になつてフリツプフロツプ回路
１がトリガされてもすでにQ₁＝“１”で同じ状態
が続く。

こうして、期間t₃〜t₇、すなわち、Pb＝“１”
の期間には、パルスPbが何回“１”になつても
Q₁＝“１”，Q₂＝“０”のままとされ、すなわち、
パルスPbのチヤタリングは無視される。

そして、時点t₇にPa＝“０”になつてもフリツ
プフロツプ回路２は立ち上がりトリガタイプなの
で、時点t₇以前の状態が保持され、さらに、時点
t₈に再びPa＝“１”になつてフリツプフロツプ回
路２がトリガされてもすでにQ₅＝“１”である。
また、フリツプフロツプ回路２はリセツト状態に
あるので、Q₂＝“０”の状態が続く。

こうして、期間t₆〜t₁₀、すなわち、Pb＝“１”
の期間には、パルスPaが何回“１”になつても
Q₁＝“１”，Q₂＝“０”のままとされ、パルスPa
のチヤタリングは無視される。

そして、時点t₁₀にPa＝“０”になると、このと
き、Pa＝“０”なので、Q₃＝“１”になり、従つ
て、Q₄＝“１”となつてフリツプフロツプ回路１
はリセツトされるので、Q₁＝“０”となる。ま
た、Q₃＝“１”となり、フリツプフロツプ回路２
はリセツト状態となる。

続いて、時点t₁₁に再びPb＝“１”になると、こ
のパルスPbの立ち上がりによりフリツプフロツ
プ回路１はトリガされるがPa＝“０”なので、Q₁
＝“０”の状態が続く。また、Pb＝“１”になつ
たことによりQ₃＝“０”になりQ₄＝“０”，Q₅＝
“０”になる。そして、時点t₁₂にPb＝“０”にな
ると、Pa＝“０”なので、Q₃＝“１”になり、Q₄
＝“１”，Q₅＝“１”となる。

こうして、時点t₁₀以後、すなわち、Pa＝“０”
の期間には、パルスPbが何回“１”になつても
Q₁＝“０”，Q₂＝“０”のままとされ、すなわち、
パルスPbのチヤタリングは無視される。

そして、時点t₁₂以後は時点t₁以後と同じであ
り、従つて、パルスPa，Pbごとに上述の動作が
繰り返される。

また、パルスPa，Pbに対して回路は対称に構
成されているので、パルスPbの位相が進んでい
るとき（例えば左回転のとき）には、出力Q₁と
Q₂とが入れ代わつた波形となる。

従つて、フリツプフロツプ回路１からは、パル
スPaの位相が進んでいるとき、そのパルスPaご
とにチヤタリングの除去された出力Q₁が取り出
され、フリツプフロツプ回路２からは、パルス
Pbの位相が進んでいるとき、そのパルスPbごと
にチヤタリングの除去された出力Q₂が取り出さ
れる。

なお、負荷がマイクロコンピユータの場合に
は、オア回路６の出力によりCPUに割り込みを
かけると共に、その割り込みルーチンにおいて出
力Q₁またはQ₂のレベルを判別すれば、ロータリ
ーエンコーダの回転方向及び回転量を検出でき
る。

〔発明の効果〕

こうして、この発明によれば、２つのフリツプ
フロツプ回路と、若干の論理回路だけで、チヤタ
リングのあるロータリーエンコーダ出力からその
回転方向の弁別出力を得ることができると共に、
チヤタリングを除去できる。

【図面の簡単な説明】

第１図はこの発明の一例の接続図、第２図〜第
４図はその説明のための図である。１，２はＤフリツプフロツプ回路である。

Claims

【特許請求の範囲】１インクレメント型ロータリーエンコーダから
のパルス信号が入力される第１及び第２入力端子
と、該第１入力端子に接続されたデータ入力と、該
第２入力端子に接続されたクロツク入力と、リセ
ツト端子とを有する第1Dフリツプフロツプ回路
と、前記第２入力端子に接続されたデータ入力と、
前記第１入力端子に接続されたクロツク入力と、
リセツト端子とを有する第2Dフリツプフロツプ
回路と、前記第１及び第２入力端子にそれぞれ接続した
入力を有するナンド回路と、該ナンド回路の出力に接続した入力、前記第
2Dフリツプフロツプ回路の非反転出力に接続し
た入力、及び前記第1Dフリツプフロツプ回路の
リセツト端子に接続した出力を有する第１オア回
路と、前記ナンド回路の出力に接続した入力、前記第
1Dフリツプフロツプ回路の非反転出力に接続し
た入力、及び前記第2Dフリツプフロツプ回路の
リセツト端子に接続した出力を有する第２オア回
路と、を具備し、上記第１及び第2Dフリツプフロツプ
回路から上記第１及び第２入力端子に入力するパ
ルス信号に対応する出力を取り出すようにしたこ
とを特徴とするロータリーエンコーダの取り込み
回路。