JPH04192714A - 位相比較器 - Google Patents
位相比較器Info
- Publication number
- JPH04192714A JPH04192714A JP32440790A JP32440790A JPH04192714A JP H04192714 A JPH04192714 A JP H04192714A JP 32440790 A JP32440790 A JP 32440790A JP 32440790 A JP32440790 A JP 32440790A JP H04192714 A JPH04192714 A JP H04192714A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- output signal
- output
- input
- flop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000003111 delayed effect Effects 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 description 8
- 230000010363 phase shift Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、電子式自動制御であるＰＩ、Ｌ（円〕ａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）の構成要素の１つである位
相検出器に関するものである。
Ｌｏｃｋｅｄ Ｌｏｏｐ）の構成要素の１つである位
相検出器に関するものである。
従来の技術
以下、従来の位相比較器の一例を図面に基づいて説明す
る。
る。
第３図は従来の位相比較器の等価ロジック回路図、第４
図は第３図の位相比較入出力波形を示すタイムチャー１
−である。
図は第３図の位相比較入出力波形を示すタイムチャー１
−である。
位相比較器１１は、Ｒ−ＳフリップフロップとＮＡ Ｎ
ｌ）ゲートにより第３図に示すように等価回路として
表わされ、基準信号入力端子９より入力される基準信号
とＶ ＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏ］、１０ｃ
ｉ、１ａｔｏｒ）出力入力端子１０より入力されるＶ
ＣＯ出力信号との位相を比較し、第４図に示すように、
基準信号の立ち下がりエツジがｖＣＯ出力信号の立ち下
がりエツジより進んでいる場合に位相差の幅をもった負
極性のパルスを比較出力Ｐ端子１２へ出力し、■ＣＯ出
力信号の立ち下がりエツジが基準信号の立ち下がりエツ
ジより進んでいる場合に位相差の幅をもった負極性のパ
ルスを比較出力Ｎ端子１３へ出力する。また、基準信号
とＶＣ○出力信号の立ち下がりエツジがロックした場合
は、比較出力Ｐ端子１２、比較出力Ｎ端７−１３ともハ
イ（１−（）レベル状態を保っている。
ｌ）ゲートにより第３図に示すように等価回路として
表わされ、基準信号入力端子９より入力される基準信号
とＶ ＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏ］、１０ｃ
ｉ、１ａｔｏｒ）出力入力端子１０より入力されるＶ
ＣＯ出力信号との位相を比較し、第４図に示すように、
基準信号の立ち下がりエツジがｖＣＯ出力信号の立ち下
がりエツジより進んでいる場合に位相差の幅をもった負
極性のパルスを比較出力Ｐ端子１２へ出力し、■ＣＯ出
力信号の立ち下がりエツジが基準信号の立ち下がりエツ
ジより進んでいる場合に位相差の幅をもった負極性のパ
ルスを比較出力Ｎ端子１３へ出力する。また、基準信号
とＶＣ○出力信号の立ち下がりエツジがロックした場合
は、比較出力Ｐ端子１２、比較出力Ｎ端７−１３ともハ
イ（１−（）レベル状態を保っている。
発明が解決しようとする課題
しかしながらＩ−、記従来の位相比較器１１では２つの
入力信号を入力端子９，１０に入力してから出力端子１
２，１．３にパルスが出力されるまでに最低でも４つの
ＮＡＮＤゲートを通過するためにその分の遅延が発生し
、よって入力信号である基準信号とｖＣＯ出力信号が高
速になってくると比較出力がこれら２つの入力信号のわ
ずかな位相ずれに追従できなくなり、ＰＬＬを構成した
場合ロック時のジッタ、ふらつきが発生するという問題
を有していた。
入力信号を入力端子９，１０に入力してから出力端子１
２，１．３にパルスが出力されるまでに最低でも４つの
ＮＡＮＤゲートを通過するためにその分の遅延が発生し
、よって入力信号である基準信号とｖＣＯ出力信号が高
速になってくると比較出力がこれら２つの入力信号のわ
ずかな位相ずれに追従できなくなり、ＰＬＬを構成した
場合ロック時のジッタ、ふらつきが発生するという問題
を有していた。
本発明は−ｈ記従来の問題を解決するものであり、回路
構成が簡単でかつ高速比較が正確に行える位相比較器を
提供することを目的とするものである。
構成が簡単でかつ高速比較が正確に行える位相比較器を
提供することを目的とするものである。
課題を解決するための手段
−に記問題を解決するため、本発明の位相比較器は、位
相比較する２つの信号をクロック信号としてそれぞれ入
力し、その出力を比較出力信号として出力する２つのＤ
フリップフロップと、それぞれのＤフリップフロップの
前記比較出力信号と前記入力信号とを入力し、互いの■
〕フリップフロップのリセット信号を発生する２つのＮ
ＯＲゲートとを備えて構成している。
相比較する２つの信号をクロック信号としてそれぞれ入
力し、その出力を比較出力信号として出力する２つのＤ
フリップフロップと、それぞれのＤフリップフロップの
前記比較出力信号と前記入力信号とを入力し、互いの■
〕フリップフロップのリセット信号を発生する２つのＮ
ＯＲゲートとを備えて構成している。
作用
Ｉ−記構酸により、位相比較する２つの入力信号に位相
のずれが発生すると、２つの入力信号の互いの進みに応
じて異なるＤフリップフロップよりそれぞれ位相差に応
じたパルス幅の比較出力信号が出力される。また入力信
号が１段のＤフリップフロップのゲート遅れにより出力
されるため、２つの入力信号のわずかな位相ずれをも比
較出力することが可能となり、高速で正確な位相比較が
行える。
のずれが発生すると、２つの入力信号の互いの進みに応
じて異なるＤフリップフロップよりそれぞれ位相差に応
じたパルス幅の比較出力信号が出力される。また入力信
号が１段のＤフリップフロップのゲート遅れにより出力
されるため、２つの入力信号のわずかな位相ずれをも比
較出力することが可能となり、高速で正確な位相比較が
行える。
このように基準信号とｖＣ○出力信号に位相ずれが発生
すると、Ｄフリップフロップ３，４から、位相差分の幅
を持った正極性のパルスが出力される。
すると、Ｄフリップフロップ３，４から、位相差分の幅
を持った正極性のパルスが出力される。
以上のように本実施例によれば、位相比較器をＤフリッ
プフロップ３，４とＮＯＲゲート５，６で構成すること
により位相差分に応じた出力信号を得ることができると
ともに、ゲート遅延が減ることから周波数の高い入力信
号の正確な高速比較−；３− を行うことができ、よってＰＬＬを構成した場合ロック
時のジッタ、ふらつきを小さくすることができる。
プフロップ３，４とＮＯＲゲート５，６で構成すること
により位相差分に応じた出力信号を得ることができると
ともに、ゲート遅延が減ることから周波数の高い入力信
号の正確な高速比較−；３− を行うことができ、よってＰＬＬを構成した場合ロック
時のジッタ、ふらつきを小さくすることができる。
実施例
以下、本発明の一実施例を図面に基づいて説明する。
第１図は本発明の一実施例における位相比較器の回路図
、第２図は第１図の位相比較入出力波形を示すタイムチ
ャートである。
、第２図は第１図の位相比較入出力波形を示すタイムチ
ャートである。
本発明の位相比較器は、第１図に示すように、Ｄ入力と
して常時ハイ（Ｈ）レベルの信号、クロック入力として
基準信号入力端子１より入力される基準信号、リセット
入力として、後述する第１のＮＯＲゲート５のリセット
信号を入力し、Ｑ出力信号を比較出力Ｐ端子７へ出力す
る第１のＤフリップフロップ３と、Ｄ入力として常時ハ
イ（Ｈ）レベルの信号、クロック入力としてｖＣＯ出力
入力端子２より入力される。Ｖ ＣＯ出力信号、リセツ
ｈ−人力として、後述する第２のＮＯＲゲート６のリセ
ット信号を入力し、Ｑ出力信号を比較出力Ｎ端子８へ出
力する第２のＤフリップフロップ４と、■Ｃ○出力信号
と第２のＤフリップフロップ４のＱ出力信号を入力し、
第１のＤフリップフロップ３ヘリセット信号を出力する
第１のＮＯＲゲート５と、基準信号と第１のＤフリップ
フロップ３のＱ出力信号を入力し、第２のＤフリップフ
ロップ４ヘリセット信号を出力する第２のＮＯＲゲート
６とから構成されている。
して常時ハイ（Ｈ）レベルの信号、クロック入力として
基準信号入力端子１より入力される基準信号、リセット
入力として、後述する第１のＮＯＲゲート５のリセット
信号を入力し、Ｑ出力信号を比較出力Ｐ端子７へ出力す
る第１のＤフリップフロップ３と、Ｄ入力として常時ハ
イ（Ｈ）レベルの信号、クロック入力としてｖＣＯ出力
入力端子２より入力される。Ｖ ＣＯ出力信号、リセツ
ｈ−人力として、後述する第２のＮＯＲゲート６のリセ
ット信号を入力し、Ｑ出力信号を比較出力Ｎ端子８へ出
力する第２のＤフリップフロップ４と、■Ｃ○出力信号
と第２のＤフリップフロップ４のＱ出力信号を入力し、
第１のＤフリップフロップ３ヘリセット信号を出力する
第１のＮＯＲゲート５と、基準信号と第１のＤフリップ
フロップ３のＱ出力信号を入力し、第２のＤフリップフ
ロップ４ヘリセット信号を出力する第２のＮＯＲゲート
６とから構成されている。
以上のように構成された位相比較器について以下その動
作を第２図のタイムチャートを参照しながら説明する。
作を第２図のタイムチャートを参照しながら説明する。
まず基準信号の立ち上がりエツジがｖＣＯ出力信号の立
ち上がりがエツジより進んでいる場合、第１−のＤフリ
ップフロップ３のＱ出力信号は基準信号の立ち上がりエ
ツジでハイ（Ｈ）レベルになる。そして次にｖＣ○出力
信号の立ち上がりエツジがくると第１のＮＯＲゲート５
を経てリセットがかかり、第１のＤフリップフロップ３
のＱ出力信号はロー（Ｌ）レベルになる。このとき、第
２のＤフリップフロップ４のＱ出力信号は、第１のＤフ
リップフロップ３のＱ出力信号がハイ（Ｈ）レベルなの
で第２ＯＮＯＲゲー１−６を経てリセットがかかりロー
（Ｌ） レベルを保つ。
ち上がりがエツジより進んでいる場合、第１−のＤフリ
ップフロップ３のＱ出力信号は基準信号の立ち上がりエ
ツジでハイ（Ｈ）レベルになる。そして次にｖＣ○出力
信号の立ち上がりエツジがくると第１のＮＯＲゲート５
を経てリセットがかかり、第１のＤフリップフロップ３
のＱ出力信号はロー（Ｌ）レベルになる。このとき、第
２のＤフリップフロップ４のＱ出力信号は、第１のＤフ
リップフロップ３のＱ出力信号がハイ（Ｈ）レベルなの
で第２ＯＮＯＲゲー１−６を経てリセットがかかりロー
（Ｌ） レベルを保つ。
逆に基準信号の立ち上がりエツジがｖＣＯ出力信号の立
ち上がりエツジより遅れている場合は、第２のＤフリッ
プフロップ４のＱ出力信号は■Ｃ○出力信号の立ち上が
りエツジでハイ（Ｉ］）レベルになり、次に基準信号の
立ち」二がリエッジを検出すると第２のＮＯＲゲート６
を経てリセットがかかり、第２のＤフリップフロップ４
のＱ出力信号はロー（Ｌ）レベルになる。このとき、第
１のＤフリップフロップ３は、第２のＤフリップフロッ
プ４のＱ出力信号がハイ（工（）レベルなので第１のＮ
ＯＲゲート５を経てリセッ１−がかかり、ロー（Ｌ）レ
ベルを保つ。
ち上がりエツジより遅れている場合は、第２のＤフリッ
プフロップ４のＱ出力信号は■Ｃ○出力信号の立ち上が
りエツジでハイ（Ｉ］）レベルになり、次に基準信号の
立ち」二がリエッジを検出すると第２のＮＯＲゲート６
を経てリセットがかかり、第２のＤフリップフロップ４
のＱ出力信号はロー（Ｌ）レベルになる。このとき、第
１のＤフリップフロップ３は、第２のＤフリップフロッ
プ４のＱ出力信号がハイ（工（）レベルなので第１のＮ
ＯＲゲート５を経てリセッ１−がかかり、ロー（Ｌ）レ
ベルを保つ。
発明の効果
以上のように本発明によれば、２つのＤフリップフロッ
プと２つのＮＯＲゲートを用いて構成したことにより、
グー１〜遅延を減らすことができ、よって入力信号の正
確な高速比較ができる優れた位相比較器を実現すること
ができる。また、ＰＬＬを構成した場合、入力信号ロッ
ク時のジッタ、ふらつきを小さくすることができる。
プと２つのＮＯＲゲートを用いて構成したことにより、
グー１〜遅延を減らすことができ、よって入力信号の正
確な高速比較ができる優れた位相比較器を実現すること
ができる。また、ＰＬＬを構成した場合、入力信号ロッ
ク時のジッタ、ふらつきを小さくすることができる。
第１図は本発明の一実施例における位相比較器の回路図
、第２図は第１図の位相比較入出力波形を示すタイムチ
ャー１−１第３図は従来の位相比較器等価回路、第４図
は第３図の位相比較入出力波形を示すタイムチャートで
ある。 １・・・基準信号入力端子、２・・・■Ｃ○出力入力端
子、３，４・・・Ｄフリップフロップ、５，６・・・Ｎ
。 Ｒグー１〜．７・・・比較出力Ｐ端子、８・・・比較出
力Ｎ端子。 代理人 森 本 義 弘 −８＝
、第２図は第１図の位相比較入出力波形を示すタイムチ
ャー１−１第３図は従来の位相比較器等価回路、第４図
は第３図の位相比較入出力波形を示すタイムチャートで
ある。 １・・・基準信号入力端子、２・・・■Ｃ○出力入力端
子、３，４・・・Ｄフリップフロップ、５，６・・・Ｎ
。 Ｒグー１〜．７・・・比較出力Ｐ端子、８・・・比較出
力Ｎ端子。 代理人 森 本 義 弘 −８＝
Claims (1)
- １、位相比較する２つの信号をクロック信号としてそれ
ぞれ入力し、その出力を比較出力信号として出力する２
つのＤフリップフロップと、それぞれのＤフリップフロ
ップの前記比較出力信号と前記入力信号とを入力し、互
いのＤフリップフロップのリセット信号を発生する２つ
のＮＯＲゲートとを備えた位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32440790A JPH04192714A (ja) | 1990-11-26 | 1990-11-26 | 位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32440790A JPH04192714A (ja) | 1990-11-26 | 1990-11-26 | 位相比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192714A true JPH04192714A (ja) | 1992-07-10 |
Family
ID=18165458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32440790A Pending JPH04192714A (ja) | 1990-11-26 | 1990-11-26 | 位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192714A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57164620A (en) * | 1981-04-02 | 1982-10-09 | Sony Corp | Phase comparator |
| JPS61161419A (ja) * | 1985-01-11 | 1986-07-22 | Sony Corp | ロ−タリ−エンコ−ダの取り込み回路 |
-
1990
- 1990-11-26 JP JP32440790A patent/JPH04192714A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57164620A (en) * | 1981-04-02 | 1982-10-09 | Sony Corp | Phase comparator |
| JPS61161419A (ja) * | 1985-01-11 | 1986-07-22 | Sony Corp | ロ−タリ−エンコ−ダの取り込み回路 |
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