JPS6038931A

JPS6038931A - 位相比較回路

Info

Publication number: JPS6038931A
Application number: JP58147731A
Authority: JP
Inventors: Shiro Kato; 加藤　士郎; Norio Meki; 目木　紀夫; Mitsuo Chiba; 千葉　光雄
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1983-08-11
Filing date: 1983-08-11
Publication date: 1985-02-28
Also published as: JPH0414809B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野Ｌｏｃｋｅｄ　Ｌｏｏｐ）回路（以下ＰＬＬ回路と称す
。）等に適した位相比較回路に関する。

従来例の構成とその問題点ＰＬＬＮ路は周波数逓倍器など多くの用途に広く用いら
れているが、ＰＬＬ回路の構成要素の１つである位相比
較回路の特性はＰＬＬ１路そのものの特性化大きく左右
するため種々の位相比較回路が考案され実用化されてい
る。

半導体回路（以下ＩＣと称すＯ）化に適した位相比較回
路とし、１位相比較回路の主要部ケデイジタル回路で構
成されたものが種々考案されているが、入力のエッヂで
位相差を検出する工、ツヂ比較型位相比較回路の多くは
雑音によって誤動作すると大きく誤１つだ位相差を出力
し、すぐには正常に動作していた元の状態には戻らない
場合を生じる問題点を有していた。これらの問題点を改
善した位相比較回路として第１図に示すものが本出願人
により提案されている。

第１図は、前記従来の位相比較回路の基本構成１．２は
それぞれディジタル信号Ａ、ディジタル信号Ｂ（以下、
入カＡ、入カＢと称する。）の入力端子、３は入力Ｂに
対して一定の位相差を有するゲート信号の入力端子、１
０は位相差信’ｊｉ７０　Ｕ　Ｔ　１の出力端子、４，
６は入力Ａ、Ｂの状態を検出する検出回路、８は電位ｖ
ＤＤの電源９は電位ｖｓｓ（＜Ｖ　ｐ　ｏ　）　ｔｙ）
電源、６はデコーダ４の出方によって制御され、電源８
と出力端子１０とを接続するスイッチ回路、７は検出回
路６の出力によって制御され、電源９と出力端子１０と
を接続するスイッチ回路である。第１図の回路例におい
ては検出回路４はインバータ１１、ＡＮＤゲート１２゜
１３で構成され、入力Ａ、Ｂの組み合わせ（Ａ、Ｂ）−
（１，０）　を検出し、前記ゲート信号が１の期間のみ
検出信号１を出力する。スイッチ回路６はインバータ１
７、ＰチャンネルＭＯ３）ランジスタ１８で構成され、
前記検出信号１が「１」の時前記ＰチャンネルＭＯ３）
ランジスタ１８が導通状態となって出力０ＵＴ１はほぼ
電位ｖＤＤとなる。検出回路６はインバータ１４、ＡＮ
Ｄゲーグー１６．１６で構成され、入力Ａ、Ｂの組み合
わせ（Ａ、Ｂ）”（Ｏｔｌ）ｋ検出し、前記ゲート信号
が「１」の期間のみ検出信号２を出力する。スイッチ回
路７はＮチャンネルＭＯ３）ランジスタ１９で構成され
前記検出信号２が「１」の時前記ＮチャンネルＭＯＳト
ランジスタ１９が導通状態となって出力０ＵＴ１はほぼ
電位ｖｓｓ　となる。第２図は第１図に示した従来の位
相比較回路の各部の動作波形を示している。入力Ａ、Ｂ
の立上りエッヂで位相差を検出し、入力Ｂに対し入力へ
の位相が進んでいる期間出力ＯＵＴ　１はほぼｖＤＤ　
の電位となり、これを第２図中に実線で示している。逆
に入力Ｂに対し入力Ａの位相が遅れている期間、出力０
ＵＴ１はほぼｖｓｓ　の電位となり、これを第２図中に
破線で示している。第２図（イ）、（＝＝）、（３はそ
れぞれ人力Ａ。

入力Ｂ５ゲート信号の波形、同図（→、（（ホ）はゲー
ト１２．１５の出力波形、同図（→はゲート１３の出力
すなわち検出信号１の波形、同図（υはゲート１６の出
力すなわち検出信号２０波形、同図（５！Ｉは位相差出
力０ＵＴ１の波形である。第２図（力より位相進み期間
、出力電位がほぼｖＤＤ　となり、位相遅れ期間、出力
電位がほぼｖｓｓ　となり、それ以外の期間は出力端子
１ｏに接続された外部の回路の電位によって出力０ＵＴ
１の電位が定する高インピーダンス出力状態となること
がわかる。この位相比較回路は位相差出力期間がゲート
信月によって所定の時間以内に制御されているため、（
１）ゲート信号が「○」の期間中に入力Ａまたは入力Ｂ
に雑音が入力されても誤った位相差を出力しない、（１
１）また位相比較回路の主要部にゲイジタル回路で構成
されるエッヂ比較型の従来の他の位相比較回路のように
内部にフリップフロップを有しないので雑音によった位
相差を出力する状態を生じてもすぐに元の正しい位相差
を出力する状態に復帰する、（１１ａ位相差のある期間
のみ出力段の回路が動作するので消費電力が少ないとい
った利点を有り、ている。

この従来の位相比較回路１ＰＬＬ回路に用いたときの問
題点全説明するため、まずＰＬＴ、回路のプルインレン
ジについて述べる。

ＰＬＬ回路は、位相比較回路、前記位相比較回路出力を
入力とするルーフリイルタ、前記ループフィルタ出力ｒ
入力とする電圧制御発振回路（以下ＶＣＯと称す。）、
前記ＶＣＯの出カ全ｎ（ｎはｎ≧１なる整数）分周する
分周器とがら成り、前記位相比較回路の２人力はＰＬＬ
回路の入力及び前記分周Ｈ（の出力である。Ｐ　Ｌ　Ｌ
回路の性能ケ評価する特性としてプルインレンジ特性が
ある。

ＰＬＬ回路の入力の周波数ｆ、詩Ｐ　Ｌ　Ｌ回路がロッ
クしない低い周波数としておき、徐々に入力周波数ｆｉ
ｎｋ上げてゆき、アンロック状態がらロック状態に変わ
った時の’１ｎｋｆ１１　とする。次にＰＬＬ回路の入
力の周波数ｆｌｎをＰＬＬ回路がロックしない高い周波
数としておき、徐々に入カ周波数、？’ｉｎｋ下げてゆ
き、アンロック状態がらロック状態に変わっ７６時のｆ
ｌｎヲｆＬ２とする。これら２つの周波数ｆＬ１からｆ
Ｌ２　までの入力信号の周波数範囲をプルインレンジと
いう。すなわちＰＬＬ回路がアンロック状態からロック
状態に入ることの可能な入力周波数範囲がプルインレン
ジである。

ロック状態とは、ｖＣＯの発振周波数をｆＶｃｏとスル
時・ｆｉｎ−ｆＶＣＯ／ｎが成立する状態である。

ＰＬＬ回路の入力周波数ｆ１ｎは多かれ少なかれ変化す
るものであり、ＰＬＬ回路はプルインレンジが入力周波
数ｆｉｎの変化範囲より広いことが必要である。

さらに入力周波数ｆｌｎの変化範囲の中心値をｆｌｎφ
どする時、ｖＣＯの発振周波数ｆｖｃｏの調整誤差や温
度変化によるｆＶｃｏの変動に対する余裕、及び電源投
入時など■ＣＯ入力が異常な初期値となっている場合に
おけるロックし易さなどを考慮ずれは、ＰＬＬ回路のロ
ックレンジの中心・周波数（ｆＬ１＋ｆＬ２）／２は入
力の中心　周波数ｆｉｎφに一致することが望１れる。

ロックレンジの中心周波数を周波数ｆｉｎφに一致させ
るために必要な条件を説明するために、寸ずＰＬＬ回路
がアンロック状態からロック状態に移行する過程につい
て述べる。

今、前記ＰＬＬ回路においてループフィルタ出力がＶＣ
Ｏ入力に接続されていなければ、ＰＬＬ回路中の位相比
較回路の２人力の位相関係は常に不定であり、アンロッ
ク状態とほぼ等価な状態にある。

この状態においてはループフィルタの出力はある平均電
位■Ａ（これは位相比較回路出力の平均値に等しい。）
を中心に位相比較回路のゲート信号パルス幅及びループ
フィルタ特性によって定まる変化範囲（±ΔｖＡ）で変
化する。そこでループフィルタ出力がＶＣＯ入力に接続
されておればＶＣＯはｖｃ○ノ入力電位■ｉがｖ工＝（
■Ａ＋ΔＶＡ）である時の発振周波数ｆＶＣｏ１及びＶ
、＝（ＶＡ−ΔｖＡ）である時の発振周波数ｆｖｃｏ２
の範囲内の周波数で変化している。従ってＰ　Ｌ　Ｌ回
路の入力周波数’ｉｎがｆＶｃＯ１／ｎからｆＶｃｏ２
／ｎの範囲内にあれば、ｆ　１ｎ−ｆＶｃｏ／ｎとなる
状態が存在しえるのでアンロック状態からロック状態に
入ることができる。周波数ｆＶＣ（）＋／”からｆＶｃ
Ｏ２／ｎ１での範囲がプルインレンジに相当する。従っ
てｆＬｌ　はｆＶｃｏ１／ｎに等しく、ｆｔ２はｆｖｃ
ｏ２／ｎ　に等しいＱまた、プルインレンジの中心周波
数（ｆＬ１＋ｆＬ２）／２となるｖＣＯの入力電位”　
ｉＩｄ　ＶＡ　Ｋ　等しいう第３図（−）にロック状態におけるＰ　Ｌ　Ｔ−回路の
入力周波数ｆｉｎとｖＣＯの発振周波数ｆＶｃｏとの関
係を図示し、同図中に矢印でプルインレンジを示す。第
３図（ｂ）にＶＣＯの入力電位■、とＶＣＯの発振周波
数ｆＶＣＯの関係を図示し、同図中に矢印でアンロック
状態におけるループフィルタ出力すなわちＶＣＯの入力
電位■、の変化範囲を示している。第３図（ａ）　ｌ　
（ｂ）において共に縦軸はｆｖｃｏで、同一のスケール
としているので（ａ）　ｊ　（ｂ）を組合わせてみるこ
とによりＶ、とｆｉｎ　どの関係をも知ることができる
。

ところでＰＬＬ回路のＶＣＯの発振周波数ｆｖｃＯは一
般には次のようにして調整される。すなわち、位相比較
回路の２人力の位相差かゼロの状態における位相比較回
路の位相差出力の平均値■Ｐφ（これはループフィルタ
出力に相歩する。）をＶＣＯの入力電位Ｖ、とするとき
のＶＣＯの発振周波数ｆｖｃＯが、ＰＬＬ回路の入力の
周波数ｆｉｎが変化中心値ｆｉｎφで、ロック状態であ
るときの周波数すなわぢ、”−ｆｔｎφに等しくなるよ
うに調整される。ＰＬＬ回路においてはプルインレンジ
の中心周波数（ｆＬ１＋ｆＬ２）／２が入力周波数の変
化範囲の中心値ｆｉｎφに一致することが望捷しいこと
を前述したが、（ｆＬ１＋ｆＬ２）／２がｆｉｎφに等
しくなるためには位相差ゼロ時の位相比較回路出力の平
均値ｖｐφ　と、アンロック状態におけるループフィル
タ出力の平均値ｖＡとが等しければよい。第３図Ｑ」−
これらｖｐφｔ　”　Ａ　＋　ｆｉ　ｎφの関係をも示
している。

以下、前述した従来の位相比較回路を前記ＰＬＬ回路に
用いた場合にロックレンジの中心周波数とＰＬＬ回路入
力の中心周波数ｆｉｎφとが一致しない場合が生じるこ
とを説明する。第２図に示したように入力Ａの位相比較
エッヂ（ここでは立とりエッヂ）が、ゲート信号が「１
」である期間内にあれば、位相差に比例した位相差出力
が得られる。

ＰＬＬ回路がロック状態にあれば、位相比較回路の入力
及び各部の波形は第２図に示した状態と同一であるが、
アンロック状態にある場合、第２図に示した状態以外に
第４図に示す状態が存在する○第４図においては、ゲー
ト信号が１１」　の期間内に入力Ａの位相比較基準エッ
ヂ（ここでは立上υエッヂ）がなく、位相比較回路の出
力０ＵＴ１はゲート信号によってゲート信号のパルス幅
τ／２に制限され、もはや入力Ａと入力Ｂとの位相差に
比例しない出力となっている２つの例が示されている。

第４図（イ）、（→、（Ｌ（→はそれぞれ入力へ、入力
Ｂ。

ゲート信号２位相差出力０ＵＴ１の波形である。この例
の場合、入力Ｂに対する入力Ａの位相進み期間は時刻ｔ
０から時刻ｔ２の期間であるにもかかわらず、ゲート信
号によって位相差出１月り１間が時刻ｔ１から時刻ｔ２
までの期間、すなわしτ／２に時間制限されている１、
これより入力Ａか「１」Ｄ期間内にゲート信号の１１」
の期間があれば、入力Ａと入力Ｂとの位相差にかかわら
ず位相差出力０ＵＴ１は第４図に）に示す状態の捷ま変
化しないことがわかる。第４図（（ホ）、（ハ）、（ト
）、（力はそれぞれ人力Ａ１人力Ｂ１ゲート信号、位相
差出力０ＵＴ１の波形である。この例の場合、入力Ｂに
対する入力Ａの位相遅れ期間は時刻ｔ２から時刻ｔ４で
あるにもかかわら」′、ゲート信号によって位相差出力
期間が時刻ｔ２から時刻ｔ３　までの期間、すなわちτ
／２に時間制限されている。これより入力Ａが「○」の
期間内にゲート信号の１１」の期間があれば、入力Ａと
入力Ｂとの位相差にかかわらず位相差出力○ＵＴ１は第
４図（男に示す状態の寸ま変化しないことがわかる１、
従ってＰＬＬ回路がアンロック状態にある場合の位相差
出力０ＵＴ１には第２図に示す状態、第４図の（イ）〜
に）に示す状態、第４図（月う〜（男に示す状態の３つ
状態が存在する。ところで一般にゲート信号のパルス幅
は入力Ｂの同期の１Ｑ％程度とすることが多いので、０
ＵＴ１の平均値の概略計算を行なう場合には第２図に示
す状態となる場合を無視することができる。入力Ａのデ
ユーティ−サイクルをαチとすれば、第４図（イ）〜に
）に示す状態となる確率はα係、第４図（、Ｉつ〜（（
７）に示す状態となる確率は（１００−α）％とみなせ
る。

これよりＰＬＬ回路がアンロック状態にある場合の位相
差出力ＯＵＴ　１の平均値すなわぢＶＡの値は概略次式
によりまる。

ｖＡ−−・（■ＤＤ・α＋Ｖ３３・（１００−ａ）ｌ　
＋＋・＋＋＋　（Ａ　’　）１０〇一方、２人力の位相差をゼロとした時の位相比較回路出
力の平均値■２φ　は次式で表わせる。、■２φ−７（
■ＤＤ＋■ｓｓ）・・・・・・・・・・（Ａ−２）入力
への周波数の変化範囲の中心値ｆ１ｎφがプルインレン
ジの中心にあるためには■Ａ−■、φが成立しなければ
ならない。式（Ａ−ＩＬ式（Ａ−２）を代入してＶＡ−
Ｖ、φを満足するａをめればα−５ｏ％となる。従って
従来の位相比較回路をＰＬＬ回路に用いた場合、位相比
較回路の人力へのデューティーザイクルが概略６０％で
なければ、入力Ａの周波数の変化範囲の中心値ｆｉｎφ
がプルインレンジの中心とならないといった問題点を生
じることがわかる。

発明の目的本発明は上記問題点を解消するもので、位相比較回路の
入力Ａのデユーティ−サイクルが概略５０％でν場合に
おいても、前記位相比較回路を用いたＰＬＬ回路におい
てＰＬＬ回路入力の周波数の変化範囲の中心周波数ｆｉ
ｎφがプルインレンジの中心にあるプルインレンジ特性
を有するように構成可能な位相比較回路を提係すること
を目的とする。

発明の構成本発明は互いにイＳシ相比較される２ディジタル信号Ａ
、Ｂを入ｊＪとし、入力Ｂに対して一定位相を有するゲ
ート信号で位相差を出力する期間を所定の時間以内に制
限する構成を有し、２人力Ａ、Ｈの位相関係かランダム
な関係にあるときに得られる位相差出力の平均値■Ａと
２人力Ａ、Ｂの位相差がゼロであるとき得られる位相差
出力の平均値■２φとかはＶＪ、等しくなるように入力
Ｂに対するゲート信号の位相を設定することにより、前
記位相比較回路をＰ　Ｌ　Ｌｌ路に用いた場合において
ＰＬＬ回路の入力の周波数の変化範囲の中心値ｆｉｎφ
がプルインレンジの中心にあるようにプルインレンジ特
性を設定できるものである。

実施例の説明次に本発明の実施例を第６図及び第６図を用いて説明す
る。第６図は簡易形ビデオテープレコーダにおいて使用
する水平同期信号の１６０倍の周波数を安定かつ正確に
得ることのできるＰＬＬ回路、第６図は前記ＰＬＬ回路
中の位相比較回路のアンロック状態における各部の波形
を示している。

第５図において、２１は水平同期信号（位相比較回路の
入力Ａとなる。）の入力端子、２２は位相差信号０ＵＴ
２の出力端子、２３はル・−プフィルタ、２４はＶＣｏ
、２５ｉｄＶＣＯの出ノＪ、−ｊ−なｈち水平同期信号
の１６０倍の周波数・の出力端子、２６はＶＣｏ２４の
出力を１６０分周する分周器、２７は位相比較回路の入
力端子で分周器２６の出力（位相比較回路の入力Ｂとな
る）が入力される。

４〜９および１１〜１９は位相比較回路を構成し、これ
らは第１図に示した従来の位相比較回路の基本構成と同
一であり、説明を省略する。また第５図において、３１
は入力Ｂ（端子２７０入力）に対し一定位相を有するゲ
ート信号を発生するゲート信号発生回路であシ、タイミ
ングデコーダ３３及びＲＳフリップフロップ３２がら成
る。入力ＢはＶＣＯ２４の出力を分周器２６で分周して
得られた信号であるので、分周器２６の出力をタイミン
グデコーダ３３でデコードした信号でＲＳフリップフロ
ップ３２をセットするようにすれば、デコードタイミン
グを変えることにより入力Ｂに対して任意の位相差を有
するゲート信号をゲート信号発生回路３１は発生できる
。

第６図（イ）、仲）、（３はそれぞれ入カＡ、入カＢ。

ゲート信号の波形を示し、同図に）？　（７１＋　＋（
ハ）はそれぞれ検出回路４、検出回路５、位相差信号０
ＵＴ２の波形を示している。従来の位相比較回路の入力
Ｂとゲート信号の位相関係（は第２図（ロ）、（／うに
示すようにゲート信号のパルスの中心の位相が入力Ｂの
位相比較基準エッヂ（立、トリエッヂ）に一致するよう
設定されていたのに対し、本発明の位相比較回路の入力
Ｂとゲート信号との位相関係は、第６図（ロ）ＩＧ”３
に示すようにゲート信号のパルスの中心の位相が入力Ｂ
の位相比較基準エッヂ（立上りエッヂ）に必ずしも一致
していない。ゲート信号のパルス幅期間を入力Ｂの位相
比較基準エッヂ（立］ニリエノヂ）のタイミングで前後
に分割し、前期タイミングより前の期間をＷｌ、前記タ
イミングより後の期間をＷ２とする。今、Ｐ　Ｌ　’Ｌ
回路がアンロック状態である場合の動作を考える。第６
図に示す実施例のＰＬＬ回路においても、位相差出力０
ＵＴ２には従来の位相差出力０ＵＴ１と同様に３つのア
ンロック状態が存在する。１＠目の状態は入力への位相
比較エッヂがグーｉ・信刊の「１」の期間内にあって、
位相差信号ＯＵＴ　２が入力Ａと入力Ｂとの位相差に比
例した出力とな一〕ている状態である。従来例でいえば
第２図（イ）、０つに示す状態に相当する。２番目の状
態は入力Ａが「１」υＩＩ）４間内に、ゲート信号の「
１」の期間すべてがある場合、すなわち位相差信号ＱＵ
Ｔ２が真の進み位相差に比例せずゲート信号によって期
間Ｗ１に制限さ、１１．た出力となっている状態である
。これを第６図中に実線で示す。３番目の状態は入力Ａ
がｒＯＪの期間内に、ゲート信号の「１」の期間すべて
かある場合、すなわち位相差信号０ＵＴ２が真の遅れ位
相差に比例せずゲート信号によって期間Ｗ２に制限され
た出力となっている状態である。これを第６図中に破線
で示す。従来例で述べたようにゲート信号のパルス幅は
入力Ｂの周期の１０％程度と小さくすることか多い（第
６図の実施例では約１１％）ので、ＰＬＬ回路がアンロ
ック状態における位相差信号０ＵＴ２の平均値の概略割
算を行なう場合には、前記１番目の仄態を無視すること
ができる。従って入力へのデユーティ−サイクルをα係
とすれば、前記２番目の状態となる確率はα係、前記３
番目の状態となる確率は（１００−α）％とみなせる。

これより本実施例におけるＰＬＬ１路がアンロック状態
にある場合の位相差出力０ＵＴ２の平均値■Ａの値は概
略次式によりする。

・・・・・・・（Ａ−３）一方、位相差がセロの場合の位相差信号０ＵＴ２の平均
電位■。は従来の位相比較回路の場合と同じで式（Ａ−
２）で表わされる。入力Ａのデューテイーサイクルαが
６０％でない場合においても■Ａ−■。が成立すればＰ
ＬＬ回路のロックレンジ特性を改善できる。式（Ａ−２
）　ｊ　（Ａ−３）より次式を得る。

α７１ｏｏ＝Ｗ２／（’Ｗ１＋ｗ２）　・・・・・・・
・・（Ａ−４）従って入力Ａのデユーティ−サイクルα
が既知であれば式（Ａ−４）が成立するようにＷｌ、Ｗ
２を設定することにより■Ａ＝■。を成立さぜることか
でき、ＰＬＬ回路入力の周波数の変化範囲の中心周波数
ｆｉｎφがプルインレンジの中心にある特性を有するＰ
ＬＬ回路とすることができる。

第６図において、ＰＬＬ回路入力すなわち位相比較回路
人力Ａは複合同期信号より等化パルス。

垂直同期パルスを除去した水平同期信号で、チューティ
ーサイクルが６６％であるとする（等化パルス等の除去
は水平同期信号の周期Ｈのほぼ６０係以上９０％以下程
度のパルス幅を有するパルスを発生するモノマルチバイ
ブレータに複合同期信号を人力して行なわれるのでα＝
６６％という値は特殊なものではない。）。第５図に示
す分周器２６はＶＣＯ２４の出力を１６０分周するので
、０から１６９までの１６０のタイミングがある。

本発明による位相比較回路の入力Ｂすなわち分周器２６
の出力が、タイミング０からタイミング１２７捷での期
間「０」で、タイミング１２８からタイミング１６９ま
での期間「１」であるとするとき、（従ってチューティ
ーサイクルａは（１６９−１２７）Ｘ１００／１６咋６
６係）、タイミングデコーダ３３はタイミング１２２，
１４０を検出するように設定されている。これよりフリ
ップフロップ３２はタイミング１２２からタイミング１
４０捷での期間のみ１であるゲート信号を出力する。

これら人力Ｂ１ゲート信号のタイミングを第６図（ロ）
、（））に示す。ｗｌ、ｗ２はＷ１＝１２８−１２２＝６Ｗ２−１４０−１２８＝１２となって式（Ａ−４）を満足するようにＷｌ、Ｗ２が設
定されていることがわかる。式（Ａ−４）を満足するの
で■Ａ二■。となってＰＬＬ回路入力の周波数の変化範
囲の中心周波数ｆｉｎφがプルインレンジの中心にある
特性を有するＰＬＬ回路とすることができた。

なお、第６図においてゲート信号発生回路３１はデコー
ダ３３とフリップフロップ３２とで構成シタ力、モノマ
ルチバイブレータで構成してよいことは言うまでもない
。

発明の効果本発明の位相比較回路は、互いに位相比較される２人力
Ａ、Ｈの位相関係がランダム状態の時得られる位相差出
力の平均値が位相差上口の時得られる位相差出力の平均
値にほぼ等しくなるように、位相差出力をゲートするゲ
ート信号の前記２人力の一方Ｂに対する位相を設定する
ことにより、本発明による位相比較回路をＰＬＬ回路に
用いた場合、ＰＬＬ１路入力の周波数の変化範囲の中心
周波数ｆｉｎφが、位相比較回路のゲート信号に対して
一定位相関係を有しない入力へのチューティーサイクル
が概略５０％でない場合においても、プルインレンジの
中心にあるプルインレンジ特性を有するＰＬＬ回路とす
ることができる。

【図面の簡単な説明】

第１図は従来の位相比較回路の回路図、第２図（／１）
〜＜−ｙＩは第１図に示しだ従来の位相比較回路の基本
動ｒ「波形図、第３図（ａ）はＰＬＬ回路の入力周波数
ｆｉｎとＶＣＯの発振周波数ｆＶｃｏ　の関係図、同図
（ｂ）はＶＣＯの入力電位■、とｆＶｃｏ　の関係図、
第４図（イ）〜（５）は位相差出力がゲート信号により
所定の値に制限された状態における従来の位相比較回路
の動作波形図、第６図は本発明の一実施例におけるＰＬ
ＬＮ路の回路図、第６図（イ）〜（ハ）は同実施例にお
ける動作波形図である。４．５・・・・・検出回路、６，７・・・・・スイッチ
回路、８．９・・・・・・電源、２１・・・・・・水平
同期信号入力端子、２２・・・・・・位相Ｘ・信号出力
端子、３１・・・・・ゲート信号発生回路。代理人の氏名　弁理士　中　尾　敏　男　ほか１名第６
図手続補正書（方へ）ｌ事件の表示昭和５８年特許願第１４７７３１、発明の名称位相比較回路３補正をする者事（’ｌとの関係　特　許　出　願　人任　所　大阪府
門真市大字閂↓”！：　１０　（１６番地名　称　（５
８２）松下電器産業株式会社代表者　山　下　俊　彦４代理人　〒５７１住　所　大阪府門真市大字門真１．００　Ｇ番地松下電
器産業体式会？１内５補正命令の日付７、補正の内容１　明細１書第２２頁２行目〜１１行月の「第１図は従
来の位、相比較回路・・・・・動作波形図である。」を
下記のように訂正し１す。「第１図ｔ」、従来の位相比較回路の回路図、第２図（
ｄ第１図に示した従来の位相比較回路の基本動作波形図
、第３図はＰＬＩ、回路の入力周波数ｆ１ｎとｖＣＯの
発振周波数ｆｖｃｏの関係およびｖＣＯの入）Ｊ　ＩＩ
ｆイｙ′Ｉｖｉ　とｆＶｃｏの関係を示す図、第４図に
１、イ＼）（１しく）出力がゲート信号により所定の値
に制限さ、１−Ｌ　／こ状態における従来の位相比較回
路の動作波形図、第６図は本発明の一実施例におけるＰ
ＬＬ回路の回路図、第６図は同実旋例における動作波形
図である。」

Claims

【特許請求の範囲】

ディジタル信号ＡおよびＢの位相比較をする位相比較器
と、前記ディジタル信号Ｂに対して一定位相差を有する
ゲート信号により前記信相比較器で得られた位相差信号
全出力する期間全所定の時間以内に制限するゲート回路
ケ備え、前記ディジタル信号Ａ、Ｂの位相関係がランダ
ムな関係にあるとき前記ゲート回路出力として得られる
位相差信号の平均値が、前記ディジタル信号ＡおよびＢ
の位相が等しいときに前記ゲート回路出力として得られ
る位相差信号の平均値にほぼ等しくなるように前記ゲー
ト信号の前記ディジタル信号Ｂに対する位相を設定した
ことを特徴どする位相比較回路。