JPH0753312Y2 - パルスカウント装置 - Google Patents
パルスカウント装置Info
- Publication number
- JPH0753312Y2 JPH0753312Y2 JP1988105055U JP10505588U JPH0753312Y2 JP H0753312 Y2 JPH0753312 Y2 JP H0753312Y2 JP 1988105055 U JP1988105055 U JP 1988105055U JP 10505588 U JP10505588 U JP 10505588U JP H0753312 Y2 JPH0753312 Y2 JP H0753312Y2
- Authority
- JP
- Japan
- Prior art keywords
- counter
- register
- pulse
- reference signal
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】 〔産業上の利用分野〕 この考案は例えば位置決め装置に用いられるような入力
パルスのパルスカウント装置に関する。
パルスのパルスカウント装置に関する。
位置決め装置においてはモータにより移動腕を基準位置
より所定位置まで移動させ、その後モータを逆回転させ
て移動腕を基準位置に戻して次の動作の待機状態とな
る。このとき移動腕の移動量はモータに連結されたパル
スエンコーダからの基準信号とパルス信号を計数するこ
とにより知ることができ、このためにパルスカウント装
置が用いられる。
より所定位置まで移動させ、その後モータを逆回転させ
て移動腕を基準位置に戻して次の動作の待機状態とな
る。このとき移動腕の移動量はモータに連結されたパル
スエンコーダからの基準信号とパルス信号を計数するこ
とにより知ることができ、このためにパルスカウント装
置が用いられる。
この種の従来例を第４図に示し、第４図において１はCP
U、５はＤ型フリップフロップ、９はプログラマブルカ
ウンタ、10は不図示のパルスエンコーダからのパルス信
号が入力するパルス入力端子、11は前記エンコーダから
の基準信号が入力される基準信号入力端子である。プロ
グラマブルカウンタ９のクロック端子CLKにはパルス入
力端子が接続されており、これによりプログラマブルカ
ウンタ９はパルス信号をカウントする。Ｄ型フリップフ
ロップ５のクロック端子には基準信号入力端子11が接続
されており、これによりＤ型フリップフロップ５は基準
信号が入力するとセットされてＱ出力より「１」が出力
される。Ｄ型フリップフロップ５のＱ出力はCPU1の割込
端子INTに接続され、従ってCPU1は基準信号がＤ型フリ
ップフロップ５により記憶されると割込みがかゝり、割
込み処理に入るとリード端子RDよりリード信号をプログ
ラマブルカウンタ９に出力し、プログラマブルカウンタ
９のパルスカウント値をデータ端子Ｄを介して読み込
む。CPU1にデータが読み込まれるとCPU1からＤ型フリッ
プフロップ５にリセットがかゝりＤ型フリップフロップ
５はリセットされる。このように第４図に示す従来例で
はＤ型フリップフロップ５に基準信号が記憶されるごと
にCPU1に割込みがかゝり、その都度プログラマブルカウ
ンタ９によりカウントされたパルス信号のパルスカウン
ト値がCPU1に読み込まれる。
U、５はＤ型フリップフロップ、９はプログラマブルカ
ウンタ、10は不図示のパルスエンコーダからのパルス信
号が入力するパルス入力端子、11は前記エンコーダから
の基準信号が入力される基準信号入力端子である。プロ
グラマブルカウンタ９のクロック端子CLKにはパルス入
力端子が接続されており、これによりプログラマブルカ
ウンタ９はパルス信号をカウントする。Ｄ型フリップフ
ロップ５のクロック端子には基準信号入力端子11が接続
されており、これによりＤ型フリップフロップ５は基準
信号が入力するとセットされてＱ出力より「１」が出力
される。Ｄ型フリップフロップ５のＱ出力はCPU1の割込
端子INTに接続され、従ってCPU1は基準信号がＤ型フリ
ップフロップ５により記憶されると割込みがかゝり、割
込み処理に入るとリード端子RDよりリード信号をプログ
ラマブルカウンタ９に出力し、プログラマブルカウンタ
９のパルスカウント値をデータ端子Ｄを介して読み込
む。CPU1にデータが読み込まれるとCPU1からＤ型フリッ
プフロップ５にリセットがかゝりＤ型フリップフロップ
５はリセットされる。このように第４図に示す従来例で
はＤ型フリップフロップ５に基準信号が記憶されるごと
にCPU1に割込みがかゝり、その都度プログラマブルカウ
ンタ９によりカウントされたパルス信号のパルスカウン
ト値がCPU1に読み込まれる。
第５図は他の従来例を示し、１で再びCPUを表わし、17,
18はそれぞれカウンタである。カウンタ17,18のクロッ
ク入力端子CLKにはそれぞれパルス信号入力端子10が接
続されており、これによりカウンタ17はパルス信号を連
続してカウントしており、カウンタ18は基準信号が入力
されるまでのパルス信号をカウントしている。この第５
図に示す従来例では基準信号によりCPU1の割込み処理を
なくしたものであり、カウンタ17,18のパルスカウント
値はCPU1から予じめ定められたプログラムに従ってリー
ド信号が出力されるごとにCPU1に読み込まれる。
18はそれぞれカウンタである。カウンタ17,18のクロッ
ク入力端子CLKにはそれぞれパルス信号入力端子10が接
続されており、これによりカウンタ17はパルス信号を連
続してカウントしており、カウンタ18は基準信号が入力
されるまでのパルス信号をカウントしている。この第５
図に示す従来例では基準信号によりCPU1の割込み処理を
なくしたものであり、カウンタ17,18のパルスカウント
値はCPU1から予じめ定められたプログラムに従ってリー
ド信号が出力されるごとにCPU1に読み込まれる。
第４図に示す従来例では基準信号によりCPU1に割込みが
かゝり、CPU1は割込み処理中にプログラマブルカウンタ
９のパルスカウント値を読み込む。このとき、基準信号
が入力してからCPU1が割込み処理を実行するまでに時間
がかゝるため読み込んだパルスカウント値と実際に基準
信号が入力した時点でのパルスカウント値に誤差が生
じ、これはパルス信号が高速になればなるほど誤差が大
きくなるという問題がある。
かゝり、CPU1は割込み処理中にプログラマブルカウンタ
９のパルスカウント値を読み込む。このとき、基準信号
が入力してからCPU1が割込み処理を実行するまでに時間
がかゝるため読み込んだパルスカウント値と実際に基準
信号が入力した時点でのパルスカウント値に誤差が生
じ、これはパルス信号が高速になればなるほど誤差が大
きくなるという問題がある。
第５図に示す従来例では割込み処理による問題はなくな
るのであるが、高価なカウンタを２個必要とするので機
能のわりには高価となってしまう欠点を有する。
るのであるが、高価なカウンタを２個必要とするので機
能のわりには高価となってしまう欠点を有する。
そこで本考案の目的は上述の従来の欠点を除去し、パル
ス信号を継続してカウントすることが可能でかつパルス
カウント値の正確な読み込みが可能なパルスカウント装
置を提供することにある。
ス信号を継続してカウントすることが可能でかつパルス
カウント値の正確な読み込みが可能なパルスカウント装
置を提供することにある。
上述した目的を達成するため本考案は、基準信号に基づ
いて所定のパルス信号を出力する基準信号入力回路と、
入力されるパルス信号をカウントするカウタン部および
前記基準信号入力回路からのパルス信号により、前記カ
ウンタ部がパルス信号のカウントを開始した時点からこ
の基準信号入力回路からのパルス信号の発生時点まで前
記カウンタ部でカウントされた総カウント値をラッチす
るレジスタ部からなるカウンタレジスタと、前記基準信
号が入力される毎に前記カウンタレジスタのレジスタ部
の内容を読み込む論理演算手段とを具備し、前記カウン
タ部は論理演算手段からクリア信号が入力されるまで連
続してパルス信号をカウントし、論理演算手段はカウン
タレジスタのレジスタ部の内容を読み込んだとき、該レ
ジスタ部の総カウント値から前回読み込まれたカウント
値を減算してカウント値を得ることを特徴とする。
いて所定のパルス信号を出力する基準信号入力回路と、
入力されるパルス信号をカウントするカウタン部および
前記基準信号入力回路からのパルス信号により、前記カ
ウンタ部がパルス信号のカウントを開始した時点からこ
の基準信号入力回路からのパルス信号の発生時点まで前
記カウンタ部でカウントされた総カウント値をラッチす
るレジスタ部からなるカウンタレジスタと、前記基準信
号が入力される毎に前記カウンタレジスタのレジスタ部
の内容を読み込む論理演算手段とを具備し、前記カウン
タ部は論理演算手段からクリア信号が入力されるまで連
続してパルス信号をカウントし、論理演算手段はカウン
タレジスタのレジスタ部の内容を読み込んだとき、該レ
ジスタ部の総カウント値から前回読み込まれたカウント
値を減算してカウント値を得ることを特徴とする。
カウンタレジスタのカウンタ部によりパルス信号の総カ
ウント数をカウントし、カウンタレジスタのレジスタ部
により基準信号が入力した時点までにカウンタ部にカウ
ントされたパルス信号のカウント値をラッチすることに
より、論理演算手段の読み込みのタイミングと基準信号
の発生タイミングにずれがあっても誤差のないカウント
値の読み込みを行なうことができる。
ウント数をカウントし、カウンタレジスタのレジスタ部
により基準信号が入力した時点までにカウンタ部にカウ
ントされたパルス信号のカウント値をラッチすることに
より、論理演算手段の読み込みのタイミングと基準信号
の発生タイミングにずれがあっても誤差のないカウント
値の読み込みを行なうことができる。
次に本考案の一実施例を図面に基づいて詳細に説明す
る。第１図は本考案の一実施例を示し、１で再びCPUを
表わし、２は第２図に示すように８ビットバイナリカウ
ンタからなるカウンタ部21と、８ビットレジスタからな
るレジスタ部22と、スリーステットバッファからなる出
力段23とからなるカウンタレジスタ、30はノアゲート
３、ナンドゲート４、Ｄ型フリップフロップ5,6および
ラッチ回路7,8からなる基準信号入力回路、10はパルス
信号入力端子、11は基準信号入力端子である。第１図に
おいてCPU1のリセット端子RESETから出力されるリセッ
ト信号が終了すると、カウンタレジスタ２のクリア端子
CLRに印加されるクリア信号が解除され、カウンタレジ
スタ２はカウントを開始する。カウンタレジスタ２のカ
ウンタ部21はパルス信号の立上りレベルでカウントを行
ない、レジスタ部22はRCK入力端子の立上りレベルでカ
ウンタ部21のカウント値をレジスタ部に書込む構成のた
め、基準信号パルスが入らない限り、パルス信号のカウ
ント数をノアゲート３によりCPU1のクロック信号CLKの
立下がりレベルのタイミングで常時レジスタ22に書込ま
れる。すなわち、基準信号入力端子11に基準信号が入力
していないときＤ型フリップフロップ５のＱ出力は“L"
であり、これによりＤ型フリップフロップ６の出力は
“H"である。このときリード信号RDがなければナンドゲ
ート４の出力は“L"となり、従ってノアゲード３の出力
はクロック信号CLKに応じて“H"“L"を繰り返すのでカ
ウンタレジスタ２のレジスタ部22にはカウンタ部21のカ
ウント値がクロック信号CLKの立下がりレベルのタイミ
ングで書き込まれる。基準信号入力端子11に基準信号が
入力するとＤ型フリップフロップ５がセットされてその
Ｑ出力が“H"となり、これによりＤ型フリップフロップ
６がクロック信号CLKの立上りのタイミングでセットさ
れてその出力が“L"となる。Ｄ型フリップフロップ６
の出力が“L"となるとナンドゲート４の出力が“H"と
なり、従ってノアゲート３の出力は“L"となってカウン
タレジスタ２におけるカウンタ部21のカウント値のレジ
スタ部22への書込みが禁止される。
る。第１図は本考案の一実施例を示し、１で再びCPUを
表わし、２は第２図に示すように８ビットバイナリカウ
ンタからなるカウンタ部21と、８ビットレジスタからな
るレジスタ部22と、スリーステットバッファからなる出
力段23とからなるカウンタレジスタ、30はノアゲート
３、ナンドゲート４、Ｄ型フリップフロップ5,6および
ラッチ回路7,8からなる基準信号入力回路、10はパルス
信号入力端子、11は基準信号入力端子である。第１図に
おいてCPU1のリセット端子RESETから出力されるリセッ
ト信号が終了すると、カウンタレジスタ２のクリア端子
CLRに印加されるクリア信号が解除され、カウンタレジ
スタ２はカウントを開始する。カウンタレジスタ２のカ
ウンタ部21はパルス信号の立上りレベルでカウントを行
ない、レジスタ部22はRCK入力端子の立上りレベルでカ
ウンタ部21のカウント値をレジスタ部に書込む構成のた
め、基準信号パルスが入らない限り、パルス信号のカウ
ント数をノアゲート３によりCPU1のクロック信号CLKの
立下がりレベルのタイミングで常時レジスタ22に書込ま
れる。すなわち、基準信号入力端子11に基準信号が入力
していないときＤ型フリップフロップ５のＱ出力は“L"
であり、これによりＤ型フリップフロップ６の出力は
“H"である。このときリード信号RDがなければナンドゲ
ート４の出力は“L"となり、従ってノアゲード３の出力
はクロック信号CLKに応じて“H"“L"を繰り返すのでカ
ウンタレジスタ２のレジスタ部22にはカウンタ部21のカ
ウント値がクロック信号CLKの立下がりレベルのタイミ
ングで書き込まれる。基準信号入力端子11に基準信号が
入力するとＤ型フリップフロップ５がセットされてその
Ｑ出力が“H"となり、これによりＤ型フリップフロップ
６がクロック信号CLKの立上りのタイミングでセットさ
れてその出力が“L"となる。Ｄ型フリップフロップ６
の出力が“L"となるとナンドゲート４の出力が“H"と
なり、従ってノアゲート３の出力は“L"となってカウン
タレジスタ２におけるカウンタ部21のカウント値のレジ
スタ部22への書込みが禁止される。
次に第１図に示すパルスカウンタ装置の動作を第３図の
タイムチャートを参照しながら説明する。
タイムチャートを参照しながら説明する。
今、CPU1のリセットが終了してカウンタレジスタ２のク
リアが解除されているとき、第３図の時点t0においてパ
ルス信号Paが入力するとパルス信号Paの立上がりのタイ
ミングでカウンタレジスタ２のカウンタ部21に「１」が
カウントされる。パルス信号Paの幅に対してクロック信
号CLKの幅は小さいのでクロック信号CLKの立下がりのタ
イミングでカウンタレジスタ２のレジスタ部22にカウン
タ部21のカウント値が書込まれる。時点t0からt1までの
間にパルス信号Paが入力されないのでカウンタレジスタ
２のカウンタ部21とレジスタ部22の内容は「１」であ
る。時点t1においてパルス信号Paと基準信号SPが入力し
たとするとカウンタレジスタ２のカウンタ部21にはパル
ス信号Paの立上がりのタイミングでパルス信号Paがカウ
ントされるが、カウンタレジスタ２のROC入力端子に印
加される信号は時点t1のタイミングで“L"レベルとなっ
ており、これによりカウンタレジスタ２のレジスタ部22
への書込みが禁止されレジスタ部22の内容は「１」のま
ゝである。基準信号SPの基準信号入力回路30への入力は
ラッチ回路７を介してCPU1に読み込まれ、これに基づい
てCPU1からリード信号▲▼が出力される。このリー
ド信号▲▼によりカウンタレジスタ２のレジスタ部
22の内容がCPU1に読み込まれる。この場合には基準信号
SPが入力されるまでに入力したパルス信号Paのカウント
値、すなわち「１」である。基準信号入力回路30への基
準信号の入力がなくなる時点t3以降カウンタレジスタ２
のROK入力端子の信号はクロック信号CLKに応じて変化す
るようになり、これによりカウンタレジスタ２のレジス
タ部22にカウンタ部21のカウント値が書込まれる。な
お、時点t1〜t2間においてＤ型フリップフロップ5,6はC
PU1からの指令によりラッチ回路８を介してリセットさ
れる。次に時点t4においてCPU1からリード信号▲▼
が出力されるとカウンタレジスタ２のレジスタ部22には
その時点t4までにカウントされた総カウント値「６」が
書込まれているのでその「６」がCPU1に読み込まれる。
リアが解除されているとき、第３図の時点t0においてパ
ルス信号Paが入力するとパルス信号Paの立上がりのタイ
ミングでカウンタレジスタ２のカウンタ部21に「１」が
カウントされる。パルス信号Paの幅に対してクロック信
号CLKの幅は小さいのでクロック信号CLKの立下がりのタ
イミングでカウンタレジスタ２のレジスタ部22にカウン
タ部21のカウント値が書込まれる。時点t0からt1までの
間にパルス信号Paが入力されないのでカウンタレジスタ
２のカウンタ部21とレジスタ部22の内容は「１」であ
る。時点t1においてパルス信号Paと基準信号SPが入力し
たとするとカウンタレジスタ２のカウンタ部21にはパル
ス信号Paの立上がりのタイミングでパルス信号Paがカウ
ントされるが、カウンタレジスタ２のROC入力端子に印
加される信号は時点t1のタイミングで“L"レベルとなっ
ており、これによりカウンタレジスタ２のレジスタ部22
への書込みが禁止されレジスタ部22の内容は「１」のま
ゝである。基準信号SPの基準信号入力回路30への入力は
ラッチ回路７を介してCPU1に読み込まれ、これに基づい
てCPU1からリード信号▲▼が出力される。このリー
ド信号▲▼によりカウンタレジスタ２のレジスタ部
22の内容がCPU1に読み込まれる。この場合には基準信号
SPが入力されるまでに入力したパルス信号Paのカウント
値、すなわち「１」である。基準信号入力回路30への基
準信号の入力がなくなる時点t3以降カウンタレジスタ２
のROK入力端子の信号はクロック信号CLKに応じて変化す
るようになり、これによりカウンタレジスタ２のレジス
タ部22にカウンタ部21のカウント値が書込まれる。な
お、時点t1〜t2間においてＤ型フリップフロップ5,6はC
PU1からの指令によりラッチ回路８を介してリセットさ
れる。次に時点t4においてCPU1からリード信号▲▼
が出力されるとカウンタレジスタ２のレジスタ部22には
その時点t4までにカウントされた総カウント値「６」が
書込まれているのでその「６」がCPU1に読み込まれる。
なお、時点t1からt4までの期間、すなわち基準信号SPの
入力後からのパルス信号のカウント数はCPU1において総
カウント値から前回のカウント値を減算、この場合には
（６−１）の演算を行なうことにより簡単に知ることが
できる。
入力後からのパルス信号のカウント数はCPU1において総
カウント値から前回のカウント値を減算、この場合には
（６−１）の演算を行なうことにより簡単に知ることが
できる。
以上に説明したように本考案によれば、基準信号に基づ
いて所定のパルス信号を出力する基準信号入力回路と、
入力されるパルス信号をカウントするカウタン部および
前記基準信号入力回路からのパルス信号により、前記カ
ウンタ部がパルス信号のカウントを開始した時点からこ
の基準信号入力回路からのパルス信号の発生時点まで前
記カウンタ部からカウントされた総カウント値をラッチ
するレジスタ部からなるカウンタレジスタと、前記基準
信号が入力される毎に前記カウンタレジスタのレジスタ
部の内容を読み込む論理演算手段とを具備し、前記カウ
ンタ部は論理演算手段からクリア信号が入力されるまで
連続してパルス信号をカウントし、論理演算手段はカウ
ンタレジスタのレジスタ部の内容を読み込んだとき、該
レジスタ部の総カウント値から前回読み込まれたカウン
ト値を減算してカウント値を得るようにしたことによ
り、論理演算手段の読み込みタイミングと基準信号の入
力時点とのずれがあっても誤差のないカウント数を得る
ことができ、正確なパルスカウントを行なうことができ
るという実用上優れた利点を有する。
いて所定のパルス信号を出力する基準信号入力回路と、
入力されるパルス信号をカウントするカウタン部および
前記基準信号入力回路からのパルス信号により、前記カ
ウンタ部がパルス信号のカウントを開始した時点からこ
の基準信号入力回路からのパルス信号の発生時点まで前
記カウンタ部からカウントされた総カウント値をラッチ
するレジスタ部からなるカウンタレジスタと、前記基準
信号が入力される毎に前記カウンタレジスタのレジスタ
部の内容を読み込む論理演算手段とを具備し、前記カウ
ンタ部は論理演算手段からクリア信号が入力されるまで
連続してパルス信号をカウントし、論理演算手段はカウ
ンタレジスタのレジスタ部の内容を読み込んだとき、該
レジスタ部の総カウント値から前回読み込まれたカウン
ト値を減算してカウント値を得るようにしたことによ
り、論理演算手段の読み込みタイミングと基準信号の入
力時点とのずれがあっても誤差のないカウント数を得る
ことができ、正確なパルスカウントを行なうことができ
るという実用上優れた利点を有する。
第１図は本考案の一実施例を示すパルスカウンタ装置の
ブロック図、第２図はカウンタレジスタの構成図、第３
図はタイムチャート、第４図および第５図はそれぞれ異
なる従来例のブロック図である。 1:CPU、2:カウンタレジスタ、30:基準信号入力回路。
ブロック図、第２図はカウンタレジスタの構成図、第３
図はタイムチャート、第４図および第５図はそれぞれ異
なる従来例のブロック図である。 1:CPU、2:カウンタレジスタ、30:基準信号入力回路。
Claims (1)
- 【請求項１】基準信号に基づいて所定のパルス信号を出
力する基準信号入力回路と、入力されるパルス信号をカ
ウントするカウタン部および前記基準信号入力回路から
のパスル信号により、前記カウンタ部がパルス信号のカ
ウントを開始した時点からこの基準信号入力回路からの
パルス信号の発生時点まで前記カウンタ部でカウントさ
れた総カウント値をラッチするレジスタ部からなるカウ
ンタレジスタと、前記基準信号が入力される毎に前記カ
ウンタレジスタのレジスタ部の内容を読み込む論理演算
手段とを具備し、前記カウンタ部は論理演算手段からク
リア信号が入力されるまで連続してパルス信号をカウン
トし、論理演算手段はカウンタレジスタのレジスタ部の
内容を読み込んだとき、該レジスタ部の総カウント値か
ら前回読み込まれたカウント値を減算してカウント値を
得ることを特徴とするパルスカウント装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988105055U JPH0753312Y2 (ja) | 1988-08-09 | 1988-08-09 | パルスカウント装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1988105055U JPH0753312Y2 (ja) | 1988-08-09 | 1988-08-09 | パルスカウント装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0226824U JPH0226824U (ja) | 1990-02-21 |
| JPH0753312Y2 true JPH0753312Y2 (ja) | 1995-12-06 |
Family
ID=31337329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1988105055U Expired - Lifetime JPH0753312Y2 (ja) | 1988-08-09 | 1988-08-09 | パルスカウント装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0753312Y2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5949697A (ja) * | 1982-09-16 | 1984-03-22 | 株式会社山武 | 空調制御システムにおける温度センサ |
| JPS6154456A (ja) * | 1984-08-25 | 1986-03-18 | Toyoda Autom Loom Works Ltd | 自動車等における車速等の異常値補正装置 |
| JPS6179278U (ja) * | 1984-10-29 | 1986-05-27 | ||
| JPH0333013Y2 (ja) * | 1984-10-31 | 1991-07-12 |
-
1988
- 1988-08-09 JP JP1988105055U patent/JPH0753312Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226824U (ja) | 1990-02-21 |
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