JPS60100851U - メモリ−装置 - Google Patents
メモリ−装置Info
- Publication number
- JPS60100851U JPS60100851U JP14766984U JP14766984U JPS60100851U JP S60100851 U JPS60100851 U JP S60100851U JP 14766984 U JP14766984 U JP 14766984U JP 14766984 U JP14766984 U JP 14766984U JP S60100851 U JPS60100851 U JP S60100851U
- Authority
- JP
- Japan
- Prior art keywords
- speed
- low
- memory device
- clock
- reading
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
第1図は高速・低速動作を行なわせるメモリー装置を示
すブロック図、第2図はこの考案によるメモリー装置の
一実施例を示すブロック図、第3図は従来のメモリー装
置の動作を説明するための説明図、第4図はこの考案に
よるメモリー装置の動作を説明する為の説明図、第5図
はこの考案によるメモリー装置の構成要素であるデータ
遅延選択回路の一例を示すブロック図、第6図はデータ
遅延選択回路の要素であるタイミングカウンタの一例を
示すブロック図である。“ 図において、1はメモリー、2は低速アドレスカウンタ
、3は高速アドレスカウンタ、4はアト゛レスセレクタ
、5及び6はラッチ回路、7,8及び13は入力端子、
9及び10は出力端子、11はデータ蓮延選択回路、1
2はゲート回路、14はシフトレジスタ、15はデータ
セにフタ、16はタイミングカウンタ、17は減算カウ
ンタ、18及び19は加算カウンタである。なお、図中
同一符号はそれぞれ同−又は相当部分を示す。
′補正 昭59.10.18 実用新案登録請求の範囲を次のように補正する。 O実用新案登録請求の範囲 低速クロックをカウントする低速アドレスカウンタと、
4゛ クロ長りをカウントする。゛アドレスカウンタ
と、これら両アドレスカウンタにアクセスされるメモリ
ーと、上記低速クロック時に上記。゛ クロックをゲー
トし上記□゛アドレス力′ンタを停止するゲート回路と
、上記メモリー出力を上記低速クロックでラッチする第
1のラッチ回と 上兜メモリー出 を上記。゛ り゛ロ
ックでラッチする 2のラッチ回路と、この第2のラッ
チ回路の出力を初期状態でNビット遅延し、上記低゛
クロック に′IE−シを。゛ クロック 中の低速ク
ロック数nに応じて(N−n)ビットと短くして、上記
第2のラッチ回路の出力を遅延するデータ゛ 正゛ 回
とを えたメモリー装置。
すブロック図、第2図はこの考案によるメモリー装置の
一実施例を示すブロック図、第3図は従来のメモリー装
置の動作を説明するための説明図、第4図はこの考案に
よるメモリー装置の動作を説明する為の説明図、第5図
はこの考案によるメモリー装置の構成要素であるデータ
遅延選択回路の一例を示すブロック図、第6図はデータ
遅延選択回路の要素であるタイミングカウンタの一例を
示すブロック図である。“ 図において、1はメモリー、2は低速アドレスカウンタ
、3は高速アドレスカウンタ、4はアト゛レスセレクタ
、5及び6はラッチ回路、7,8及び13は入力端子、
9及び10は出力端子、11はデータ蓮延選択回路、1
2はゲート回路、14はシフトレジスタ、15はデータ
セにフタ、16はタイミングカウンタ、17は減算カウ
ンタ、18及び19は加算カウンタである。なお、図中
同一符号はそれぞれ同−又は相当部分を示す。
′補正 昭59.10.18 実用新案登録請求の範囲を次のように補正する。 O実用新案登録請求の範囲 低速クロックをカウントする低速アドレスカウンタと、
4゛ クロ長りをカウントする。゛アドレスカウンタ
と、これら両アドレスカウンタにアクセスされるメモリ
ーと、上記低速クロック時に上記。゛ クロックをゲー
トし上記□゛アドレス力′ンタを停止するゲート回路と
、上記メモリー出力を上記低速クロックでラッチする第
1のラッチ回と 上兜メモリー出 を上記。゛ り゛ロ
ックでラッチする 2のラッチ回路と、この第2のラッ
チ回路の出力を初期状態でNビット遅延し、上記低゛
クロック に′IE−シを。゛ クロック 中の低速ク
ロック数nに応じて(N−n)ビットと短くして、上記
第2のラッチ回路の出力を遅延するデータ゛ 正゛ 回
とを えたメモリー装置。
Claims (2)
- (1)高速クロックにより動作する高速読み出しと、低
速クロックにより動作する低速書込み又は読み出しを行
なうメモリー装置において、初−期状態がNビット遅延
で、高速読み出し中め低速クロック数nに応じて遅延時
間が(N−n)ビットとなるデータ遅延選択回路と、低
速クロック時に高速読み出し用のアドレスカウンタを停
止させるゲート回路を備えたことを特徴とするメモリー
装置。 - (2)データ遅延選択回路のビット数N=1とした゛
実用新案登録請求の範囲第1項記載のメモリー装置。 4
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14766984U JPS60100851U (ja) | 1984-09-27 | 1984-09-27 | メモリ−装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14766984U JPS60100851U (ja) | 1984-09-27 | 1984-09-27 | メモリ−装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60100851U true JPS60100851U (ja) | 1985-07-09 |
JPS6111803Y2 JPS6111803Y2 (ja) | 1986-04-14 |
Family
ID=30328319
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14766984U Granted JPS60100851U (ja) | 1984-09-27 | 1984-09-27 | メモリ−装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60100851U (ja) |
-
1984
- 1984-09-27 JP JP14766984U patent/JPS60100851U/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6111803Y2 (ja) | 1986-04-14 |
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