JPS6014375B2

JPS6014375B2 - 一致検出回路

Info

Publication number: JPS6014375B2
Application number: JP49129668A
Authority: JP
Inventors: 栄一竹内
Original assignee: KASHIO KEISANKI KK
Current assignee: KASHIO KEISANKI KK
Priority date: 1974-11-11
Filing date: 1974-11-11
Publication date: 1985-04-12
Also published as: JPS5155640A

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は電子式計算機等において、複数ビットからなる
２つ以上の情報間の一致を検出する一致検出回路に関す
る。

〔従来技術とその問題点〕

従来、電子式計算機等において、２つの情報例えばＩＧ
隼数１ディジット分の一致を検出する回路として第１図
に示す並列型一致検出回路が考えられている。

すなわち、第１図において１１〜１４は、入力情報Ａ，
Ｂの１ディジツトの構成ビット数に対応して設けられる
一致回路で、これらの一致回路１，〜１４の出力はアン
ド回路２へ送られ、さらに、このアンド回路２の出力は
クロックパルスぐ，，？２に同期して動作するディレー
ドフリップフロップ回路３へ送られ、このフリツプフロ
ップ回路３の出力が一致検出信号となる。上記の構成に
おいて入力情報ＡとＢが一致すれば、全ての一致回路１
，〜１４から“１”信号が出力されるためアンド回路２
の論理条件が成立し、アンド回路２から“１”信号が出
力される。このアンド回路２の出力信号は、クロックパ
ルスＯ・によりフリツブフロツプ回路３へ読込まれ、ク
ロックパルスぐ２によってフリツプフロツプ回路３から
一致検出信号として謙出される。しかして、電子式計算
機は一般にデ−夕を直列的に扱うため、上記並列型一致
検出回路を使用した場合には、直一並列データ変換回路
が必要となり、回路構成が複雑となる。

このため最近では第２図に示すような直列型一致検出回
路が考えられている。

第２図において１１はナンド回路で、このナンド回路１
１の一方の入力端には第３図ａに示すクロックパルス
マ・が印加され、他方の入力端にはタイミング信号ｔ，
が印加される。このタイミング信号ｔ，は、第３図ｅに
示すように入力情報の各桁の第１ビットに対応して与え
られるものである。しかして、上記ナンド回路１１の出
力信号は保持回路１２へ送られる。この保持回路１２は
ナンド回路１３，１４からなり、ナンド回路１３の一方
の入力端に前記ナンド回路１１の出力が与えられる。そ
して、ナンド回路１３の出力はナンド回路１４の一方の
入力端へ加えられ、このナンド回路１４の出力はナンド
回路１３の他方の入力機へ戻されて入力信号の保持を行
うように構成されている。また、１５は一致回路で、こ
の一致回路１５の一方の入力機には入力情報Ａが供聯合
され、他方の入力端には入力情報Ｂが供給される。そし
て、この一致回路１５の出力信号は保持回路１２へつま
りナンド回路１４の他方の入力端へりセット信号として
送られる。そして、上記ナンド回路１４の出力は、イン
バータ１６を介してアンド回路１７の一方の入力機へ加
えられ、このアンド回路１７の他方の入力端にはタイミ
ング信号ｔ４が与えられる。このタイミング信号し‘ま
、第３図ｈに示すように入力情報が１ディジット４ビッ
ト構成の場合「第４ビットのタイミングで与えられる。
上記の構成において、入力情報の各桁の第１ビットにお
いて、タイミング信号ｔ，と共にクロツクパルスＪ，が
ナンド回路１１に与えられるとナンド回路１１の出力が
“０”となり、この“０”信号は保持回路１２に保持さ
れる。

この保持回路１２は、入力情報ＡとＢの構成ビットが同
じである間“０”信号保持しているが、入力情報ＡとＢ
が不一致状態となった時にリセットされる。つり、入力
情報ＡとＢが不一致状態となると一致回路１５の出力が
“０”となり、ナンド回路１４の出力が“１”となって
保持回路１２がリセットされる。この保持回路１２の信
号保持状態はタイミング信号ＬＩこよってチェックされ
る。従って、タイミング信号しがアンド回路１７に与え
られた時保持回路１２が“０”信号を保持していればイ
ンバータ１６の出力が“１”となってアンド回路１６よ
り“１”信号つまり一致検出信号が出力される。第３図
は入力情報Ａとして「２、５、９ハ入力情報Ｂとして「
６、５、１」が与えられた場合のタイミングチャートを
示すものである。このようにして入力情報Ａ．Ｂに対す
る一致検出が行われ、上記従来の一致検出回路では「一
致回路１５によって入力情報Ａ，Ｂの不一致検出した場
合に保持回路１２をリセツトするようにしている。

ところで、入力情報Ａ，Ｂが一致している場合でも、そ
の立下りあるいは立上り時点において位相差を生じると
、この位相差が不一致入力なって第３図ｆに破線で示す
ように一致回路１５の出力に過度的雑音（ひげパルス）
を生じる。この雑音は“０”信号であるからナンド回路
１４の入力端にリセット信号が与えられ、その出力が“
１”となる。そして、ナンド回路１４の“１”出力はナ
ンド回路１３の入力端へ戻されるから保持回路１２がリ
セットされてしまう。したがって、入力情報に位相差が
あると誤った結果が出力される慣れがあった。〔発明の
日的〕本発明は上記の点に鑑みてなされたもので、入力される
複数の直列情報の位相差によって過渡的雑音を生じた場
合でも直列情報の一致を正確に検出し得る一致検出回路
を提供することを目的とする。

〔発明の実施例〕

以下本発明の実施例を図面を参照して説明する。

第４図において２１は入力情報Ａ，Ｂが入力される一致
回路で、この一致回路２１の出力はフリツプフロツプ回
路２２のリセット端子Ｒへ加えられる。このフリップフ
ロップ回路２２は、例えばナンド回路２４，２５及びこ
のナンド回路２４，２５間を結合するＭＯＳトランジス
タによるトランスフアゲート２６からなっている。すな
、入力側ナンド回路２４の一方の入力端はセット端子Ｓ
に穣続れ、このセット端子Ｓにはタイミング信号ｔ４を
反転した信号ｔ４が与えられる。そして、ナンド回路２
４の出力はトランスフアゲート２６を介して出力側ナン
ド回路２５の一方の入力端に加えられる。このナンド回
路２５の他方の入力端には前記リセット端子Ｒを介して
一致回路２１の出力が与えられ、ナンド回路２５の出力
は入力側ナンド回路２４の他方の入力端に加えられる。
また、上記ナンド回路２４及びトランスフアゲート２６
には情報読込み用のクロツクパルスＪ，が与えられ、ナ
ンド回路２５に情報読出し用のクロックパルス◇２が与
えられる。しかして、上記ナンド回路２５の出力は出力
端子Ｑより出力され、インバータ２７を介してデイレー
ドフリツプフロツプ回路２８へ送られる。このフリップ
フロップ回路２８はクロツクパルス０。に同期して入力
信号を議込み、クロックパルスで２に同期して信号を出
力する。このフリツプフロツプ回路２８の出力が一致検
出信号となる。また、上記ク。ツクバルス？ｏはクロッ
クパルス◇・とタイミング信号ｔ４をアンド回路２９を
介して得たものである。第５図は前記フリップフロップ
回路２２の詳細を示すもので、ナンド回路２４はＭＯＢ
トランジスタ３１，３２，３３を、また、ナンド回路２
５はＭＯＳトランジスタ３４，３５，３６をそれぞれ直
列接続して構成される。

そして、トランジスタ３２のゲートがセット端子Ｓに接
続され、トランジスタ３１，３２の接続点がトランスフ
アゲート２６を介してトランジスタ３６のゲ−トに接続
される。また、トランジスタ３５のゲートがリセット端
子Ｒに接続され、トランジスタ３４，３５の接続点は、
トランジスタ３３のベースに接続されると共に出力様子
Ｑに接続される。そして、トランジスタ３１及びトラン
スフアゲート２６クロックパルスぐ，によってゲート制
御され、トランジスタ３４はクロツクパルスＪ２によっ
てゲ−ト制御される。次に上記のように構成された発明
の動作を説明する。

フリップフロツプ回路２２は、リセツト状態の時出力端
子Ｑより“１”信号を出力しており、セット端子Ｓに‘
‘０”信号が与えられとセットされて出力端子Ｑより“
０”信号を出力する。また、フリップフロップ回路２２
はリセット端子Ｒに“０”信号が与えられた時にリセツ
トされる。しかして、フリップフロップ回路２２のセッ
ト端子Ｓに与えられる第６図ｆに示すタイミング信号し
が入力情報Ａ，Ｂの各桁の第４ビットにおいて“０”に
なると、ナンド回路２４はクロツクパルスぐ，に同期し
て“１”信号出力し、トランスフアゲート２６はこの“
１”信号をナンド回路２５の一方の入力機に与える。ナ
ンド回路２５の他方の入力端には一致回路２１から“１
”信号が与えられているから、ナンド回路２５は“０”
にセットされる。そして、クロツクパルス０２に同期し
て“０”信号が出力端子Ｑから出力される。このタイミ
ング、入力情報の各桁の第１ビットに対応するタイミン
グ信号ｔ，と同じである。すなわち、タイミング信号ｔ
，のタイミングにおけるクロツクパルス◇２に同期して
、フリツプフロツプ回路２２がセットされる。なお、入
力情報Ａ，Ｂは各桁のビットがクロツクパルス◇２に同
期して与えられるようになっている。しかして、一致回
路２１に与えられる入力情報Ａ，Ｂが一致している間は
一致回路２１から“１”信号が出力され続けるのでフリ
ツプフロップ回路２２はリセットされない。しかし、入
力情報Ａ，Ｂが不一致状態にると一致回路２１の出力が
“０”となり、フリップフロツプ回路２２がリセットさ
れる。今例えば第６図のステップＡに示すように入力情
報Ａとして「２ハ入力情報Ｂとして「６一与えられたと
すると、情報「２」と「６」の第１ビットは共に“０”
、第２ビット共に“１”で一致している。このため情報
「２」「６」の第２ビットまでは一致回路２１からは第
６図ｇに示すように“１”信号が出力されており、フリ
ツプフロツプ回路２２はセット状態を保持している。し
かし、入力情報Ａ，Ｂの第３ビットは「２」の場合“０
”、「６」の場合“１”で不一致であり、一致回路２１
の出力が“０”となり、フリツプフロツプ回路２２がリ
セットされ、出力端子Ｑの出力が第６図Ｍこ示すように
“１”になる。この結果ィンバータ２７の出力が“０”
となり、タイミング信号しが与えられた時点において第
６図ｉに示すようにフリップフロツプ回路２８にはクロ
ツクパルスぐｏによって“０”信号が読込まれ、クロッ
クパルスで２によって“０”信号が出力される。この“
０”信号は入力情報Ａ，Ｂの不一致を示すものである。
次に第６図のステップＢに示すように入力情報Ａ，Ｂ共
に「５」が与えられた場合は、入力情報Ａ，Ｂの第１ビ
ットから第４ビットまで一致回路２１の出力は“１”で
あり、フリツプフロツプ回賂２２は第６図ｈに示すよう
にリセットされない。この結果タイミング信号しが与え
られた時点においてインバータ２７の出力は“１”とな
り、フリツプフロツプ回路２８にはクロツクパルスＪｏ
によって“１”信号が謙込まれる。このフリップフロツ
プ回路２８に謙込まれた“１”信号は第６図ｉに示すよ
うにクロツクパルスぐ２によって一致検出信号として謙
出される。しかして、上記の一致検出を行っている際に
入力情報Ａ，Ｂの立下りあるし、立上りに位相差を生じ
て第６図ｇに破線で示すように、一致回路２１の出力に
過渡的雑音ぐ０”信号）が生じた場合、次のようにして
誤動作が防止される。

すなわち、一致回路２１から出力れる雑音により、ナン
ド回路２５は第６図ｈに破線で示すように“１”信号を
発生する。この“１”信号はナンド回路２４の入力端に
与えられる。このとき、タイミング信号し‘ま“１”で
あるからナンド回路２４のトランジスタ３２，３３は共
にＯＮするが、クロツクパルスふ，が出力されていない
のでトランジスタ３１は○ＦＦしている。したがって、
ナンド回路２４の出力は反転せず“１”信号が保持され
る。しかして、クロツクパルス◇，が出力されるタイミ
ングでは、第６図ｈに示すようにナンド回路２５は“０
”信号を出力しているから「ナンド回路２４の出力は“
１”のままである。したがって、一致回路２１から雑音
が出力されてもフリツプフロップ回路２２の記憶情報は
変化しない。すなわち、過度的雑音を生じても誤動作す
る簾れはなく、きわめて高い信頼性を得ることができる
。また、クロックパルス◇，によって動作するトランス
フアゲート２６を設けているので電力消費を少なくする
ことができる。第７図は本発明の他の実施例を示すもの
で、第４図に示す実施例がフリツプフロップ回路２２を
ナンド回路２４，２５によって構成したものであるのに
対し、フリップフロップ回路２２をノア回路４１，４２
によって構成したものである。

なお、第７図に示す実施例においては一致回路２１の出
力側にィンバータ４３を設けている。第８図は第７図に
おけるフリップフロップ回路２２の詳細を示すもので、
第５図において直列接続したＭＯＳトランジスタ３２，
３３及び３５，３６をそれぞれ並列接続してノア回路４
１，４２を構成したものである。上記第７図及び第８図
におけるフリップフロップ回路２２は「セット状態の
時に出力端子Ｑより“１”信号を出力し、セット端子Ｓ
に“１”信号が与えられた時にセットされ、リセツト端
子Ｒに“１”信号が与えられた時にリセットされるもの
で、出力端子Ｓから出力される信号は直接フリップフロ
ツプ回路２８へ送られる。その他の動作は第４図に示す
実施例と同様であるので詳細な説明は省略する。上記実
施例では２つの入力情報に対する一致検出を行う場合に
ついて説明したが、更に多数の入力情報に対して一致検
出を行う場合でも前記実施例と同様にして実施し得るこ
とは勿論である。

また、上記実施例ではフリップフロップ回路２２を直列
情報各桁の１ビットにおいてクロックパルスに同期して
セットし、不一致出力によりセットしたが、これとは逆
に、上誌第１ビットにおいてリセットし、不一致出力に
よりセットするような構成でもよい。〔発明の効果〕以上述べたように本発明によれば、情報読出し用のクロ
ツクパルス０２に同期して複数の直列情報を議出し、ま
た、上記情報議出し用のクロックパルスとは位相が１８
ぴ異なる情報書込み用のク。

ックパルスぐ，に同期して保持回路をセットあるいはリ
セツトするようにしたので、直列情報の読出し時に位相
差による過渡的雑音を生じても誤動作することなく、直
列情報の一致を確実に検出でき「極めて高い信頼性が得
られる一致検出回路を提供することができる。

【図面の簡単な説明】

第１図及び第２図は従来の一致検出回路を示す構成図、
第３図は第２図に示す一致検出回路の動作を説明するた
めのタイミングチャート、第４図は本発明の一実施例を
示す回路構成図、第５図は同実施例におけるフリップフ
ロップ回路の詳細を示す回路図、第６図は同実施例の動
作を説明するためのタイミングチャート、第７図は本発
明の他の実施例を示す回路構成図、第８図は同実施例に
おけるフリツプフロップ回路の詳細を示す回路図である
。２１…・・・一致回路、２２，２８・・・…フリップフ
ロツプ回路、２４，２５・・…・ナンド回路、４１，４
２・・・・・・ノア回路。第２図第１図第３図第４図第５図第６図第７図第８図

Claims

【特許請求の範囲】

１情報読出し用のクロツクパルスに同期して出力され
る複数の直列情報を入力し、この直列情報の各ビツトに
おける不一致出力を得る手段と、上記情報読出し用のク
ロツクパルスと同じ周期を有し且つ位相が１８０°異な
る情報読込み用のクロツクパルスに同期して上記直列情
報の各桁の最終ビツトにおいてセツトされ、上記不一致
出力が得られた際に上記情報読込み用のクロツクパルス
に同期してリセツトされると共に上記情報読出し用のク
ロツクパルスに同期して出力が得られる保持回路と、上
記直列情報の各桁の最終ビツトに同期して上記保持回路
の出力を検出する手段とを具備したことを特徴とする一
致検出回路。