JP2734861B2 - Ｄｔｍｆ回路 - Google Patents
Ｄｔｍｆ回路Info
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- JP2734861B2 JP2734861B2 JP4649792A JP4649792A JP2734861B2 JP 2734861 B2 JP2734861 B2 JP 2734861B2 JP 4649792 A JP4649792 A JP 4649792A JP 4649792 A JP4649792 A JP 4649792A JP 2734861 B2 JP2734861 B2 JP 2734861B2
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- Japan
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- dtmf
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- circuit
- frequency
- clock
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Description
【０００１】
【産業上の利用分野】本発明は、押ボタンダイヤル回路
などに用いられるＤＴＭＦ（Ｄｕａｌ Ｔｏｎｅ Ｍｕ
ｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ）回路に関する。
などに用いられるＤＴＭＦ（Ｄｕａｌ Ｔｏｎｅ Ｍｕ
ｌｔｉｐｌｅ Ｆｒｅｑｕｅｎｃｙ）回路に関する。
【０００２】
【従来の技術】従来、この種のＤＴＭＦ回路ではアナロ
グ波形のみを出力する回路となっていた。
グ波形のみを出力する回路となっていた。
【０００３】図３は、従来のＤＴＭＦ回路の一例のブロ
ック図である。図中、１１はデータバス、１２はＤＴＭ
Ｆの出力周波数を選択するデコーダ、１３はＤＴＭＦク
ロック発生回路で、その内部回路図は図４に示すとおり
である。また、１４はＤＴＭＦ発生回路、１５はアン
プ、１６はアンプ１５の基準電圧発生回路である。ＣＫ
はＤＴＭＦを動作させるための基本クロック、ＴＣＫは
ＤＴＭＦクロック発生回路から出力されるＤＴＭＦ動作
用クロック、ＴＧ０はＤＴＭＦ回路のアナログ波形の出
力端子である。
ック図である。図中、１１はデータバス、１２はＤＴＭ
Ｆの出力周波数を選択するデコーダ、１３はＤＴＭＦク
ロック発生回路で、その内部回路図は図４に示すとおり
である。また、１４はＤＴＭＦ発生回路、１５はアン
プ、１６はアンプ１５の基準電圧発生回路である。ＣＫ
はＤＴＭＦを動作させるための基本クロック、ＴＣＫは
ＤＴＭＦクロック発生回路から出力されるＤＴＭＦ動作
用クロック、ＴＧ０はＤＴＭＦ回路のアナログ波形の出
力端子である。
【０００４】次に、この回路の動作を説明する。データ
バス１１より入力されたデータによりデコーダ１２でＤ
ＴＭＦの出力周波数を選択する。このデコーダ１２で選
択されたデータで基本クロックＣＫで分周し、ＤＴＭＦ
動作用クロックＴＣＫをＤＴＭＦクロック発生回路１３
より出力する。
バス１１より入力されたデータによりデコーダ１２でＤ
ＴＭＦの出力周波数を選択する。このデコーダ１２で選
択されたデータで基本クロックＣＫで分周し、ＤＴＭＦ
動作用クロックＴＣＫをＤＴＭＦクロック発生回路１３
より出力する。
【０００５】図４のＤＴＭＦクロック発生回路１３は、
第１のラッチ３１〜３７および第２のラッチ３８〜４０
と、インバータ４１〜４５，５４と、ＥＸＯＲ４６〜５
１と、ＮＡＮＤ５２と、ＮＯＲ５３とから構成され、こ
の回路の動作を説明する波形図は図５に示される。
第１のラッチ３１〜３７および第２のラッチ３８〜４０
と、インバータ４１〜４５，５４と、ＥＸＯＲ４６〜５
１と、ＮＡＮＤ５２と、ＮＯＲ５３とから構成され、こ
の回路の動作を説明する波形図は図５に示される。
【０００６】第１のラッチ３１〜３７は、図７に示され
るように、ＮＡＮＤ８１，８２と、インバータ８３と、
クロックドインバータ８４〜８６と、トランスファゲー
ト８７とから構成され、第２のラッチ３８〜４０は、図
８に示されるようにＮＡＮＤ９１，インバータ８２，ク
ロックドインバータ９３およびトランスファゲート９４
から構成される。
るように、ＮＡＮＤ８１，８２と、インバータ８３と、
クロックドインバータ８４〜８６と、トランスファゲー
ト８７とから構成され、第２のラッチ３８〜４０は、図
８に示されるようにＮＡＮＤ９１，インバータ８２，ク
ロックドインバータ９３およびトランスファゲート９４
から構成される。
【０００７】図４において、データ（Ｄ５，Ｄ４，Ｄ
３，Ｄ２，Ｄ１，Ｄ０）が、例えば（０，１，０，０，
０，０）の時、ラッチ３１〜３６は立下り反転のラッチ
であり、クロックＣＫＣがハイレベルがらロウヘレベル
に変化したとき、排他的論理和（ＥＸＯＲ）ゲート４６
〜５１は入力データが一致したときに“１”を出力す
る。図５において、Ａ点になったときラッチ３１〜３６
の出力とデータ（Ｄ５〜Ｄ０）とが一致し、ナンド５２
への入力データがすべて“１”になり、図５のＢ点でラ
ッチ３１〜３６をリセットし、再ラッチがカウントを開
始する。その結果ＤＴＭＦ動作用クロックＴＣＫは、イ
ンバータ４４の出力がハイレベルからロウレベルに変化
したときＴＣＫを変化させる。
３，Ｄ２，Ｄ１，Ｄ０）が、例えば（０，１，０，０，
０，０）の時、ラッチ３１〜３６は立下り反転のラッチ
であり、クロックＣＫＣがハイレベルがらロウヘレベル
に変化したとき、排他的論理和（ＥＸＯＲ）ゲート４６
〜５１は入力データが一致したときに“１”を出力す
る。図５において、Ａ点になったときラッチ３１〜３６
の出力とデータ（Ｄ５〜Ｄ０）とが一致し、ナンド５２
への入力データがすべて“１”になり、図５のＢ点でラ
ッチ３１〜３６をリセットし、再ラッチがカウントを開
始する。その結果ＤＴＭＦ動作用クロックＴＣＫは、イ
ンバータ４４の出力がハイレベルからロウレベルに変化
したときＴＣＫを変化させる。
【０００８】図６はＤＴＭＦ発生回路１４におけるカウ
ンタ１８のブロック図であり、フリップフロップ６１〜
６４と、インバータ６６〜７１と、ＥＸＯＲ７２とから
構成される。
ンタ１８のブロック図であり、フリップフロップ６１〜
６４と、インバータ６６〜７１と、ＥＸＯＲ７２とから
構成される。
【０００９】ＤＴＭＦ動作用クロックＴＣＫがＤＴＭＦ
発生回路１４内のカウンタ１８に入力し、このカウンタ
１８からの出力結果をＤＴＭＦ発生回路１４内のＤＡＣ
１９に入力する。ＤＴＭＦ発生回路１４からの出力であ
るＤＡＣ１９からのアナログ出力をアンプ１５に入力
し、ＤＴＭＦのアナログ波形をＴＧ０から出力する。Ｄ
ＴＭＦのアナログ波形がピーク近傍になったとき、すな
わち図６においてインバータ６８，６９の出力がＥＸＯ
Ｒ７２により一致を検出した時、インバータ７１の出力
ピーク信号ＤＰはハイレベルを出力する。このピーク信
号ＤＰをＤＴＭＦ発生回路１４から出力し、このピーク
信号ＤＰをデコーダ１２に戻すことにより、ＤＴＭＦの
選択されている周波数をピーク時のみ変化させ、ピーク
近傍の緩やかに変化する波形を生成する。また、ピーク
信号ＤＰの解除とともに元の周波数に戻す。
発生回路１４内のカウンタ１８に入力し、このカウンタ
１８からの出力結果をＤＴＭＦ発生回路１４内のＤＡＣ
１９に入力する。ＤＴＭＦ発生回路１４からの出力であ
るＤＡＣ１９からのアナログ出力をアンプ１５に入力
し、ＤＴＭＦのアナログ波形をＴＧ０から出力する。Ｄ
ＴＭＦのアナログ波形がピーク近傍になったとき、すな
わち図６においてインバータ６８，６９の出力がＥＸＯ
Ｒ７２により一致を検出した時、インバータ７１の出力
ピーク信号ＤＰはハイレベルを出力する。このピーク信
号ＤＰをＤＴＭＦ発生回路１４から出力し、このピーク
信号ＤＰをデコーダ１２に戻すことにより、ＤＴＭＦの
選択されている周波数をピーク時のみ変化させ、ピーク
近傍の緩やかに変化する波形を生成する。また、ピーク
信号ＤＰの解除とともに元の周波数に戻す。
【００１０】
【発明が解決しようとする課題】上述した従来のＤＴＭ
Ｆ回路は、アナログ波形のみを出力していたため、デー
タによって出力されたＤＴＭＦ波形の周波数が目的の周
波数であるか否かをディジタルＩＣ用測定装置により測
定することが大変困難であった。また、ＤＴＭＦ出力波
形を振幅値は数百ｍＶ程度と微小であるため、圧電ブザ
ーのようにある程度の電圧振幅が必要なものを駆動する
ことが出来ないという問題点があった。
Ｆ回路は、アナログ波形のみを出力していたため、デー
タによって出力されたＤＴＭＦ波形の周波数が目的の周
波数であるか否かをディジタルＩＣ用測定装置により測
定することが大変困難であった。また、ＤＴＭＦ出力波
形を振幅値は数百ｍＶ程度と微小であるため、圧電ブザ
ーのようにある程度の電圧振幅が必要なものを駆動する
ことが出来ないという問題点があった。
【００１１】本発明の目的は、このような問題を解決
し、出力周波数を容易に測定できるようにしたＤＴＭＦ
回路を提供することにある。
し、出力周波数を容易に測定できるようにしたＤＴＭＦ
回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のＤＴＭＦ回路の
構成は、出力クロックの周波数を設定する入力データを
デコードするデコーダおよびこのデコーダのデータによ
りＤＴＭＦの周波数を決定する分周回路を内蔵するＤＴ
ＭＦクロック発生回路と、このクロック発生回路の出力
を計数するカウンタおよびこのカウンタの出力をアナロ
グ信号に変換するＤＡ変換器を含むＤＴＭＦ発生回路
と、このＤＴＭＦ発生回路より出力されるＤＴＭＦ波形
のピーク近傍で発生するピーク信号を入力しその２分周
信号を出力するエッヂ検出回路とを有することを特徴と
する。
構成は、出力クロックの周波数を設定する入力データを
デコードするデコーダおよびこのデコーダのデータによ
りＤＴＭＦの周波数を決定する分周回路を内蔵するＤＴ
ＭＦクロック発生回路と、このクロック発生回路の出力
を計数するカウンタおよびこのカウンタの出力をアナロ
グ信号に変換するＤＡ変換器を含むＤＴＭＦ発生回路
と、このＤＴＭＦ発生回路より出力されるＤＴＭＦ波形
のピーク近傍で発生するピーク信号を入力しその２分周
信号を出力するエッヂ検出回路とを有することを特徴と
する。
【００１３】
【実施例】図１は本発明の一実施例のブロック図、図２
は図１のＴＧ０端子およびＴＧ１端子の出力波形図であ
る。図３と同一番号のものは同一構成のものを示し、本
実施例では、エッヂ検出回路１７が付加されている。
は図１のＴＧ０端子およびＴＧ１端子の出力波形図であ
る。図３と同一番号のものは同一構成のものを示し、本
実施例では、エッヂ検出回路１７が付加されている。
【００１４】このエッヂ検出回路１７内で、２１，２２
はインバータで、２３〜２５はクロックドインバータ
で、クロック信号が“１”の時にインバータとして動作
し、“０”の時にはオフし出力はハイインビーダンス状
態となる。２６，２７はＮＡＮＤ、２８はＰｃｈのエン
ハンスメントトランジスタとＮｃｈのエンハンスメント
トランジスタのソース端とドレイン端を接続したトラン
スファーゲートで、Ｎｃｈのエンハンスメントトランジ
スタのゲート信号が“１”の時（Ｐｃｈのエンハンスメ
ントトランジスタのゲート信号が“０”の時）トランス
ファーゲートはオンする。Ｎｃｈのエンハンスメントト
ランジスタのゲートが“０”の時（Ｐｃｈのエンハンス
メントトランジスタのゲート信号が“１”の時）トラン
スファーゲートはオフする。また、ＲＥＳＢはエッジ検
出回路１７をリセットするための信号で、ＴＧ１はＤＴ
ＭＦ回路のディジタル波形出力端子である。
はインバータで、２３〜２５はクロックドインバータ
で、クロック信号が“１”の時にインバータとして動作
し、“０”の時にはオフし出力はハイインビーダンス状
態となる。２６，２７はＮＡＮＤ、２８はＰｃｈのエン
ハンスメントトランジスタとＮｃｈのエンハンスメント
トランジスタのソース端とドレイン端を接続したトラン
スファーゲートで、Ｎｃｈのエンハンスメントトランジ
スタのゲート信号が“１”の時（Ｐｃｈのエンハンスメ
ントトランジスタのゲート信号が“０”の時）トランス
ファーゲートはオンする。Ｎｃｈのエンハンスメントト
ランジスタのゲートが“０”の時（Ｐｃｈのエンハンス
メントトランジスタのゲート信号が“１”の時）トラン
スファーゲートはオフする。また、ＲＥＳＢはエッジ検
出回路１７をリセットするための信号で、ＴＧ１はＤＴ
ＭＦ回路のディジタル波形出力端子である。
【００１５】データバス１１より入力されたデータによ
り、デコーダ１２でＤＴＭＦの出力周波数を選択する。
このデコーダ１２で選択されたデータで基本クロックＣ
Ｋを分周し、ＤＴＭＦ動作用クロックＴＣＫをＤＴＭＦ
クロック発生回路１３より出力する。このＤＴＭＦ動作
用クロックＴＣＫよりＤＴＭＦ発生回路１４内のカウン
タ１８に入力され、このカウンタ１８からの出力結果を
ＤＡＣ１９に入力する。ＤＴＭＦ発生回路１４より出力
したＤＡＣ１９からのアナログ出力アンプ１５入力しＤ
ＴＭＦのアナログ波形をＴＧ０から出力する。
り、デコーダ１２でＤＴＭＦの出力周波数を選択する。
このデコーダ１２で選択されたデータで基本クロックＣ
Ｋを分周し、ＤＴＭＦ動作用クロックＴＣＫをＤＴＭＦ
クロック発生回路１３より出力する。このＤＴＭＦ動作
用クロックＴＣＫよりＤＴＭＦ発生回路１４内のカウン
タ１８に入力され、このカウンタ１８からの出力結果を
ＤＡＣ１９に入力する。ＤＴＭＦ発生回路１４より出力
したＤＡＣ１９からのアナログ出力アンプ１５入力しＤ
ＴＭＦのアナログ波形をＴＧ０から出力する。
【００１６】ＤＴＭＦのアナログ波形がピーク近傍にな
ったときピーク信号ＤＰをＤＴＭＦ発生回路１４より出
力し（図２の点Ｃ）、そのピーク信号ＤＰをデコーダ１
２に戻すことによりＤＴＭＦの選択されている周波数を
ピーク時のみ変化させ、ピーク近傍の緩やかに変化する
波形を生成する。このピーク信号ＤＰが出力されたとき
（図２点Ａ）エッヂ検出回路１７にピーク信号ＤＰを入
力する。
ったときピーク信号ＤＰをＤＴＭＦ発生回路１４より出
力し（図２の点Ｃ）、そのピーク信号ＤＰをデコーダ１
２に戻すことによりＤＴＭＦの選択されている周波数を
ピーク時のみ変化させ、ピーク近傍の緩やかに変化する
波形を生成する。このピーク信号ＤＰが出力されたとき
（図２点Ａ）エッヂ検出回路１７にピーク信号ＤＰを入
力する。
【００１７】ピーク信号ＤＰの立上りの時クロックドイ
ンバータ２３，２４がオンし、クロックドインバータ２
５とトランスファーゲート２８がオフ状態となり、ピー
ク信号ＤＰがローレベル時（クロックドインバータ２
３，２４がオフし、クロックドインバータ２５とトラン
スファーゲート２８がオン状態）の反転データをインバ
ータゲート２２から出力する。
ンバータ２３，２４がオンし、クロックドインバータ２
５とトランスファーゲート２８がオフ状態となり、ピー
ク信号ＤＰがローレベル時（クロックドインバータ２
３，２４がオフし、クロックドインバータ２５とトラン
スファーゲート２８がオン状態）の反転データをインバ
ータゲート２２から出力する。
【００１８】次にピーク信号がローレベルになったとき
クロックドインバータ２３，２４がオフし、クロックド
インバータ２５とトランスファーゲート２８がオン状態
となりピーク信号ＤＰを検出したときのデータをクロッ
クドインバータ２５とアンドゲート２７とでデータを保
持し続ける。
クロックドインバータ２３，２４がオフし、クロックド
インバータ２５とトランスファーゲート２８がオン状態
となりピーク信号ＤＰを検出したときのデータをクロッ
クドインバータ２５とアンドゲート２７とでデータを保
持し続ける。
【００１９】
【発明の効果】以上説明したように本発明は、ＤＴＭＦ
発生回路からのピーク信号を入力とするエッヂ検出回路
を持ってアナログ出力に同期したディジタル出力をを得
ているので、安定した周波数の出力が得られ、ディジタ
ルＩＣ用測定装置において周波数測定が容易に出来る。
また、ディジタル出力であるので出力振幅がＶＤＤレベ
ルを出力でき、圧電ブザーのようにある程度以上電圧振
幅でなければならないものを駆動することが出来、また
アナログ出力の測定に関し、このディジタル波形をトリ
ガとして使用することも出来るという効果もある。
発生回路からのピーク信号を入力とするエッヂ検出回路
を持ってアナログ出力に同期したディジタル出力をを得
ているので、安定した周波数の出力が得られ、ディジタ
ルＩＣ用測定装置において周波数測定が容易に出来る。
また、ディジタル出力であるので出力振幅がＶＤＤレベ
ルを出力でき、圧電ブザーのようにある程度以上電圧振
幅でなければならないものを駆動することが出来、また
アナログ出力の測定に関し、このディジタル波形をトリ
ガとして使用することも出来るという効果もある。
【図１】本発明の一実施例のブロック図である。
【図２】図１の内部の各部の波形図である。
【図３】従来例のＤＴＭＦ回路のブロック図である。
【図４】図３のＤＴＭＦクロック発生回路１３の回路図
である。
である。
【図５】図４の内部の各部の波形図である。
【図６】図３のＤＴＭＦ発生回路１４のカウンタの回路
図である。
図である。
【図７】図４のラッチ回路３１〜３７の回路図である。
【図８】図４内のラッチ回路３８〜４０の回路図であ
る。
る。
１１ データバス １２ ＤＴＭＦ用デコーダ １３ ＤＴＭＦクロック発生回路 １４ ＤＴＭＦ発生回路 １５ アンプ １６ アンプ用の基準電圧発生回路 １７ エッヂ検出回路 １８ ＤＴＭＦ発生回路のカウンタ １９ ＤＴＭＦ発生回路のＤＡＣ ２１，２２，４１〜４５，５４，６５〜７１，８３，９
２ クロックドインバータ ２６，２７，５２，８１，８２，９１ ナンド ２８，８７，９４ トランスファゲート ３１〜４０ ラッチ ４６〜５１，７２ ＥＸＯＲゲート ５３ ＮＯＲゲート ６１〜６４ フリップフロップ ＣＫ ＤＴＭＦ動作用基本クロック ＤＰ ピーク信号 ＴＣＫ ＤＴＭＦ動作用クロック ＲＥＳＢ エッジ検出回路のリセット信号 ＴＧ０ アナログ出力端子 ＴＧ１ ディジタル出力端子
２ クロックドインバータ ２６，２７，５２，８１，８２，９１ ナンド ２８，８７，９４ トランスファゲート ３１〜４０ ラッチ ４６〜５１，７２ ＥＸＯＲゲート ５３ ＮＯＲゲート ６１〜６４ フリップフロップ ＣＫ ＤＴＭＦ動作用基本クロック ＤＰ ピーク信号 ＴＣＫ ＤＴＭＦ動作用クロック ＲＥＳＢ エッジ検出回路のリセット信号 ＴＧ０ アナログ出力端子 ＴＧ１ ディジタル出力端子
Claims (2)
- 【請求項１】 出力クロックの周波数を設定する入力デ
ータをデコードするデコーダおよびこのデコーダのデー
タによりＤＴＭＦの周波数を決定する分周回路を内蔵す
るＤＴＭＦクロック発生回路と、このクロック発生回路
の出力を計数するカウンタおよびこのカウンタの出力を
アナログ信号に変換するＤＡ変換器を含むＤＴＭＦ発生
回路と、このＤＴＭＦ発生回路より出力されるＤＴＭＦ
波形のピーク近傍で発生するピーク信号を入力しその２
分周信号を出力するエッヂ検出回路とを有することを特
徴とするＤＴＭＦ回路。 - 【請求項２】 各回路が同一半導体基板上に形成された
請求項１記載のＤＴＭＦ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4649792A JP2734861B2 (ja) | 1992-03-04 | 1992-03-04 | Ｄｔｍｆ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4649792A JP2734861B2 (ja) | 1992-03-04 | 1992-03-04 | Ｄｔｍｆ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0646122A JPH0646122A (ja) | 1994-02-18 |
| JP2734861B2 true JP2734861B2 (ja) | 1998-04-02 |
Family
ID=12748874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4649792A Expired - Lifetime JP2734861B2 (ja) | 1992-03-04 | 1992-03-04 | Ｄｔｍｆ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734861B2 (ja) |
-
1992
- 1992-03-04 JP JP4649792A patent/JP2734861B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0646122A (ja) | 1994-02-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971202 |