KR100515410B1

KR100515410B1 - 주파수-디지탈신호 변환회로

Info

Publication number: KR100515410B1
Application number: KR10-2003-0027524A
Authority: KR
Inventors: 조상준
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2003-04-30
Filing date: 2003-04-30
Publication date: 2005-09-14
Also published as: KR20040093594A; US6943711B2; US20040217894A1

Abstract

본 발명은 클럭주파수를 자동으로 디지탈신호로 변환하는 주파수-디지탈 변환회로에 관한 것이다. 본 발명의 주파수-디지탈 변환회로는 입력클럭신호의 주파수를 검출하기 위한 주파수 감지수단과; 상기 주파수 감지수단의 출력을 샘플링하여 래치하기 위한 래치수단과; 상기 래치수단의 출력을 입력하여 입력클럭신호의 주파수에 대한 소정비트의 디지털 신호를 발생하기 위한 디지털신호 발생수단을 구비한다.

Description

주파수-디지탈신호 변환회로{Frequency-digital signal conversion circuit}

본 발명은 주파수-디지탈 변환회로에 관한 것으로서, 보다 구체적으로는 입력주파수를 자동으로 디지탈신호로 변환하여 줌으로써, 다양한 입력주파수에 동작가능한 주파수-디지탈 변환회로에 관한 것이다.

시스템 클럭의 동작 주파수영역에 따라 그 결과를 디지탈신호로 변환하여 전체 회로를 조절하므로써, 그 주파수에 가장 적합한 동작상태를 정해놓는 회로가 필요하다. 종래에는 기준주파수 클럭에 대한 입력클럭의 주파수가 빠르거나 느린 경우를 판단하고, 판단결과에 주파수 차에 비례하는 평균전압에 해당하는 디지탈 데이터를 출력하는 위상-주파수 감지기(phase-frequency detector)를 사용하였다.

그러나, 위상-주파수 감지기는 기준 주파수클럭이 필요할 뿐만 아니라 출력되는 디지탈스트림의 평균에 해당하는 아날로그 전압을 다시 디지탈신호로 변환화기 위해 아날로그-디지탈 변환기가 필요한 문제점이 있었다.

따라서, 본 발명은 상기한 바와같은 종래 기술의 문제점을 해결하기 위한 것으로서, 입력주파수를 자동으로 디지탈신호로 변환하여 입력주파수에 가장 적합한 동작상태를 정하도록 하는 주파수-디지탈신호 변환회로를 제공하는 데 그 목적이 있다.

상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 입력클럭신호의 주파수를 검출하기 위한 주파수 감지수단과; 상기 주파수 감지수단의 출력을 샘플링하여 래치하기 위한 래치수단과; 상기 래치수단의 출력을 입력하여 입력클럭신호의 주파수에 대한 소정비트의디지털 신호를 발생하기 위한 디지털신호 발생수단을 구비하는 주파수-디지탈신호 변환회로를 제공하는 것을 특징으로 한다.

상기 주파수 감지수단은 입력클럭신호의 하이레벨구간을 검출하기 위한 제1검출수단과; 상기 입력클력신호의 로우레벨구간을 검출하기 위한 제2검출수단을 구비한다. 상기 제1검출수단은 제1PMOS트랜지스터와 제1NMOS 트랜지스터사이에 직렬연결된 다수의 제1저항과, 상기 제1저항에 각각 병렬연결된 다수의 제1트랜지스터를 구비하고, 제2검출수단은 제2PMOS트랜지스터와 제2NMOS 트랜지스터사이에 직렬연결된 다수의 제2저항과, 상기 제2저항에 각각 병렬연결된 다수의 제2트랜지스터로 구비하며, 상기 다수의 제1 및 제2트랜지스터의 게이트에는 각각 디지탈신호 발생수단의 출력신호 및 반전출력신호가 제공된다.

상기 클럭신호의 주파수를 디지탈신호로 변환도중 주파수감지동작이 완료되어 래치수단의 출력신호가 다른 레벨로 천이될 때, 출력신호가 로직 스레쉬홀드전압에서 발진하는 것을 방지하기 위하여 히스테리시스동작을 하는 오동작 방지수단을 더 포함한다. 상기 오동작 방지수단은 제1 및 제2PMOS 트랜지스터와 다수의 제1 및 제2저항사이에 각각 연결된 저항과, 상기 저항에 병렬연결된 NMOS 트랜지스터와 PMOS 트랜지스터를 구비하며, 상기 NMOS 트랜지스터와 PMOS 트랜지스터의 게이트에는 래치수단의 출력신호가 인가된다.

상기 래치수단은 상기 제1검출수단의 출력을 샘플링하여 래치하기 위한 제1래치수단과; 상기 제2검출수단의 출력을 샘플링하여 래치하기 위한 제2래치수단과; 상기 제1 및 제2래치수단의 출력신호를 논리조합하여 출력신호를 발생하기 위한 출력수단으로 이루어진다. 상기 제1 및 제2래치수단은 각각 데이터홀드타임을 위해 상기 제1 및 제2검출수단의 출력을 버퍼링하기 위한버퍼수단과; 상기 버퍼수단의 출력을 상기 클럭신호의 하강에지에 동기시켜 전달하기 위한 제1전달수단과; 상기 제1전달수단의 출력신호를 래치하기 위한 제1래치와; 상기 제1래치의 출력을 그 다음 클럭신호의 상승에지에 동기시켜 전달하기 위한 제2전달수단과; 상기 제2전달수단의 출력을 래치시켜 주기 위한 제2래치로 이루어진다.

상기 출력수단은 제1 및 제2래치수단의 출력을 입력하여 논리노아동작을 하는 논리게이트로 이루어지고, 상기 디지탈신호 발생수단은 상기 래치수단의 출력신호를 상기 클럭신호에 따라 입력하고 시프트시켜 디지탈신호를 발생하기 위한, 다수의 D 플립플롭으로 이루어진 시프트 레지스터로 이루어진다.

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명하면 다음과 같다.

도 1은 본 발명의 실시예에 따른 주파수-디지탈신호 변환회로의 회로도를 도시한 것이고, 도 2는 도 1의 주파수-디지탈신호 변환회로에 있어서, 주파수 감지수단의 상세회로도를 도시한 것이다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 주파수-디지탈 변환회로는 입력클럭신호(CLK)의 주파수를 검출하기 위한 주파수 감지수단(100)과, 상기 주파수 감지수단(100)의 출력을 샘플링하여 래치하기 위한 래치수단(미도시)과, 상기 래치수단의 출력을 입력하여 입력클럭신호(CLK)의 주파수에 대한 소정비트, 예를 들어 4비트 디지털 신호를 발생하기 위한 디지털신호 발생수단(300)을 구비한다.

상기 주파수 감지수단(100)은 입력클럭신호(CLK)의 하이레벨구간을 검출하기 위한 제1검출수단(110)과 입력클력신호(CLK)의 로우레벨구간을 검출하기 위한 제2검출수단(150)을 구비한다. 상기 제1검출수단(110)은 PMOS트랜지스터(121)와 NMOS 트랜지스터(122)사이에 직렬연결된 저항(131 내지 134)과, 상기 저항(131 내지 134)에 각각 병렬연결된 NMOS 트랜지스터(141 내지 144)로 이루어진다. 상기 제2검출수단(150)은 PMOS트랜지스터(161)와 NMOS 트랜지스터(162)사이에 직렬연결된 저항(171 내지 174)과, 상기 저항(171 내지 174)에 각각 병렬연결된 PMOS 트랜지스터(181 내지 184)로 이루어진다.

이때, 상기 제2검출수단(150)의 PMOS 트랜지스터(161)와 NMOS 트랜지스터(162)는 게이트에 클럭신호(CLK)가 각각 인가되고, 저항(171 내지 174)과 각각 병렬로 연결되는 상기 PMOS 트랜지스터(181 내지 184)는 게이트에 각각 인버터(151 내지 154)를 통해 디지탈신호 발생수단(300)에서 출력된 디지탈신호(VC0 내지 VC3)가 각각 인가된다. 한편, 상기 제1검출수단(110)의 PMOS 트랜지스터(121)와 NMOS 트랜지스터(122)는 반전된 클럭신호가 인가되도록 게이트가 각각 NMOS 트랜지스터(162)의 드레인에 연결되고, 저항(131 내지 134)에 각각 병렬로 연결된 NMOS 트랜지스터(141 내지 144)는 게이트에 각각 디지탈신호 발생수단(300)에서 출력되는 디지탈신호(VC0 내지 VC3)가 각각 인가된다.

상기 래치수단은 상기 제1검출수단(110)의 출력을 샘플링하여 래치하기 위한 제1래치수단(210)과, 상기 제2검출수단(150)의 출력을 샘플링하여 래치하기 위한 제2래치수단(250)과, 상기 제1 및 제2래치수단(210, 250)의 출력신호를 논리조합하여 출력신호(CLK0)를 발생하기 위한, 논리게이트(281)로 구성된 출력수단(290)으로 이루어진다.

상기 제1래치수단(210)은 데이터홀드타임(tHD)을 위해 상기 제1검출수단(110)의 출력을 버퍼링하기 위한, 인버터(261, 263)와 버퍼(262)로 구성된 버퍼수단과, 상기 버퍼수단의 출력을 클럭신호(CLK)의 하강에지에 동기시켜 전달하기 위한 NMOS 트랜지스터(264)로 구성된 제1전달수단과, 상기 제1전달수단의 출력신호를 래치하기 위한 인버터(265, 266)으로 구성된 제1래치와, 상기 제1래치의 출력을 그 다음 클럭신호(CLK)의 상승에지에 동기시켜 전달하기 위한 NMOS 트랜지스터(267)로 구성된 제2전달수단과, 상기 제2전달수단의 출력을 래치시켜 주기 위한 인버터(268, 269)로 구성된 제2래치로 이루어진다.

상기 제2래치수단(250)은 데이터홀드타임(tHD)을 위해 상기 제2검출수단(150)의 출력을 지연시켜 주기 위한, 인버터(221, 223)과 버퍼(222)로 구성된 버퍼수단과, 상기 버퍼수단의 출력을 클럭신호(CLK)의 하강에지에 동기시켜 전달하기 위한 NMOS 트랜지스터(224)로 구성된 제1전달수단과, 상기 제1전달수단의 출력신호를 래치하기 위한 인버터(225, 226)으로 구성된 제1래치와, 상기 제1래치의 출력을 그 다음 클럭신호(CLK)의 상승에지에 동기시켜 전달하기 위한 NMOS 트랜지스터(227)로 구성된 제2전달수단과, 상기 제2전달수단의 출력을 래치시켜 주기 위한 인버터(228, 229)로 구성된 제2래치로 이루어진다.

상기 디지탈신호 발생수단(300)은 상기 출력수단(290)의 출력신호(CLK0)를 상기 클럭신호(CLK)에 따라 입력하고, 시프트시켜 디지탈신호(VC0 내지 VC3)를 발생하기 위한, D 플립플롭(310 내지 340)으로 이루어진 시프트 레지스터로 구성된다.

또한, 주파수 감지수단(100)은 클럭신호(CLK)의 디지탈신호로의 변환동작중 주파수감지동작이 완료되어 래치수단의 출력신호(CLK0)가 로우레벨로 될 때 상기 출력신호(CLK0)가 로직 스레쉬홀드전압(logic threshold voltage)에서 발진하는 것을 방지하기 위하여 히스테리시스동작을 하는 오동작 방지수단(190)을 더 포함한다.

이때, 상기 오동작 방지수단(190)은 입력클럭신호(CLK)의 하이레벨구간에서의 오동작을 방지하기 위한 제1방지수단과, 입력클럭신호(CLK)의 로우레벨구간에서의 오동작을 방지하기 위한 제2방지수단과, 제1 및 제2방지수단 간에 접속된 인버터(191)를 구비한다. 상기 제1방지수단은 상기 PMOS 트랜지스터(121)과 저항(131)사이에 연결된 저항(135)와, 상기 저항(135)과 병렬연결된 NMOS 트랜지스터(145)로 이루어진다. 여기서, NMOS 트랜지스터(145)는 인버터(191)의 출력신호에 의해 동작한다. 한편, 상기 제2방지수단은 상기 PMOS 트랜지스터(161)와 저항(171)사이에 연결된 저항(175)과, 상기 저항(175)과 병렬연결된 PMOS 트랜지스터(185)로 이루어진다.

상기한 바와같은 본 발명의 주파수-디지탈신호 변환회로의 동작을 첨부된 도면 도 3 내지 도 6을 참조하여 설명하면 다음과 같다.

파워업 후 디지탈신호 발생수단(300)의 출력신호(VC0 내지 VC3)는 모두 리세트되어 로우레벨로 되어 감지주파수(fset)는 일정주파수, 예를 들어 fset=50MHz로 설정되고, 감지펄스폭(Tset)은 Tset=1/2fset-tDH로 설정된다. 이때, tDH는 래치수단의 인버터와 버퍼(221 내지 223) 또는 인버터(261 내지 263)으로 구성된 버퍼수단의 지연시간이다.

입력클럭신호(CLK)의 하강시간(falling time)은 도 3에 도시된 바와같이, 풀업 트랜지스터(121)와 풀다운 트랜지스터(122)를 통해 느려지며, 상승시간은 상대적으로 빨라진다. 만약, 입력클럭신호(CLK)의 로우레벨구간이 설정된 주파수(fset)보다 짧은 경우에는, 주파수 감지수단(100)의 제2검출수단(150)은 도 3의 "c"와 같이 그 다음 클럭신호(CLK)의 상승에지에서 하이레벨을 감지한다.

이때, 제1검출수단(110)도 하이레벨을 감지하면, 래치수단의 제1래치수단(210)과 제2래치수단(250)의 출력은 로우레벨로 되어 출력수단(290)의 노아 게이트(281)의 출력이 하이레벨로 된다.

따라서, 래치수단의 하이레벨의 출력신호(CLK0)가 클럭신호(CLK)에 동기되어 디지탈신호 발생수단(300)의 시프트레지스터인 D플립플롭(310 내지 340)의 클럭단자에 인가되므로, D 플립플롭(310 내지 340)의 출력(VC0 내지 VC3)은 1000로 된다.

디지탈신호 발생수단(300)의 하이레벨의 출력신호(VC0)에 의해 저항(131, 171)에 병렬연결된 NMOS 트랜지스터(141)와 PMOS 트랜지스터(181)가 각각 턴온되므로, 저항(131, 171)을 바이패스시켜 준다. 따라서, 감지주파수(fset)는 100MHz 로 설정된다.

상기와 같은 동작을 반복하여 그 다음 클럭신호(CLK)의 상승에지에서 주파수 감지수단(100)의 제1 및 제2검출수단(110, 150)은 하이레벨구간과 로우레벨구간을 각각 감지한다. 두 번째로 하이레벨의 신호(CLK0)가 래치수단으로부터 발생되면, D 플립플롭(310 내지 340)의 출력은 '1100'로 되어 트랜지스터(141, 142, 181, 182)를 턴온시켜 저항(131, 132, 171, 172)을 바이패스시키고, 세 번째로 하이레벨신호(CLK0)가 출력되면 D 플립플롭(310 내지 340)의 출력은 '1110'로 되어 트랜지스터(131 내지 33, 173 내지 173)를 턴온시킴으로써 저항(131 내지 133, 171 내지 173)을 바이패스시킨다. 그 다음에는 D 플립플롭(310 내지 340)의 출력이 '1111'이 되어 트랜지스터(141 내지 144, 181 내지 184)를 모두 턴온시켜 저항(131 내지 134. 171 내지 174)를 모두 바이패스시킨다.

상기에서 설명한 바와같은 동작을 하여, 제1검출수단(110) 및 제2검출수단(150)에서 각각 로우레벨의 신호가 되어 래치수단의 출력신호(CLK0)가 로우레벨이 될 때까지 반복한다.

이와같이 래치수단의 출력신호(CLK0)가 로우레벨이 될 때까지 주파수 감지동작을 반복하여 주파수를 디지탈신호로 변환하여 변환된 디지탈신호(VC0 내지 VC3)를 발생한다. 즉, 입력클럭신호(CLK)에 따른 디지탈신호(VC0 내지 VC3)의 출력을 나타낸 (표1)을 참조하면, 입력클럭신호(CLK)가 50MHz 이하인 경우에는 디지탈신호 발생수단(300)으로부터 발생된 디지탈신호(VC0 내지 VC3)는 0000, 50MHz 내지 100MHz인 경우에는 1000, 100MHz 내지 150MHz 인 경우에는 1100, 150MHz 내지 200MHz 이상인 경우에는 1110, 200MHz 이상인 경우에는 1111이 된다.

(표 1)

	VC0	VC1	VC2	VC3
50MHZ 이하	하이	로우	로우	로우
50-100MHz	하이	로우	로우	로우
100-150MHz	하이	하이	로우	로우
150-200MHz	하이	하이	하이	로우
200-250MHz	하이	하이	하이	하이
200MHz 이상	하이	하이	하이	하이

본 발명에서는 주파수 감지동작이 완료되어 래치수단의 출력(CLK0)이 로우로 되는 순간, 래치수단의 출력신호(CLK0)이 히스테리시스신호(Hyst)로 제공되어 트랜지스터(145, 185)를 턴온시켜 줌으로써, 저항(135, 175)을 바이패스시켜 줌으로써, 설정주파수(fset)를 도 4에 도시된 바와같이 △f만큼 낮추어 줌으로써, 히스테리시스동작이 일어난다. 따라서, 주파수 감지수단(100)의 감지동작에 따라 래치수단의 출력신호(CLK0)가 로우레벨로 되는 순간, 로직 스레쉬홀드전압에서 발진하는 것을 방지하여 오동작을 방지하게 된다.

도 5A는 입력클럭신호(CLK)가 90MHz 인 경우의 CLK0, CLK 및 파워업신호(Reset)의 파형도이고, 도 5B는 디지탈 신호(VC0 내지 VC3)의 출력파형도이다. 도 6A는 입력클럭신호(CLK)가 180MHz 인 경우의 CLK0, CLK 및 파워업신호(Reset)의 파형도이고, 도 6B는 디지탈 신호(VC0 내지 VC3)의 출력파형도이다.

도 2의 저항(141 내지 145, 171 내지 175)는 온도특성이 좋고 전류-전압간의 선형성이 좋은 폴리실리콘저항이며, 각 동작 주파수영역에 따른 디지탈신호의 출력이 선형적인 써모-코드(thermo-code)가 되도록 저항값을 조절하였다. 상기 (표 1)은 입력클럭신호(CLK)의 주파수의 동작영역을 6등분하여 출력되는 디지탈신호(VC0 내지 VC3)를 나타낸 것이고, 도 5B와 도 6B는 (표 1)의 결과를 hspice 로 시뮬레이션한 결과로서, 선형적인 동작특성을 보여준다.

본 발명의 실시예에서는 입력클럭신호의 주파수를 4비트 디지탈신호로 출력하도록 구성하였으나, 사용자의 요구에 따라 2비트 내지 8비트까지의 해상도를 조절할 수 있다.

상기한 바와 같은 본 발명의 실시예에 따른 주파수-디지탈신호 변환회로는 저항과 모스트랜지스터만을 가지고 입력주파수를 디지탈신호로 변환할 수 있으므로, 칩면적을 감소시키고, 제조단가를 낮출 수 있는 이점이 있다. 또한, 입력주파수에 따라 디지탈신호로 변환하는 본 발명을 이용하므로써, 입력변화에 따른 넓은 동작영역을 확보할 수 있는 이점이 있다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

도 1은 본 발명의 실시예에 따른 주파수-디지탈신호 변환회로의 회로도,

도 2는 도 1의 주파수-디지탈신호 변환회로에 있어서, 주파수 감지수단의 상세회로도,

도 3은 도 1의 주파수-디지탈신호 변환회로에 있어서, 주파수 감지수단의 동작원리를 설명하기 위한 도면,

도 4는 도 1의 주파수-디지탈신호 변환회로에 있어서, 주파수 감지수단의 히스테리시스특성을 보여주는 도면,

도 5A 및 도 5B는 입력주파수가 90MHz 인 경우의 입력주파수와 그에 따른 디지탈신호의 출력특성의 시뮬레이션 결과를 도시한 도면,

도 6A 및 도 6B는 입력주파수가 180MHz 인 경우의 입력주파수와 그에 따른 디지탈신호의 출력특성의 시뮬레이션 결과를 도시한 도면,

*도면의 주요 부분에 대한 부호의 설명*

100 : 주파수 감지수단 200 : 래치수단

300 : 디지탈신호 발생수단 110, 150 : 제1 및 제2검출수단

190 : 오동작 방지수단 210, 250 : 제1 및 제2래치수단

290 : 출력수단 310-340 : D 플립플롭

Claims

입력클럭신호의 주파수를 검출하는 주파수 감지수단;

상기 주파수 감지수단의 출력을 샘플링하여 래치하는 래치수단; 및

상기 래치수단의 출력신호에 따라 상기 입력클럭신호의 주파수에 대응하는 소정 비트의 디지털 신호를 발생하는 디지털신호 발생수단

을 포함하는 주파수-디지탈신호 변환회로.
제 1 항에 있어서, 상기 주파수 감지수단은,

상기 입력클럭신호의 하이레벨구간을 검출하는 제1검출수단; 및

상기 입력클력신호의 로우레벨구간을 검출하는 제2검출수단

을 포함하는 주파수-디지탈신호 변환회로.
제 2 항에 있어서,

상기 제1검출수단은 제1PMOS트랜지스터와 제1NMOS 트랜지스터사이에 직렬연결된 다수의 제1저항과, 상기 제1저항에 각각 병렬연결된 다수의 제1트랜지스터를 구비하고,

상기 제2검출수단은 제2PMOS트랜지스터와 제2NMOS 트랜지스터사이에 직렬연결된 다수의 제2저항과, 상기 제2저항에 각각 병렬연결된 다수의 제2트랜지스터로 구비하며,

상기 다수의 제1 및 제2트랜지스터의 게이트에는 상기 디지탈신호 발생수단의 출력신호 및 상기 출력신호의 반전신호가 각각 입력되는 주파수-디지탈신호 변환회로.
제 3 항에 있어서,

상기 입력클럭신호의 주파수를 상기 디지탈 신호로 변환하는 중에 주파수 감지동작이 완료되어 상기 래치수단의 출력신호가 다른 레벨로 천이될 때, 상기 주파수 감지수단의 출력신호가 로직 스레쉬홀드전압에서 발진하는 것을 방지하기 위하여 히스테리시스동작을 하는 오동작 방지수단을 더 포함하는 주파수-디지탈신호 변환회로.
제 4 항에 있어서, 상기 오동작 방지수단은,

상기 제1PMOS 트랜지스터와 상기 제1저항 사이에 접속된 제3저항과, 상기 제3저항과 병렬접속되어 상기 래치수단의 출력신호가 반전된 반전신호에 의해 동작되는 제3NMOS 트랜지스터로 이루어진 제1 방지수단; 및

상기 제2PMOS 트랜지스터와 상기 제2저항 사이에 접속된 제4저항과, 상기 제4저항과 병렬접속되어 상기 래치수단의 출력신호에 의해 동작되는 제4NMOS 트랜지스터로 이루어진 제2 방지수단

을 포함하는 주파수-디지탈신호 변환회로.
제 2 항에 있어서, 상기 래치수단은,

상기 제1검출수단의 출력을 샘플링하여 래치하는 제1래치수단;

상기 제2검출수단의 출력을 샘플링하여 래치하는 제2래치수단; 및

상기 제1 및 제2래치수단의 출력신호를 논리조합하여 출력신호를 발생하는 출력수단

을 포함하는 주파수-디지탈신호 변환회로.
제 6 항에 있어서, 상기 제1 및 제2래치수단은,

데이터홀드타임을 위해 상기 제1 및 제2검출수단의 출력을 버퍼링하는 버퍼수단;

상기 버퍼수단의 출력을 상기 클럭신호의 하강에지에 동기시켜 전달하는 제1전달수단;

상기 제1전달수단의 출력신호를 래치하기 위한 제1래치;

상기 제1래치의 출력을 그 다음 클럭신호의 상승에지에 동기시켜 전달하는 제2전달수단; 및

상기 제2전달수단의 출력을 래치시키는 제2래치

를 포함하는 주파수-디지탈신호 변환회로.
제 6 항에 있어서,

상기 출력수단은 상기 제1 및 제2래치수단의 출력을 입력하여 논리노아동작을 하는 논리게이트로 이루어지는 주파수-디지탈신호 변환회로.
제 1 항에 있어서,

상기 디지탈신호 발생수단은 상기 래치수단의 출력신호를 상기 입력클럭신호에 따라 입력하고 시프트시켜 상기 디지탈 신호를 발생하기 위한, 다수의 D 플립플롭으로 이루어진 시프트 레지스터로 이루어지는 주파수-디지탈신호 변환회로.