JPH03108199A

JPH03108199A - ディレイ回路

Info

Publication number: JPH03108199A
Application number: JP1243531A
Authority: JP
Inventors: Tetsuya Murakami; 哲哉村上
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-09-21
Filing date: 1989-09-21
Publication date: 1991-05-08

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明はディレィ回路に係り、特にディレィ時間をメモ
リを用いて高精度にかつプログラマブルに設定できるよ
うにしたディレィ回路に関する。

〈従来の技術）従来、ディレィ回路としては、アナログ信号の場合は遅
延線を用いたもの、ｆイジタル信号の場合はシフトレジ
スタを用いたもの等がある。これらのディレィ回路で、
そのディレィタイミングを変更するには、遅延線の組み
合わせの変更や、シフトレジスタの段数の変更或いはシ
フトクロックの変更等が必要である。

ところで、ディジタル信号に対づるシフトレジスタ等を
用いた従来のディレィ回路では、ディレィ時間をプログ
ラマブルにすることは困難であり、またそのディレィ時
間を長くするほどディレィ時間の精度が低下づるという
問題があった。

（発明が解決しようとする課題）上記の如く、従来は、ディレィ時間をプログラマブルに
することは困難であり、またディレィ時間の時間長と精
度は相反するものであった。

そこで、本発明は上記の問題を解決するためのものぐ、
高精瓜でかつプログラマブルにディレィ時間を設定でき
るディレィ回路を提供することを［］的とづるものであ
る。

［発明の構成］（課題を解決するための手段）本発明のディレィ回路は、入力されるデータを記ｔ１１
−！Ｊ’るメモリと、このメモリへデータを古き込む際
のメモリアドレスをクロック入ノコに基づいて順次に発
生する書込みアドレス発生手段と、前記メモリからデー
タを読み出す際のメモリアドレスをクロック入力に基づ
いて順次に発生ずる読出しアドレス発生手段と、前記書
込みアドレス発生手段に対して書込みアドレスの初期値
を設定するための第１の初期値設定手段と、前記読出し
アドレス発生手段に対して前記−１込みアドレスの初期
値とは異なった初期値を設定するための第２の初１１１
１１１１’（設定手段と、ＹＮ記メモリに対しＣ書込み
と読み出しのタイミングを与えると共に、前記店込みア
ドレス発生手段と前記読出しアドレス発生手段に対して
前記クロックを供給する制御手段とを具備して構成され
ている。

（作用）本発明においては、入力データは出込みアドレス発生手
段で示されるメモリ中のアドレスにクロック入力に基づ
いて順次に書き込まれていく。

また、読出しアドレス発生手段で示されるメモリ中のア
ドレスのデータはクロック入力に基づいて順次に読み出
されていくので、書込みアドレス発生手段の書込みアド
レスの初期値と読出しアドレス発生手段の読出しアドレ
スの初期値どの間に予めアドレス差Ｎを設【ノておくと
、入力データを書き込んでから読み出すのに要１６時間
（即ら、ディレィ時間）は、アドレス差Ｎとアドレスア
ップする周期（即ち、クロック周期）王を１１）げた時
間ＮＸＴとなる。

（実施例）以下、図面に示した実施例に基づいて本発明を説明づる
。

第１図は本発明の一実施例のディレィ回路を示すブロッ
ク図である。

第１図において、符号１はディジタル信号の入力端子で
、入力信号はラッチ回路２に入力され、カウンタクロッ
クの立上りでラッチされ、同じカウンタクロックでゲー
トされるバッファ３を通り、メモリ４の入出力端子（Ｉ
ｌｏ＞からライトカウンタ９によって指示されたメモリ
アドレスに書き込まれる。上記メモリ４にはスタテック
メモリが使用されている。また、リードカウンタ１０で
指示されたメモリアドレスのデータはメモリ４から入出
力端子（１１０）を通り、更に出力側のラップ回路５を
通して出力端子６に読み出される。このメモリ４に対す
るデータの占込み、読出しはタイミング発生回路１３か
らの読出し、書込みタイミング信号（Ｒ／ｗ信号）によ
って交互に行われる。メモリ４のメモリアドレス人力Ｇ
Ｑ（Ａｌ〜八〇へにはライトカウンタ９からバッフ７７
を通してデータ書込み用のアドレスが与えられ、またリ
ードカウンタ１０からバッファ８を通してデータ読出し
用のアドレスが与えられるようになっている。しかも、
ライトカウンタ９に対してはプリセット回路１１によっ
て初期値Ｎがプリセットされ、またリードカウンタ１０
に対してはブリヒツト回路１２によって初期値０がプリ
セットされるようになっている。上記タイミング発生回
路１３は、ハイレベルＨとローレベルＬを交互に繰り返
り周期Ｔのカウンタクロックをラッチ回路２．バッファ
３、バッフ７７、ライトカウンタ９．及びり一ドカウン
タ１０に供給すると共に、同じカウンタクロックをイン
バータ１４を通してラッチ回路５及びバッファ８に供給
する。また、タイミング発生回路１３は、メモリ４に対
して読出し、占込みタイミング信号（Ｒ／ｗ信号）を供
給リ−るど共に、ライトカウンタ９及びリードカウンタ
１０に対して初期値を設定するためのカウンタロードパ
ルス（ＬＤ）を供給づる。

次に、第１図の回路動作を第２図のタイミング発生回路
を参照して説明する。

ライトカウンタ９．リードカウンタ１０は、リセット時
に、まずタイミング発生回路１３からのカウンタロード
パルスにより、それぞれのプリセット値Ｎ、Ｏがプリセ
ット回路１１．１２にて設定される。その後、ライトカ
ウンタ９．リードカウンタ１０は、タイミング発生回路
１３からの第２図（ａ）に示すカウンタクロックにより
周期Ｔで順次カウントアツプされる。同時に、第２図（
ａ）のカウンタクロックはそのままバッファ７にライト
アドレスイネーブル信号（第２図（Ｃ）参照）として加
えられる。従って、まず、メモリ４には、カウンタクロ
ックがローレベルＬの期間（即ら、ライトアドレスイネ
ーブル信号がローレベルＬの期間）にライトカウンタ９
から初期値Ｎのメモリアドレス（第２図（ｄ）参照）が
バッファ７を通して与えられ、そのとき第２図（ｆ）に
示すようなサンプリングされたデータ入力がメモリ４に
書き込まれる。そし０１次の周期のカウンタクロックの
Ｌレベルの期間にライトカウンタ９からＮト１のメモリ
アドレスが、メモリ４に与えられ次のサンプリングデー
タがメモリ４に青き込まれる。このＪ：うにして、カウ
ンタクロックが入力される毎にライトカウンタ９をカウ
ントアツプしていき、ライトカウンタ９の示Ｊ゛メモリ
アドレスにデータをド（き込んでいく。但し、メモリ４
への−２込みは第２図（Ｃ）に示すＲ／ｗ信号のローレ
ベルＬの期間に行われる。

一方、第２図（ａ）のカウンタクロックは反転してバッ
フ７８にリードアドレスイネーブル信シ）（第２図（ｂ
）参照）として加えられる。従って、まず、メモリ４に
は、カランタフ１］ツクがハイレベルＨの期間（即ら、
リードアドレスイネーブル信号がローレベル［の期間）
にリードカウンタ１０から初期ｆｒ１０のメモリアドレ
ス（第２図（ｄ）　参照）がバッファ８を通して与えら
れ、そのときのデータ出力がメモリ４から読み出され、
更にカークンタフロックが入力する毎にリードカウンタ
１０もカウントアツプしていくわけであるが、リードカ
ウンタ１０の示すメモリアドレスがＯ〜Ｎ−１に変化す
る範囲ではこれらのアドレスにまだデータが書き込まれ
ていないのでデータ出力は得られない。

ぞして、ライトカウンタ９の示すメモリアドレスが２Ｎ
に達した時、リードカウンタ１０の示１メモリアドレス
がＮに達し、この時初めてメモリアト・レスＮに書き込
まれているデータをメモリ４から読み出す。次に、ライ
トカウンタ９の示すメモリアドレスが２Ｎ÷１に達し、
リードカウンタ１０の示すメモリアドレスがＮ　＋１に
達した時、メモリアドレスＮ　−１−１のデータがメモ
リ４から読み出される。このように、最初に書き込まれ
たデータはリードカウンタ１０の示すメモリアドレスが
Ｏ−Ｎに変化するまでの期間、即ちカウンタクロックの
Ｎ個分の期間だけ遅延して読み出されることになる。

従って、一般に、ライトカウンタ９のプリセット値をＮ
、リードカウンタ１０のプリセット値を０とし、カウン
タクロックの周期を王とすると、ディレィ時間はＴＸＮ
となる。本実施例の回路で実現できるディレィ時間の最
長値はメ［す４の容量で決まることになる。

尚、上記実施例では、シリアルデータをメモリに対して
出し入れづる場合について説明しているが、本発明はシ
リアルデータを扱う場合に限らず、ワード構成のメモリ
を使用づればパラレルデータに対しても応用づることが
できる。

［発明の効果］以上述べたように本発明によれば、ディレィ時間をプロ
グラマブルにしかし高精瓜に設定することが可能となる
。

【図面の簡単な説明】

第１図は本発明の一実施例のディレィ回路を示すブロッ
ク図、第２図は第１図の回路動作を説明するタイミノグ
チ１１−トである。１・・・入力端子、４・・・メ七り、６・・・出力端子、７．８・・・バッファ、９・・・ラ
イトカウンタ、１０・・・リードカウンタ、１１．１２
・・・プリセット回路、１３・・・タイミング発生回路。代１１１１人同

Claims

【特許請求の範囲】入力されるデータを記憶するメモリと、このメモリへデータを書き込む際のメモリアドレスをク
ロック入力に基づいて順次に発生する書込みアドレス発
生手段と、前記メモリからデータを読み出す際のメモリアドレスを
クロック入力に基づいて順次に発生する読出しアドレス
発生手段と、前記書込みアドレス発生手段に対して書込みアドレスの
初期値を設定するための第１の初期値設定手段と、前記読出しアドレス発生手段に対して前記書込みアドレ
スの初期値とは異なつた初期値を設定するための第２の
初期値設定手段と、前記メモリに対して書込みと読み出しのタイミングを与
えると共に、前記書込みアドレス発生手段と前記読出し
アドレス発生手段に対して前記クロックを供給する制御
手段とを具備したことをディレィ回路。