JPH0241046B2 - - Google Patents
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- JPH0241046B2 JPH0241046B2 JP56060130A JP6013081A JPH0241046B2 JP H0241046 B2 JPH0241046 B2 JP H0241046B2 JP 56060130 A JP56060130 A JP 56060130A JP 6013081 A JP6013081 A JP 6013081A JP H0241046 B2 JPH0241046 B2 JP H0241046B2
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- JP
- Japan
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- input
- signal
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- 230000000630 rising effect Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 11
- 238000005259 measurement Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 6
- 102100034003 FAU ubiquitin-like and ribosomal protein S30 Human genes 0.000 description 2
- 101000732045 Homo sapiens FAU ubiquitin-like and ribosomal protein S30 Proteins 0.000 description 2
- 101000643374 Homo sapiens Serrate RNA effector molecule homolog Proteins 0.000 description 2
- 102100035712 Serrate RNA effector molecule homolog Human genes 0.000 description 2
- 239000000872 buffer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/02—Measuring characteristics of individual pulses, e.g. deviation from pulse flatness, rise time or duration
- G01R29/027—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values
- G01R29/0273—Indicating that a pulse characteristic is either above or below a predetermined value or within or beyond a predetermined range of values the pulse characteristic being duration, i.e. width (indicating that frequency of pulses is above or below a certain limit)
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Measurement Of Unknown Time Intervals (AREA)
Description
【発明の詳細な説明】
本発明は時間測定装置としての機能を有し、１
チツプマイクロコンピユータとして適するデータ
処理装置に関する。
チツプマイクロコンピユータとして適するデータ
処理装置に関する。
第１図は一つのオート・セーブ・レジスタを用
いて、イベント（事象）発生時刻を検出する従来
のブロツク図を示し、第２図はその動作を説明す
るタイミングチヤートを示す。ここでCKはクロ
ツクパルスで、これは例えば一定繰返し周期が
1MHzである。フリーランカウンタ（タイマ）１
は、上記クロツクパルスが入力される毎に記憶内
容を＋１（インクリメント）するｎビツトカウン
タである。OVFはカウンタ１がオーバーフロー
した時出力されるパルス信号である。INはイベ
ント時刻測定対象の入力信号である。オート・セ
ーブ・レジスタ２は入力INの例えば立上り変化
時（IN1，IN2，…）にカウンタ１の内容（n1，
n2，…）を取込む（ラツチする）ｎビツトのレジ
スタである。バツフア３，４は、レジスタ２の記
憶内容ASR、カウンタ１の記憶内容CTRを、リ
ードコントロール信号RD１，RD２でデータバ
スbusに出力するためのゲート回路である。演算
処理部５はCPUに相当する部分で、図示しない
記憶部等と共に１チツプマイクロコンピユータ６
が形成されている。
いて、イベント（事象）発生時刻を検出する従来
のブロツク図を示し、第２図はその動作を説明す
るタイミングチヤートを示す。ここでCKはクロ
ツクパルスで、これは例えば一定繰返し周期が
1MHzである。フリーランカウンタ（タイマ）１
は、上記クロツクパルスが入力される毎に記憶内
容を＋１（インクリメント）するｎビツトカウン
タである。OVFはカウンタ１がオーバーフロー
した時出力されるパルス信号である。INはイベ
ント時刻測定対象の入力信号である。オート・セ
ーブ・レジスタ２は入力INの例えば立上り変化
時（IN1，IN2，…）にカウンタ１の内容（n1，
n2，…）を取込む（ラツチする）ｎビツトのレジ
スタである。バツフア３，４は、レジスタ２の記
憶内容ASR、カウンタ１の記憶内容CTRを、リ
ードコントロール信号RD１，RD２でデータバ
スbusに出力するためのゲート回路である。演算
処理部５はCPUに相当する部分で、図示しない
記憶部等と共に１チツプマイクロコンピユータ６
が形成されている。
第１図の構成によれば、第２図の動作説明図か
らも分るように演算処理部５は、プログラムでイ
ベント発生（INの立上り）時点のCTRの内容
（時刻）を、あとでゆつくりレジスタ２から取出
して上記イベント発生時刻を精度良く知ることが
できる。また演算処理部５は、各イベント発生時
刻の差を調べることにより、信号INの繰返し周
期、周波数の測定も行なえる。また上記信号
OVF，INはCPU５の割込み入力として扱わられ
ることにより、CPU５が信号CTR及びINの状態
をプログラムによつて常時ながめる必要性を省い
ている。
らも分るように演算処理部５は、プログラムでイ
ベント発生（INの立上り）時点のCTRの内容
（時刻）を、あとでゆつくりレジスタ２から取出
して上記イベント発生時刻を精度良く知ることが
できる。また演算処理部５は、各イベント発生時
刻の差を調べることにより、信号INの繰返し周
期、周波数の測定も行なえる。また上記信号
OVF，INはCPU５の割込み入力として扱わられ
ることにより、CPU５が信号CTR及びINの状態
をプログラムによつて常時ながめる必要性を省い
ている。
上記第１図の構成では、入力INの立上りイベ
ント発生時刻は調べられるが、立下りイベント発
生時刻は調べられず、従つて例えば入力INのパ
ルス幅の測定は行なえない。そこでこの測定が行
なえるように第１図の構成の一部を変形し、IN
のパルス幅を測定できるようにした構成を第３図
に、その動作を示すタイミングチヤートを第４図
に示す。ここで１１はオート・セーブ・レジスタ
２のロード信号L1の立上りによつて反転するフ
リツプフロツプ、１２はこのフリツプフロツプ１
１の出力FFを一定時間tdだけ遅延させた信号FFd
を得る遅延回路、１３は排他的論理和ゲートであ
る。上記信号L1，ASR，FF等は第１図のCPU５
に入力されるが、カウンタ１等と同様に図示を省
略してある。
ント発生時刻は調べられるが、立下りイベント発
生時刻は調べられず、従つて例えば入力INのパ
ルス幅の測定は行なえない。そこでこの測定が行
なえるように第１図の構成の一部を変形し、IN
のパルス幅を測定できるようにした構成を第３図
に、その動作を示すタイミングチヤートを第４図
に示す。ここで１１はオート・セーブ・レジスタ
２のロード信号L1の立上りによつて反転するフ
リツプフロツプ、１２はこのフリツプフロツプ１
１の出力FFを一定時間tdだけ遅延させた信号FFd
を得る遅延回路、１３は排他的論理和ゲートであ
る。上記信号L1，ASR，FF等は第１図のCPU５
に入力されるが、カウンタ１等と同様に図示を省
略してある。
第３図の構成では、第４図の動作説明図からも
分るように信号L1はフリツプフロツプ１１、遅
延回路１２、ゲート１３の働きにより、入力IN
の立上り時及び立下り時に発生するパルス信号で
ある。即ちINの立上りつまり“１”とFFdの
“０”によりL1が立上り、遅延回路１２の遅延時
間td後L1が立下る。またINの立下りつまり“０”
とFFdの“１”によりＬ１が立上り、上記td後Ｌ
１が立下るものである。この信号L1によりCPU
５は入力INの立上り、立下り発生を知り、また
フリツプフロツプ出力FFを読取ることによりIN
の立上りか立下りかが調べられる。従つてこれら
の情報とレジスタ２の記憶データとにより、入力
INのパルス幅測定が可能となる。
分るように信号L1はフリツプフロツプ１１、遅
延回路１２、ゲート１３の働きにより、入力IN
の立上り時及び立下り時に発生するパルス信号で
ある。即ちINの立上りつまり“１”とFFdの
“０”によりL1が立上り、遅延回路１２の遅延時
間td後L1が立下る。またINの立下りつまり“０”
とFFdの“１”によりＬ１が立上り、上記td後Ｌ
１が立下るものである。この信号L1によりCPU
５は入力INの立上り、立下り発生を知り、また
フリツプフロツプ出力FFを読取ることによりIN
の立上りか立下りかが調べられる。従つてこれら
の情報とレジスタ２の記憶データとにより、入力
INのパルス幅測定が可能となる。
ところで第１図において、信号IN1のパルス発
生からCPU５がレジスタ２のデータを読取るま
での時間Ｔは、処理プログラムの内容及びその動
作状態によつて変化する。従つて上記時間Ｔより
も短いINのパルス幅測定は第３図の構成ではで
きない。更にこの時間Ｔを小さくすることは、一
般に処理プログラムに制限を与えることになり、
イベント発生時刻をイベント発生直後に読取る必
要性をゆるめている本来のオート・セーブ・レジ
スタ２の効果が小さくなつてしまう。
生からCPU５がレジスタ２のデータを読取るま
での時間Ｔは、処理プログラムの内容及びその動
作状態によつて変化する。従つて上記時間Ｔより
も短いINのパルス幅測定は第３図の構成ではで
きない。更にこの時間Ｔを小さくすることは、一
般に処理プログラムに制限を与えることになり、
イベント発生時刻をイベント発生直後に読取る必
要性をゆるめている本来のオート・セーブ・レジ
スタ２の効果が小さくなつてしまう。
本発明は上記事情に鑑みてなされたもので、一
つの入力端子の信号の立上り時刻と立上り時刻を
それぞれ記憶する二つの記憶部を設けることによ
り、従来のイベント発生時点の測定機能を損うこ
となく、短い入力パルス幅の測定も可能とし、ま
た１チツプマイクロコンピユータとして適し、ま
た各記憶部に少々の切換え手段を付加するだけ
で、入力パルスの論理レベルの変化の各種時間間
隔がはかれるデータ処理装置を提供しようとする
ものである。
つの入力端子の信号の立上り時刻と立上り時刻を
それぞれ記憶する二つの記憶部を設けることによ
り、従来のイベント発生時点の測定機能を損うこ
となく、短い入力パルス幅の測定も可能とし、ま
た１チツプマイクロコンピユータとして適し、ま
た各記憶部に少々の切換え手段を付加するだけ
で、入力パルスの論理レベルの変化の各種時間間
隔がはかれるデータ処理装置を提供しようとする
ものである。
以下図面を参照して本発明の一実施例を説明す
る。まず同実施例の全体構成の説明の前に、同構
成の要部を第５図により説明する。なお第６図は
その動作を示すタイミングチヤートであるが、第
５図、第６図は前記従来のものと対応させた場合
の例であるから、対応箇所には同一符号を付して
説明を省略し、特徴とする点を説明する。図中２
１，２2は前記二つの記憶部としてのオート・セー
ブ・レジスタであり、このレジスタ２1は入力端
子２１からの信号INをロード信号としてその立
上り時点でカウンタ１の内容CTRをラツチし、
レジスタ２2はインバータ２２で信号INを反転し
たものをロード信号としてその立上り時点でカウ
ンタ内容CTRをラツチする。バツフア４1，４2
リード・コントロール信号RD11，RD12が高レベ
ルのとき、レジスタ内容ASR１，ASR２をデー
タバスusに出力する。ここで割込要求INTはイ
ンバータ２２の出力端からCPU５に出力される。
る。まず同実施例の全体構成の説明の前に、同構
成の要部を第５図により説明する。なお第６図は
その動作を示すタイミングチヤートであるが、第
５図、第６図は前記従来のものと対応させた場合
の例であるから、対応箇所には同一符号を付して
説明を省略し、特徴とする点を説明する。図中２
１，２2は前記二つの記憶部としてのオート・セー
ブ・レジスタであり、このレジスタ２1は入力端
子２１からの信号INをロード信号としてその立
上り時点でカウンタ１の内容CTRをラツチし、
レジスタ２2はインバータ２２で信号INを反転し
たものをロード信号としてその立上り時点でカウ
ンタ内容CTRをラツチする。バツフア４1，４2
リード・コントロール信号RD11，RD12が高レベ
ルのとき、レジスタ内容ASR１，ASR２をデー
タバスusに出力する。ここで割込要求INTはイ
ンバータ２２の出力端からCPU５に出力される。
しかしてオート・セーブ・レジスタ２１は、入
力INの立上り時点におけるカウンタ１の内容n1
をラツチし、レジスタ２2はインバータ２２によ
り、入力INの立下り時点におけるカウンタの内
容n2をラツチする。CPU５は、信号INTの立上
り時に、例えばこの信号を割込み入力とすること
により、二つのレジスタ２1，２2がデータを取込
んだことを検知して、これら各レジスタの内容
ASR１，ASR２を読込み、これらの値を演算す
ることにより入力INのパルス幅を知ることがで
きる。カウンタ１のオーバーフロー信号OVFは
CPU５に出力され、入力INの立上り、立下り測
定の間にカウンタ１がオーバーフローし回数を
CPU５に知らせるものである。
力INの立上り時点におけるカウンタ１の内容n1
をラツチし、レジスタ２2はインバータ２２によ
り、入力INの立下り時点におけるカウンタの内
容n2をラツチする。CPU５は、信号INTの立上
り時に、例えばこの信号を割込み入力とすること
により、二つのレジスタ２1，２2がデータを取込
んだことを検知して、これら各レジスタの内容
ASR１，ASR２を読込み、これらの値を演算す
ることにより入力INのパルス幅を知ることがで
きる。カウンタ１のオーバーフロー信号OVFは
CPU５に出力され、入力INの立上り、立下り測
定の間にカウンタ１がオーバーフローし回数を
CPU５に知らせるものである。
第５図の構成によれば、従来のオート・セー
ブ・レジスタ機能（ゆつくりとイベント発生時点
を測定する）を損わずに、狭いパルス幅も測定可
能である。また入力ピンとして従来の端子２１を
そのまま使用すればよく、入力ピンの増加がなく
て１チツプマイクロコンピユータに適するもので
ある。
ブ・レジスタ機能（ゆつくりとイベント発生時点
を測定する）を損わずに、狭いパルス幅も測定可
能である。また入力ピンとして従来の端子２１を
そのまま使用すればよく、入力ピンの増加がなく
て１チツプマイクロコンピユータに適するもので
ある。
第７図は本発明の実施例の全体的構成図で、第
５図の機能に他の機能を追加している。ここでモ
ードレジスタ３１はライトコントロール信号WD
が高レベルの時バスbusの内容をラツチするもの
で、その出力であるモード信号MD１，MD２は
排他的論理和ゲート３２，３３の各入力となる。
上記信号MD１は入力INを反転させるかさせな
いかの指定を行なうためのもので、これによりレ
ジスタ２1，２2のラツチ動作が決められる。例え
ばMD１が“０”の時、レジスタ２1は入力INの
立上りでラツチし、レジスタ２2は入力INの立下
りでラツチする。MD１が“１”の時、レジスタ
２1は入力INの立下りでラツチし、レジスタ２2
は入力INの立上りでラツチする。また、上記信
号MD２はレジスタ２１にデータロード時とレジ
スタ２2にデータロード時のどちらで割込み要求
を出すかの指定を行なうためのものである。その
具体的動作は第８図の図表に示される。この図で
“Ｌ”はラツチ、つまりカウンタ１からレジスタ
２1または２2に時刻データがとり込まれることを
意味し、“−”はレジスタ２1または２2の保持デ
ータに変化が生じないことを意味し、また入力
INの欄で上向きの矢印は立上り波形を、下向き
の矢印は立下り波形を意味し、また信号INTの
欄で、上向きの矢印は割込し要求をすることを意
味し、下向きの矢印は何もしないことを意味する
ものである。
５図の機能に他の機能を追加している。ここでモ
ードレジスタ３１はライトコントロール信号WD
が高レベルの時バスbusの内容をラツチするもの
で、その出力であるモード信号MD１，MD２は
排他的論理和ゲート３２，３３の各入力となる。
上記信号MD１は入力INを反転させるかさせな
いかの指定を行なうためのもので、これによりレ
ジスタ２1，２2のラツチ動作が決められる。例え
ばMD１が“０”の時、レジスタ２1は入力INの
立上りでラツチし、レジスタ２2は入力INの立下
りでラツチする。MD１が“１”の時、レジスタ
２1は入力INの立下りでラツチし、レジスタ２2
は入力INの立上りでラツチする。また、上記信
号MD２はレジスタ２１にデータロード時とレジ
スタ２2にデータロード時のどちらで割込み要求
を出すかの指定を行なうためのものである。その
具体的動作は第８図の図表に示される。この図で
“Ｌ”はラツチ、つまりカウンタ１からレジスタ
２1または２2に時刻データがとり込まれることを
意味し、“−”はレジスタ２1または２2の保持デ
ータに変化が生じないことを意味し、また入力
INの欄で上向きの矢印は立上り波形を、下向き
の矢印は立下り波形を意味し、また信号INTの
欄で、上向きの矢印は割込し要求をすることを意
味し、下向きの矢印は何もしないことを意味する
ものである。
以上の事項をふまえて、第７図では次のことが
行なえる。
行なえる。
入力端子２１，排他的論理和ゲート３２を介
してL1に正転信号が与えられると、該信号の
立上りから立下りまで、つまりパルス幅が測定
できる。このことは第５図の場合と同様であ
る。
してL1に正転信号が与えられると、該信号の
立上りから立下りまで、つまりパルス幅が測定
できる。このことは第５図の場合と同様であ
る。
次に入力端子２１，ゲート３２を介してL1
に反転信号が与えられると、上記正転信号の先
行パルスの立下りから後続パルスの立上りまで
の間隔が測定できる。このことは、レジスタ２
１，２2がそれぞれL1，L2の立上りでラツチする
ものだから当然である。
に反転信号が与えられると、上記正転信号の先
行パルスの立下りから後続パルスの立上りまで
の間隔が測定できる。このことは、レジスタ２
１，２2がそれぞれL1，L2の立上りでラツチする
ものだから当然である。
次にL1の正転信号が立上つて後、ゲート３
３の割込みで上記正転信号をゲート３２で反転
させると、上記正転信号の先行パルスの立上り
から後続パルスの立上りまでの間隔が測定でき
る。
３の割込みで上記正転信号をゲート３２で反転
させると、上記正転信号の先行パルスの立上り
から後続パルスの立上りまでの間隔が測定でき
る。
次にL1の正転信号を、ゲート３２であらか
じめ反転状態にしておいて、上記正転信号の先
行パルスが立下つてから、ゲート３３の割込み
で上記反転状態をゲート３２で再度反転すると
（正転にもどる）、上記正転信号の先行パルスの
立下りから後続パルスの立下りまでの間隔が測
定できる。
じめ反転状態にしておいて、上記正転信号の先
行パルスが立下つてから、ゲート３３の割込み
で上記反転状態をゲート３２で再度反転すると
（正転にもどる）、上記正転信号の先行パルスの
立下りから後続パルスの立下りまでの間隔が測
定できる。
なお本発明は実施例のみに限られず、種々の応
用が可能である。例えばレジスタ２1，２2に入力
INの立上りでラツチするものを用いたが、立下
りでラツチするものを用いてもよい。
用が可能である。例えばレジスタ２1，２2に入力
INの立上りでラツチするものを用いたが、立下
りでラツチするものを用いてもよい。
以上説明した如く本発明によれば、従来のイベ
ント発生時点の測定機能を損うことなく短い入力
パルス幅の測定が可能であり、また入力ピンの増
加もないから１チツプマイクロコンピユーに適
し、また切換手段により記憶部の選択、割込要求
時点の選択が可能であり、また記憶部に少々の切
換え手段等を付加するだけで、入力パルスの論理
レベルの各種時間間隔がはかれる等の利点を有し
たデータ処理装置が提供できるものである。
ント発生時点の測定機能を損うことなく短い入力
パルス幅の測定が可能であり、また入力ピンの増
加もないから１チツプマイクロコンピユーに適
し、また切換手段により記憶部の選択、割込要求
時点の選択が可能であり、また記憶部に少々の切
換え手段等を付加するだけで、入力パルスの論理
レベルの各種時間間隔がはかれる等の利点を有し
たデータ処理装置が提供できるものである。
第１図はイベント発生時点検出を行なう従来の
データ処理装置の構成図、第２図は同構成の作用
を示すタイミングチヤート、第３図は第１図の変
形例を示す構成図、第４図は同構成の作用を示す
タイミングチヤート、第５図は本発明の一実施例
の要部の構成説明図、第６図は同構成の作用を示
すタイミングチヤート、第７図は本発明の上記実
施例の全体的構成図、第８図は同構成の作用を示
す図表である。 １…カウンタ（タイマ）、２1，２2…オート・
セーブ・レジスタ（記憶部）、３，４1，４2…バ
ツフア、５…演算処理部、６…１チツプマイクロ
コンピユータ、２１…入力端子、２２…インバー
タ、３１…モードレジスタ、３２，３３…排他的
論理和ゲート（切換え手段）。
データ処理装置の構成図、第２図は同構成の作用
を示すタイミングチヤート、第３図は第１図の変
形例を示す構成図、第４図は同構成の作用を示す
タイミングチヤート、第５図は本発明の一実施例
の要部の構成説明図、第６図は同構成の作用を示
すタイミングチヤート、第７図は本発明の上記実
施例の全体的構成図、第８図は同構成の作用を示
す図表である。 １…カウンタ（タイマ）、２1，２2…オート・
セーブ・レジスタ（記憶部）、３，４1，４2…バ
ツフア、５…演算処理部、６…１チツプマイクロ
コンピユータ、２１…入力端子、２２…インバー
タ、３１…モードレジスタ、３２，３３…排他的
論理和ゲート（切換え手段）。
Claims (1)
- １ 外部から入力信号を取込む入力端子と、前記
入力信号が第１の論理レベル変化をした時の時刻
データを蓄える第１の記憶部と、前記入力信号が
第２の論理レベル変化をした時の時刻データを蓄
える第２の記憶部と、前記入力信号が第１の論理
レベル変化をしたことを前記第１の記憶部へ知ら
せる第１の手段と、前記入力信号が第２の論理レ
ベル変化をしたことを前記第２の記憶部へ知らせ
る第２の手段と、指定の記憶部に時刻データが格
納されたら割込み要求を受け、前記第１，第２の
記憶部のデータにより演算処理を行なう演算処理
部と、前記入力端子から取込まれた入力信号を反
転するか否かを決める第１の切換え手段と、前記
第１の記憶部にデータをロードした時と前記第２
の記憶部にデータをロードした時とのいずれで割
込み要求を出すかを決める第２の切換え手段とを
具備したことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56060130A JPS57174722A (en) | 1981-04-21 | 1981-04-21 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56060130A JPS57174722A (en) | 1981-04-21 | 1981-04-21 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57174722A JPS57174722A (en) | 1982-10-27 |
| JPH0241046B2 true JPH0241046B2 (ja) | 1990-09-14 |
Family
ID=13133237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56060130A Granted JPS57174722A (en) | 1981-04-21 | 1981-04-21 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57174722A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59147544A (ja) * | 1983-02-10 | 1984-08-23 | Yaskawa Electric Mfg Co Ltd | パルス計数装置 |
| US5218693A (en) * | 1988-07-29 | 1993-06-08 | Hitachi, Ltd. | Timer unit and data processing apparatus including the same |
| JP2711111B2 (ja) * | 1988-07-29 | 1998-02-10 | 株式会社日立製作所 | データ処理装置、計測方法及び制御方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4954072A (ja) * | 1972-09-26 | 1974-05-25 | ||
| JPS5229259A (en) * | 1975-08-29 | 1977-03-04 | Toshiba Corp | Electronic clock |
-
1981
- 1981-04-21 JP JP56060130A patent/JPS57174722A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4954072A (ja) * | 1972-09-26 | 1974-05-25 | ||
| JPS5229259A (en) * | 1975-08-29 | 1977-03-04 | Toshiba Corp | Electronic clock |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57174722A (en) | 1982-10-27 |
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