JPH0426142B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の利用分野〕 本発明は、デイジタル電子回路またはデバイス
内において起つているユーザ規定した事象をカウ
ントし、カウント値がユーザ規定の閾値に達する
時刻を記録するための回路に関する。 〔従来技術〕 デイジタル電気回路においてカウント・比較機
能を実施する電気回路は、タイミング信号を発生
するためのデイジタル回路と同様に公知である。
米国特許第4008404号には、秒をカウントし、そ
の値をユーザ規定の閾値と比較するデイジタルイ
ンターバルタイマが、開示されている。 論理分析器は、デイジタルコンピユータ内の
種々のレジスタおよび動作の状態を決定するため
に利用される複雑な診断回路である。これらは、
コンピユータを監視するために特に設計された比
較的大きな装置である。一般的には、これらの装
置は、第１レジスタのビツトパターンを第２レジ
スタのビツトパターンと比較して一致が起つた
時、トリガ信号を発生する。論理分析器の中に
は、コンピユータ制御信号を監視する、別のモー
ドで動作するものである。論理分析器は、タイミ
ングのずれ（gliches）および誤まつたビツトパ
ターンを検知して、コンピユータをテバツグする
ために用いられる。米国特許第4241416号には、
モニタマイクロプロセツサに特に適用される論理
分析器を開示している。 論理分析器の別の形式は、複合論理分析器であ
る。複合論理分析器は、タイミングデータおよび
状態データを同時に表示する。米国特許第
4364036号は、タイミングデータと状態データと
のタイミング関係が信号表示において相関させら
れる複合論理分析器を開示している。 しかし、これまで、容易に集積化が可能で、高
速で動作し、ユーザ規定のどんな事象も、事実上
カウントしてデイジタル電気回路を連続的に監視
でき、このような２つの事象間の期間を計ること
のできる装置は提案されなかつた。 〔発明の概要〕 本発明によれば、選択された事象が起ると事象
デイジタル信号が発生し、制御信号がデイジタル
クロツク信号を発生する、デイジタル電気信号を
処理するのに適用しうるうモニタ装置をモニタす
るための電気装置は、事象のカウントを表わす現
在値を持つように事象デイジタル信号をカウント
するための第１カウント手段と；閾値を保持する
ための手段と、その閾値と事象のカウントとを比
較し、事象のカウントが閾値に等しい時等値デイ
ジタル信号を発生するための手段と；タイミング
信号を表わす現在値を持つようにデイジタルクロ
ツク信号をカウントするための第２のカウント手
段と；第１のカウント手段が基準値にある時第２
のカウント手段を初期値に設定する手段と；記録
信号に応答してタイミング信号を記録するための
手段と；および、記録信号が生じた時事象のカウ
ントを基準値にリセツトすることをイネーブルに
する手段とを含んでいる。 〔発明の実施例〕 第１図において、モニタ回路１０は、いくつか
のデイジタル電気サブ回路を含んでいる。これら
のサブ回路は、事象カウンタ１２、閾値レジスタ
１４、比較器１６、自動クリア論理回路１８，タ
イムスタンプカウンタ２０、タイムスタンプ
FIFO２４、タイムスタンプ・コピーイネーブル
論理回路２６、および、マルチプレクサ／デマル
チプレクサ３０である。これらサブ回路へ入力す
る種々の信号およびそこから出力する種々の信号
のビツト数は、好ましい例が示されているが、当
業者には、他のビツト値も可能であり、その選択
は必要性と応用分野に応じてなされることがわか
るであろう。信号とその対応するデータ経路は、
単一の参照数字で示される。但し、一つの信号が
複数のデータ経路に沿つて伝達される場合には、
付加的な参照数字が用いられている。「連続」は、
デイジタルサブ回路の機能を表現する場合、少な
くとも各クロツクパルス期間中に機能することを
意味する。データ経路を重ねた「Ｐ」は、データ
が並列に転送されることを意味する。 事象カウンタ１２は、特定の種類の事象が起る
毎に増加するＮビツト幅のカウンタである。モニ
タ回路１０は、どんな種類の事象が事象カウンタ
１２を増加させるかについては関与しない。モニ
タ回路１０の外部に設けられる回路ないし装置
（示されていない）により、監視されるべき事象
が規定され、かつ、起り得べき種類の事象のうち
でどの事象が監視されるか割り当てられる。事象
カウンタ１２の入力は、事象デジタル信号すなわ
ち１ビツト幅の増加信号３２と、１ビツト幅のク
リア信号３４である。本発明の好適な実施例で
は、事象カウンタ１２内の論理ゲート（示されて
いない）は、GaAsでできたシヨツトキーダイオ
ードFET論理（SDFL）ゲートである。これによ
つて、高周波（250MHzまで）の増加信号３２の
利用が可能となる。クリア信号３４によつて、事
象カウンタ１２は、初期値（望ましくはゼロ）に
設定され、増加が再び可能となる。信号３４は、
モニタ回路１０の外部から、または、自動クリア
論理回路１８から到来する。後者の場合が起るの
は、ユーザーが、事象カウンタ１２が閾値に達し
た事の発生のすべてのタイムのスタンプをしたい
場合である。これは、閾値が１に設定された場
合、特に有用で、それによつて事象種類の全ての
事例をとらえることができる。 事象カウンタ１２の出力は、Ｎビツトのカウン
タ値３６の、１ビツト幅のオーバーフロー信号３
８である。事象のカウンタ値信号３６は、データ
経路４０を介して比較器１６に事象カウンタ１２
の内容をコピーするように、かつ（または）、（ユ
ーザー要求すれば）出力するためにマルチプレク
サ／デマルチプレクサ３０にデータ経路４１を介
して送られるように用いられる。オーバーフロー
信号３８は、事象カウンタ１２がオーバーフロー
したことをユーザーに知らせる。ユーザーは、も
し望むなら、オーバーフロー信号３８を記録する
ことができる。 閾値レジスタ１４は、ユーザーが決定した閾値
を保持するＮビツト幅のレジスタであつて、事象
カウンタ１２がその閾値に達すると、信号を発生
する。閾値レジスタ１４への入力閾値４２は、
（マルチプレクサ／デマルチプレクサ３０からの）
Ｎビツト幅信号である。出力４４は、連続であ
り、かつ閾値レジスタ内に保持されたＮビツト幅
の値である。閾値レジスタ１４をロードするため
の制御信号は、マルチプレクサ／デマルチプレク
サ３０からの第１ロード信号４３である。 比較器１６は、事象カウンタ１２内に保持され
たカウンタ値３６を、閾値レジスタ１４からの閾
値４４と比較する。比較は、事象カウンタ１２が
増加する毎に行われる。比較器１６への入力は、
カウンタ値３６、イネーブル信号４６（これは増
加信号３２と同じであることが望ましい）、閾値
レジスタ１４からの閾値４４、および、望ましく
は１ビツト幅の比較器選択信号４８である。比較
器選択信号４８によつて、ユーザは、閾値４４
と、事象カウンタ１２内に現在保持されている値
３６との比較をなすべき時点を選択することが可
能となる。比較器１６の出力は、事象カウンタ１
２の内容が閾値に等しいことを示す１ビツト値の
等値信号５０である。等値信号５０は、それぞれ
データ線路５２，５４および５６によつて、ユー
ザ、自動クリア論理回路１８およびタイムスタン
プ・コピーイネーブル論理回路２６に送られる。
データ経路５２は、デイスプレイ装置（示されて
いない）を起動するのに用いることができ、それ
によつてユーザーに等値信号の存在を示す。 自動クリア論理回路１８は、事象カウンタ１２
に、それが閾値に達した後で初期値（望ましくは
ゼロ）にセツトするように信号を送る。自動クリ
ア論理回路１８は、入力として、等値信号５０の
他に、１ビツト幅の自動クリアイネーブル信号５
８を有する。自動クリアイネーブル信号５８は、
ユーザーによつて設定される信号であつて、自動
クリア論理回路１８を起動し、それによつて、自
動クリア論理回路１８が等価信号５０も受けた時
に事象カウンタ１２が初期値にリセツトされるよ
うにするものである。 タイムスタンプカウンタ２０は、Ｎビツト幅の
カウンタであつて、その値は、それが最も最近に
確立されたものであるから、クロツクチツク
（clock tick）の数を示している。タイムスタン
プカウンタ２０には、２つの入力がある。１つ
は、望ましくは、クロツクの１チツクを示す１ビ
ツト幅の時間増加信号６０である。しかし、信号
６０、ユーザーが望む何らかの事象の種類も表わ
すことができる。第２の入力は、タイムスタンプ
カウンタ２０を初期設定するＮビツト幅の基準時
間値信号６２である。基準時間値６２は、タイム
スタンプカウンタ２０をゼロにクリアするか、１
つの回路から他の回路へのスキユー（skew）の
補正のため零でないベースを確立することが可能
である。タイムスタンプカウンタ２０からの単一
の出力は、Ｎビツト幅のタイムスタンプ信号５９
であつて、タイムスタンプ・コピーイネーブル論
理回路２６がイネーブルにされる時タイムスタン
プFIFO２４にコピーされるべきタイムスタンプ
カウンタ２０の値を示す。タイムスタンプ２０を
ロードするための制御信号は、マルチプレクサ／
デマルチプレクサ３０からの第２ロード信号６３
である。 タイムスタンプ・イネーブル論理回路２２は、
クロツクチツク信号は既に出ているかもしれない
が、全てのサブ回路が同期して起動する用意がな
されていない時に、モニタ回路１０のサブ回路の
初期設定をなす間、タイムスタンプカウンタ２０
をデイスエーブルにしておくのに用いられる。タ
イムスタンプ・イネーブル論理回路２２の入力
は、１ビツト幅のクロツクチツク（clock tick）
信号６４であつて、タイムスタンプ・イネーブル
論理回路２２を通つた時はタイムスタンプカウン
タ２０を増加させる。時間増加信号６０と同様
に、クロツクチツク信号６４は、望ましくはクロ
ツク信号であるが、ユーザー規定のどんな信号で
もよい。タイムスタンプ・イネーブル信号６６
は、１ビツト幅の信号であつて、クロツク時間信
号６４がタイムスタンプ可能化論理回路２２を通
過することを可能にする。タイムスタンプ・イネ
ーブル信号６６は、いつたんセツトされると、望
ましくはユーザーがそれをリセツトするまでセツ
トされたままである。タイムスタンプ・イネーブ
ル論理回路２２の出力は、時間増加信号６０だけ
である。 記録手段であるタイムスタンプFIFO２４は、
タイムスタンプ信号５９の１つまたはそれ以上の
コピーを、ユーザーがそれらを読むまで記憶でき
るメモリである。各入力は、Ｎビツト幅の値であ
る。入力の数はユーザーの用途できまる。タイム
スタンプFIFO２４は、タイムスタンプカウンタ
２０の値を得るのに必要な論理回路を含むことが
できる。その値を得られるのは、その論理回路が
タイムスタンプ・コピーイネーブル論理回路２６
からの記録信号すなわちコピー信号６８によつて
イネーブルにされる場合である。後述の第３図に
関して議論されるチツプの実施例では、タイムス
タンプFIFO２４は、単にレジスタ（バツフアレ
ジスタ９８）にすぎず、また、全ての論理回路は
コピーブロツク９６に含まれている。タイムスタ
ンプFIFO２４の入力は、タイムスタンプ信号５
９，コピー信号６８、および、１ビツト幅のリセ
ツト（RESET）信号７０であつて、リセツト信
号７０は、全ての入力位置をクリアし、コピー論
理回路（もしあれば）をデイスエーブルにして、
タイムスタンプFIFO２４を初期状態に設定する。 タイムスタンプFIFO２４は３出力をもつ。出
力の１つは、１ビツト幅の空信号７２であつて
FIFOから読み出しを行おうとした時それが空で
あることをユーザーで知らせる。タイムスタンプ
FIFO２４のもう１つの出力は、１ビツト幅のオ
ーバーフロー信号であつて、タイムスタンプ
FIFO２４に存在する空の入力場所の値以上の値
を読み出そうとされていたことをユーザーに知ら
せる。FIFO２４の更にもう１つの出力は、タイ
ムスタンプ信号７６であつて、マルチプレクサ／
デマルチプレクサ選択信号７８の指定によりタイ
ムスタンプFIFOから読まれたＮビツト幅の値で
ある。タイムスタンプ信号７６によつて、タイム
スタンプFIFO２４が空で従つて再使用が可能で
あるが如く、FIFO２４はタイムスタンプ信号７
６の位置を取り扱う。 タイムスタンプ・コピーイネーブル論理回路２
６によつて、タイムスタンプFIFO２４は、タイ
ムスタンプカウンタ２０からの読出しを行う。論
理回路２６への入力は、要求あり次第タイムスタ
ンプカウンタ２０の読み出しをされる（ユーザー
によつて発生された）１ビツト幅ユーザーコピー
信号７５と等値信号５０である。その出力は、コ
ピー信号６８である。 モニタ回路１０の最後のサブ回路は、Ｎビツト
幅の値の信号をモニタ回路１０に導きかつ送り出
すマルチプレクサ／デマルチプレクサ３０であ
る。それは、モニタ回路１０をチツプ化した場
合、ピンアウト数を減少させる。マルチプレク
サ／デマルチプレクサ３０には７個の入力があ
る。第１のものは、モニタ回路１０内における４
つのデータ経路のうちどれがアクセスされるかを
決めるのに用いられる３ビツト幅の選択信号７８
である。第２のものは、選択されたデータ経路に
おいて読み出し動作をさせる１ビツト幅の読出し
（READ）信号８０である。第３のものは、選択
されたデータ経路において書込みをさせる１ビツ
ト幅の書込み（WRITE）信号８２である。第４
のものは、選択されたデータ経路に書込まれるべ
きデータであるＮビツト幅のデータ入力信号８４
である。第５のものは（データ経路４０に沿つて
入力される）カウンタ値３６である。第６のもの
は、供給されている入力が、同じ入力バス（示さ
れていない）に接続されているかもしれない他の
モニタ回路ではなくて、モニタ回路１０にそれ自
身用のものであることを知らせる１ビツト幅の回
路選択信号８５である。最後のものは、タイムス
タンプ信号７６である。当業者にとつて周知のよ
うに、他の信号もマルチプレクサ／デマルチプレ
クサ３０および制御レジスタ（示されていない）
を介して導かれうる。比較器選択信号４８、ユー
ザーコピー信号７５、空信号７２のような信号が
そのようにして導かれ得る。したがつて、第１図
の経路決定は、多くの選択可能なものの１つであ
るにすぎない。 マルチプレクサ／デマルチプレクサ３０の出力
は、選択信号７８に依存して、事象カウンタ１２
またはタイムスタンプFIFO２４のどちらかから
のものであるＮビツト幅のデータ信号８６、閾値
信号４２、および、初期値信号すなわち基準時間
値信号６２である。閾値レジスタ１４およびタイ
ムスタンプカウンタ２０をロードするための制御
信号は、それぞれ、第１ロード信号４３、および
第２ロード信号６３である。 第２図は、本発明の半導体チツプでの実施例の
一部を示す、信号コードを伴なつたブロツクダイ
ヤグラムである。種々の機能に関連した回路構造
は第１図とは幾分異なつており、他の機能のため
にいくつかの付加的な回路要素が含まれている。 第２図において、事象カウンタ８８、閾値レジ
スタ９０、比較回路９２、および、タイムスタン
プカウンタ９４は、それぞれ、第１図の事象カウ
ンタ１２、閾値レジスタ１４、比較器１６、およ
び、タイムスタンプカウンタ２０と機能的には同
じである。 コピーブロツク９６は、機能的にはタイムスタ
ンプ・イネーブル論理回路２６と同じであるが、
更に、タイムスタンプカウンタ９４の内容をバツ
フアレジスタ９８にコピーする機能も営む。バツ
フアレジスタ９８は、タイムスタンプFIFO２４
と同様のものであるが、所定の時刻でのタイムス
タンプカウンタ２４の内容の受信専用のレジスタ
である。 デコーダ１０２とともにマルチプレクサ１０２
は、マルチプレクサ／デマルチプレクサ３０とほ
とんど同じ機能を営む。但し、マルチプレクサ１
００およびデコーダ１０２の場合は、制御レジス
タ１０４に関連して動作し、モニタ１０の入力
の、大部分を制御する。ステータス・レジスタ１
０６が、第１図のブロツクと比べて、付加されて
いる。ステータス・レジスタ１０６は、主に、バ
ツフアレジスタ９８の現在の状態とともに最近の
状態を監視する。 次の表は、第２図のブロツクについて、それに
対するコード化された入力および出力とともに、
各コードの簡単な説明を示している。コード入力
の後の括弧内の数字は、そのコード入力が第１図
に示された同じ番号の信号に直接対応しているこ
とを示している。更に、（０：３）のような括弧
つきの表示は、第１のデータビツトと最終のデー
タビツトが１つのデータ経路に沿つて転送される
ことを示している。したがつて上記の例は０，
１，２，および３のデータビツトを含んでいる。

【表】 全要素を初期設定する。

【表】 の同期信号

【表】 れる前に書かれていた旨の信号

【表】 ーブルにする。

【表】 れる前に書込まれた旨の信号
第３図は、４つのモニタ回路１０８，１１０，
１１２および１１４を示している。各回路は、第
２図のモニタ回路１０と同じものであり、１回路
当り４ビツトに分割された16ビツトで縦続接続さ
れている。入力信号は、４つの回路に全て共通で
あるように示されてる。全ビツト数とともに、回
路当りのビツト数は、所望の用途に応じて変更で
きることを当業者は理解できるであろう。 第４図は、制御レジスタ１０４の概略図であ
る。たとえば４ビツトデータが、NANDゲート
１１６、および、３つのＤフリツプフロツプ
（DFF）１１８，１２０，１２２に並列にロード
される。回路１０内のＤフリツプフロツプは
NORゲートをベースにしているのが望ましく、
以下述べる論理回路の例はそのように構成されて
いるものとする。第１図の自動クリア論理回路１
８の機能は、信号ACEN、CLREC、および、
EQUALを用いて第２図の制御レジスタ１０４に
よつて遂行される。 RESET信号は、NORゲート１２４、および１
２６によつて反転され、Ｄフリツプフロツプ１１
８，１２０および１２２の各クリア（CLR）端
子に入力される。なお、NORゲート１２６は、
高フアンアウト用に設計されたバツフアNORゲ
ートである。RESET信号を高状態のパルスにす
ると、Ｄフリツプフロツプ１１８，１２０および
１２２がクリアされる（すなわち、CLK＝１の
時、Ｑ＝０）。DX0が高（状態）から低（状態）
に落ちるまでは、第４図のそれぞれのフリツプフ
ロツプの出力にはいかなるDATAIN信号も現わ
れない。その時には、フリツプフロツプ１１８，
１２０および１２２のＤ入力がＱ出力端子（およ
び端子）に現われる。 DX0は、NANDゲート１１６に入力される前
に、バツフアNORゲート１２８によつて一回だ
け反転される。DX0が高信号なら、DATAINO
をNANDゲート１１６の出力端子に送る。DSIN
はNANDゲート１３０の１入力として働く。そ
の出力（すなわちDX2）は、ステータスレジス
タ１０６からの信号COUT3をクリアする。 第５図のコピー論理回路は、３つのＤフリツプ
フロツプ１４４，１４６および１４８とともに、
６つのNORゲート１３２，１３４，１３６，１
３８，１４０および１４２を用いている。コピー
論理回路９６の機能は、２つである。第１に、高
い等値信号５０が生じた時それをクロツク信号と
同期させる。第２に、信号ACENが起動されれ
ば、高い等値信号５０が事象カウンタ８８をクリ
アする。事象カウンタ８８は急速にクリアできる
ので、高等値信号５０の持続時間に影響を与える
ことができる。それ故、コピー論理回路９６によ
つて、等値信号パルス５０の持続時間が、モニタ
回路１０の他の論理信号パルスの持続時間と一致
させられ得るようになる。Ｄフリツプフロツプ１
４４は、Ｄ入力と無関係の出力Ｑを有する非同期
フリツプフロツプとして構成されている。NOR
ゲート１３２は、（３つの低入力を持つことによ
つて）イネーブルにされると、高出力を発生し、
Ｄフリツプフロツプ１４４の出力Ｑは高になる。
Ｄフリツプフロツプ１４６および１４８は、Ｄフ
リツプフロツプ１４４の出力に対する遅延素子と
して働らく。SOUTは、Ｄフリツプフロツプ１
４６の出力端子に高信号が現われる時はいつで
も、高になる。SOUTが高になると、NORゲー
ト１４０はSOUTを反転し、低いBEN信号を発
生する。上記したように、BENは、タイムスタ
ンプカウンタ９４の内容をバツフアレジスタ９４
にコピーすることをイネーブルにする。SOUT
は、ステータスレジスタ１０６の出力を制御す
る。

【図面の簡単な説明】

第１図は、本発明のブロツク図である。第２図
は、本発明の半導体チツプでの実施例の詳細ブロ
ツク図である。第３図は、カスケード接続された
第２図の装置のブロツク図である。第４図は、第
２図の制御レジスタの概略回路図である。第５図
は、第２図のコピー論理の回路図である。 １０……モニタ回路、１２……事象カウンタ、
１８……自動クリア論理回路、１４……閾値レジ
スタ、１６……比較器、３０……マルチプレク
サ／デマルチプレクサ、２０……タイムスタンプ
カウンタ、２２……タイムスタンプ・イネーブル
論理回路、２４……タイムスタンプFIFO、２６
……タイムスタンプ・コピーイネーブル論理回
路。

Claims (1)

【特許請求の範囲】
1. １ デイジタル電気信号を処理するのに適用しう
   るモニタされる装置において、選択された事象が
   起ると事象デイジタル信号が発生し、制御装置が
   デイジタルクロツク信号を発生する前記モニタさ
   れる装置を、モニタする電気装置であつて、事象
   のカウントを表わす現在値をもつように前記事象
   デイジタル信号をカウントするための第１のカウ
   ント手段；閾値を保持するための手段；該閾値と
   前記事象のカウントとを比較し該事象のカウント
   が該閾値に等しい時等値デイジタル信号を発生す
   るための手段と；タイミング信号を表わす現在値
   をもつように前記デイジタルクロツク信号をカウ
   ントするための第２のカウント手段と；前記第１
   のカウント手段が基準値にある時前記第２のカウ
   ント手段を初期値に設定する手段と；記憶信号に
   応じ前記タイミング信号を記録するための手段
   と；前記記録信号が生じた時前記事象のカウント
   を前記基準値にリセツトすることをイネーブルに
   する手段とを含むモニタ装置。