JPH0760169B2 - 論理回路のシミュレーション方法及びシミュレータ - Google Patents

論理回路のシミュレーション方法及びシミュレータ

Info

Publication number
JPH0760169B2
JPH0760169B2 JP23278384A JP23278384A JPH0760169B2 JP H0760169 B2 JPH0760169 B2 JP H0760169B2 JP 23278384 A JP23278384 A JP 23278384A JP 23278384 A JP23278384 A JP 23278384A JP H0760169 B2 JPH0760169 B2 JP H0760169B2
Authority
JP
Japan
Prior art keywords
output
logic circuit
input
level
information
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP23278384A
Other languages
English (en)
Other versions
JPS61110071A (ja
Inventor
浩詔 寺田
勝彦 浅田
博昭 西川
秀次 原
光夫 明智
俊弥 岡本
一 浅野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Sharp Corp
Sanyo Electric Co Ltd
Panasonic Holdings Corp
Original Assignee
Mitsubishi Electric Corp
Sharp Corp
Sanyo Electric Co Ltd
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp, Sharp Corp, Sanyo Electric Co Ltd, Matsushita Electric Industrial Co Ltd filed Critical Mitsubishi Electric Corp
Priority to JP23278384A priority Critical patent/JPH0760169B2/ja
Priority to US06/793,258 priority patent/US4775950A/en
Publication of JPS61110071A publication Critical patent/JPS61110071A/ja
Publication of JPH0760169B2 publication Critical patent/JPH0760169B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Management, Administration, Business Operations System, And Electronic Commerce (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理ゲートを用いた回路の設計を行なう際に回
路動作を電子計算機にて予めシミュレーションする方法
及びその実施に使用する電子計算機、つまりシミュレー
タに関する。
〔従来の技術〕
論理ゲート等の論理回路要素多数を用いてなる回路の設
計は非常に複雑なレベルのものが多いので、実回路でそ
の動作を検証するのは煩瑣であり、また無駄が多い。こ
のため実回路を構成する前にその動作を電子計算機にて
予めシミュレーションして検証することが行われる。論
理回路シミュレータはこのようなシミュレーションを行
って信号の入出力の正否を確認するためのツールであ
る。
さて従来のシミュレータでは、各論理回路構成要素の出
力の決定は、一定周期でその入力を調べて出力を演算す
ることによって行われ、演算結果をそのまま、或いは出
力内容に変化があった場合にのみ次順の要素を与えるこ
ととしていた。
〔発明が解決しようとする問題点〕
しかしこのような方法では演算処理の負担が大きく、ま
た待ち時間が多くシミュレーションの高速化には限界が
あった。
〔問題点を解決するための手段〕
本発明はこのような事情に鑑みてなされたものであり、
各論理回路構成要素の入力情報を信号のレベル（２値レ
ベルのみならず高インピーダンス，不確定等も含む）と
このレベルの開始，終了時刻とし、各入力の前記時刻毎
に演算して出力レベルの変化の可能性を調べ、これが変
化する場合にのみ、その出力レベル及びこのレベルの持
続時間（又は開始，終了時刻）を次順の要素に与えるこ
ととして演算回数の削減を図り、高速化を図れるシミュ
レーション方法及びその実施に使用するシミュレータを
提供することを目的とする。
本発明に係る論理回路のシミュレーション方法は論理回
路の動作を検証するシミュレーションの方法において、
論理回路を構成する要素の入力は信号レベル及びこのレ
ベル開始，終了時刻を含み、各要素につき、前記時刻に
おける出力を演算し、出力の信号レベルに変化が有る場
合にのみ次段の要素に対し、演算した出力の信号レベル
及びこのレベルの開始，終了時刻を与えることを特徴と
する。
以下本発明の図面により具体的に説明する。
まず本発明のシミュレーション方法の概要を説明する。
この方式はイベント駆動方式と称すべきものであり、出
力に変化が生じる入力があった場合にのみ出力処理を実
行し、その出力レベルと持続時間を送出する。
第１図に示す如き，，の３入力のANDゲートの場
合において本発明方法では入力信号，，が夫々立
上り、或いはが立下る時点イ，ロ，ハ，ニ等における
出力を演算し、出力が変化するハ，ニの時点においての
みこれを次順の論理回路構成要素（AND,NAND,OR,NOR等
のゲート、バッファ，インバータ,3ステートバッファ又
はフリップフロップ等）へ送出するのである。（従来は
，，の変化の有無に拘わらず信号の変化時点から
次の変化時点迄の時間に比して十分短い一定周期で出力
の演算が行われていた。） 而して本発明のシミュレーションにおいては，，
の如き信号を実際に用いるのではなく、図示のANDゲー
トに入力されるべき信号の情報（遷移情報）として、信
号レベル、そのレベルの開始時刻及び終了時刻が与えら
れる。例えば入力のハイレベル部分については（H,t
11,t12）であり入力のローレベル部分については（L,
t31,t32）である。このANDゲートの出力を演算する部分
ではこのような形態で与えられた遷移情報に従い、レベ
ル変化する時刻毎に出力を演算し、その結果出力が現状
出力と比較して変化する場合は所要の出力処理を行うの
である。
而して第１図では全入力信号が与えられている状態を示
しているが、各論理回路構成要素にはその出力の演算が
可能な状態に常に全入力が揃っているとは限らない。出
力の演算は全入力が揃ってから行うのを原則とするが、
支配的入力即ちORゲートにおけるハイレベル入力の如
く、他の入力情報に依ることなく出力を決定できるもの
が、与えられた場合は、全入力が揃うのを待つことな
く、この支配的入力が確定している時間分、出力を演算
決定する。
〔実施例〕
以下実施例に基づき具体的に説明する。
第２図は本発明のシミュレータの全体構成を示してお
り、論理回路構成要素への入力に基づいて出力を演算す
る入力処理部１複数と、入力処理部１の演算出力をその
まま、又は必要な加工を施して次順の論理回路構成要素
の演算を行わせるべく入力処理部１へ分配する出力処理
部２複数との間で自由にデータ送受を行なえるようにネ
ットワーク3,3で接続してなるものである。
入力処理部１へは第３図に示す如きフォーマットを有す
る遷移情報のパケットがネットワーク３から或いは出力
処理部２から入力され、また入力処理部１から出力処理
部２へは第５図に示す如きフォーマットを有するイベン
ト情報のパケットが出力される。上記遷移情報又はイベ
ント情報はネットワーク３から必要に応じて取出され
る。以下まず遷移情報について説明するとこのパケット
はその宛先となる入力処理部１を特定するセレクション
コード、信号レベル、このレベルの開始時刻，終了時
刻、これらのレベル開始時刻，終了時刻で表わされる信
号を与えるべき論理回路構成要素についての情報を格納
してあるメモリ部16（後述）のアドレス、及びこの要素
中の入力端子番号からなっている。
第４図は上述の論理回路構成要素についての情報の内容
をその１要素分について示している。この情報は演算コ
ード（即ちANDゲート,ORゲート等、構成要素又は演算の
種類を表わすコード）、構成要素の入力端の数（Ni），
同出力端の数N0,入力端１〜Niまでの夫々についての支
配的入力の有無及びそのレベル、並びに出力端１〜N0ま
での夫々についての接続情報アドレス、即ちその出力を
与えるべき次順の論理回路構成要素を特定するためのア
ドレスからなっている。
次に第５図に示すイベント情報のパケットについて説明
すると、その宛先となる出力処理部２を特定するセレク
ションコード、出力信号のレベル、このレベルの開始時
刻、終了時刻及びこのパケットの宛先についての情報で
ある接続情報を格納してあるメモリ部23（後述）のアド
レスからなっている。
第６図はこの接続情報の内容を１出力分について示して
いる。この情報はファンアウト数Nfと、Nfのファンアウ
トにつき、この出力の宛先となる論理回路構成要素を特
定するためのアドレスと、当該要素の入力端番号となっ
ている。
第７図は入力処理部１の構成を示すブロック図である。
第3,4図に示した如き内容の遷移情報パケットはネット
ワーク３にてセレクションコードに対応する入力処理部
１に振分けられ、ネットワーク３とのインターフェース
となる入力部11を介してメモリ部12,16に記憶される。
入力処理部１への入力は出力処理部２からの遷移情報パ
ケットだけではなく、初期データ，中途データ等、外部
から与えられるものもある。メモリ部12はこの入力処理
部１に取り付けられている多数の論理回路構成要素夫々
のデータ（レベル、開始，終了時刻）を記憶する。その
記憶は各要素、各入力端毎にリスト形式のキューを有す
る形態となっている。メモリ部16は論理回路構成要素情
報、つまり入力端の支配的入力，出力端の接続情報アド
レスを記憶しておくものである。
発火検出部13はメモリ部12の内容を随時読み出し、また
メモリ部に記憶してある各要素につき、全入力が揃う
か、又は支配的入力が与えられて演算処理が可能か否か
を判断する発火検出を行う。演算処理が可能になった場
合は発火検出部13は演算部14にこれを報じ、その要素に
つき演算処理を行わしめる。この演算処理によってある
時刻からある時刻までの間の出力レベルが定まる。例え
ば第１図の例において，の情報が既に与えられてお
り、の情報がt30（ハの時点）まで与えられたものと
するとこのANDゲートはT0〜t30の演算処理が可能とな
る。演算部14は演算結果つまりその要素の出力レベル及
びこのレベルの開始，終了時刻をイベント検出部15へ送
出する。そして演算に使用済となった情報はメモリ部12
から消去される。
イベント検出部15はイベントが生じたか否か、即ちそれ
までの出力に対し演算された出力が変化したか否かの検
出を行うものである。それまでの出力、即ち先にイベン
ト検出部15から出力部18を介して出力処理部２へ出力さ
れていった信号のレベルは状態保存部17に記憶されてい
る。イベント検出部15は演算部14からの出力と状態保存
部17の内容とを比較し、両者が同一である場合はイベン
トが生ぜずとして何等の出力も行わない。これに対して
両レベルが異なった場合はネットワーク３とのインター
フェースである出力部18を介して第5,6図に示すフォー
マットのイベント情報を出力処理部２へ出力する。この
イベント情報は、演算部14が演算した結果である信号の
レベル、このレベルの開始，終了時刻及びメモリ部16の
内容に基づくセレクションコード及び接続情報を格納し
てあるメモリ部23のアドレスを組合せてなるものであ
る。
第８図は出力処理部２の構成を示すブロック図であり、
前記イベント情報はネットワーク３とのインターフェー
スとなる入力部21を介して演算部22へ入力され、ここで
イベント情報は遷移情報に変換されてネットワーク３と
のインターフェースとなる出力部25を経て所定の入力処
理部１へその入力情報として送出されていく。
メモリ部23は入力されたイベント情報の接続情報を記憶
しておくものである。また出力保存部24は前回にこの出
力処理部２へ入力されたイベント情報の内容を記憶して
おくものである。
演算部22は入力されたイベント情報に基づき遷移情報を
確定する。前述した如くイベント情報は論理回路構成要
素の出力に変化があった場合に出力されるのであるが、
新しい出力レベルの終了時刻は仮のものである。即ち第
１図の例においてのデータがハ〜ニ間のt30′まで与
えられたものとするとハの点での出力レベルのローから
ハイへの変化によりイベント情報が出力されるが、この
レベルの終了時刻として確定しているのはt30′までで
あり、これが出力処理部２へ入力されて来ることにな
る。そしてその後ニ又はt31以後ののデータが入力処
理部１へ与えられてニの時刻でのハイからローへのレベ
ル変更に伴うイベント情報が発せられると、ANDゲート
出力がハイレベルである期間の終了時刻がt32として改
めて確定するのである。演算部22は新たに入力されるイ
ベント情報と出力保存部24に記憶されている先に入力さ
れたイベント情報とにより終了時刻、従ってまた遷移情
報の確定を行い、これをメモリ部23の接続情報に従い入
力処理部１へ送出する。
さらに演算部22は上述の如き終了時刻の確定のみなら
ず、遅延時間の付加処理も行わせ得べくなしてある。即
ち各論理回路構成要素の遅延（ゲート遅延等）或いは配
線遅延をここで付加し、次の要素へ与えることを可能と
している。
〔効果〕
以上の如きシミュレーション方法又はシミュレータによ
る場合は各論理回路構成要素につきイベント駆動方式で
出力することとしているので、並列の要素についての処
理の並列実行が可能である。また各要素の出力に変化が
あった場合にのみ出力するので入力処理部−出力処理部
−入力処理部…と流れるパケット数を必要最小限にで
き、また演算も信号の変化があった場合にのみ行うので
データ処理回数が大幅に削減され、またシミュレーショ
ンの高速化が図れ、更に支配的入力があった場合には、
他のデータの入力なしに出力して待時間を削減している
のでより一層の高速化が図れる。また上記実施例では遅
延時間の付加も容易に行える等、本発明は優れた効果を
奏する。
【図面の簡単な説明】
第１図は本発明の原理説明図、第２図は本発明のシミュ
レータのブロック図、第３図は遷移情報パケットのフォ
ーマット図、第４図はその論理回路構成要素情報の内容
を示す概念図、第５図はイベント情報パケットのフォー
マット図、第６図はその接続情報の内容を示す概念図、
第７図は入力処理部のブロック図、第８図は出力処理部
のブロック図である。 １……入力処理部、２……出力処理部、３……ネットワ
ーク、12,16,23……メモリ部、13……発火検出部、14,2
2……演算部、15……イベント検出部、17……状態保存
部、24……出力保存部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺田 浩詔 大阪府吹田市山田西３丁目52番地 千里一 条池Ｂ―803 (72)発明者 浅田 勝彦 兵庫県尼崎市東難波町４丁目11番４号 (72)発明者 西川 博昭 大阪府吹田市江坂町１丁目12番55―1002号 (72)発明者 原 秀次 大阪府大阪市都島区大東町１−10番37― 1001号 (72)発明者 明智 光夫 兵庫県伊丹市中野西１丁目83番地 (72)発明者 岡本 俊弥 奈良県奈良市四条大路３丁目３番74号 白 鳳荘 (72)発明者 浅野 一 大阪府豊中市庄内西町１丁目５番28号 (56)参考文献 特開 昭61−59548（ＪＰ，Ａ) 特開 昭61−102569（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】論理回路の動作を検証するシミュレーショ
    ンの方法において、論理回路を構成する要素のシミュレ
    ーション用入力は信号レベル及びこのレベルの開始，終
    了時刻を含み、各要素につき、前記時刻における出力を
    演算し、出力の信号レベルに変化が有る場合にのみ次段
    の要素に対し、演算した出力の信号レベル及びこのレベ
    ルの開始，終了時刻を与えることを特徴とする論理回路
    のシミュレーション方法。
  2. 【請求項２】論理回路の動作を検証するシミュレータに
    おいて、 検証対象の論理回路を構成する各要素についてのシミュ
    レーション用入力の信号レベル及びこのレベルの開始，
    終了時刻を含む情報を受けとり、これを記憶するメモリ
    部、 該メモリ部の内容を随時読み出し、前記各要素につき、
    その全入力が揃うか、又は他入力に依らず出力を決定で
    きる入力がある処理可能な要素を検出する発火検出部、 該発火検出部が検出した処理可能な要素につき出力を演
    算する演算部、並びに 該演算部によって演算された出力の信号レベルを当該要
    素のそれまでの出力の信号レベルと比較し、両者が異な
    る場合に演算された出力の信号レベル及びこのレベルの
    開始，終了時刻を含むイベント情報を出力するイベント
    検出部 を備えた入力処理部と、 前記イベント情報を受け、前記それまでの出力の信号レ
    ベルの終了時刻を含む遷移情報を確定すると共に次順の
    要素に対し確定遷移情報を前記入力処理へ出力する出力
    処理部と を具備することを特徴とする論理回路のシミュレータ。
  3. 【請求項３】前記出力処理部は遷移情報の確定にあた
    り、その開始，終了時刻を所定量遅延させる処理をする
    手段を備えた特許請求の範囲第２項記載の論理回路のシ
    ミュレータ。
JP23278384A 1984-11-02 1984-11-02 論理回路のシミュレーション方法及びシミュレータ Expired - Lifetime JPH0760169B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP23278384A JPH0760169B2 (ja) 1984-11-02 1984-11-02 論理回路のシミュレーション方法及びシミュレータ
US06/793,258 US4775950A (en) 1984-11-02 1985-10-31 Logic simulation system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23278384A JPH0760169B2 (ja) 1984-11-02 1984-11-02 論理回路のシミュレーション方法及びシミュレータ

Publications (2)

Publication Number Publication Date
JPS61110071A JPS61110071A (ja) 1986-05-28
JPH0760169B2 true JPH0760169B2 (ja) 1995-06-28

Family

ID=16944669

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23278384A Expired - Lifetime JPH0760169B2 (ja) 1984-11-02 1984-11-02 論理回路のシミュレーション方法及びシミュレータ

Country Status (2)

Country Link
US (1) US4775950A (ja)
JP (1) JPH0760169B2 (ja)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5126966A (en) * 1986-06-25 1992-06-30 Ikos Systems, Inc. High speed logic simulation system with stimulus engine using independent event channels selectively driven by independent stimulus programs
JPH07120359B2 (ja) * 1986-10-21 1995-12-20 日本電気株式会社 ハードウェアシミュレータにおけるシミュレーション方法
JPS63204441A (ja) * 1987-02-20 1988-08-24 Fujitsu Ltd 論理シミユレ−シヨン専用プロセツサの処理方式
US4961156A (en) * 1987-10-27 1990-10-02 Nec Corporation Simulation capable of simultaneously simulating a logic circuit model in response to a plurality of input logic signals
JP2590179B2 (ja) * 1988-02-16 1997-03-12 富士通株式会社 並列論理シミュレーション制御方式
US4956767A (en) * 1988-02-23 1990-09-11 Stellar Computer, Inc. Data processing system with model for status accumulating operation by simulating sequence of arithmetic steps performed by arithmetic processor
JP2666333B2 (ja) * 1988-03-10 1997-10-22 松下電器産業株式会社 論理シミュレーション方法と論理シミュレーション装置
JP2563451B2 (ja) * 1988-03-10 1996-12-11 松下電器産業株式会社 論理シミュレーション方法と論理シミュレーション装置
US5452231A (en) * 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
JPH02207342A (ja) * 1989-02-08 1990-08-17 Mitsubishi Electric Corp シミュレーション結果表示装置
US5572708A (en) * 1989-02-28 1996-11-05 Nec Corporation Hardware simulator capable of dealing with a description of a functional level
US5062067A (en) * 1989-03-15 1991-10-29 Vlsi Technology, Inc. Levelized logic simulator with fenced evaluation
US5068812A (en) * 1989-07-18 1991-11-26 Vlsi Technology, Inc. Event-controlled LCC stimulation
JPH05205005A (ja) * 1990-03-30 1993-08-13 Internatl Business Mach Corp <Ibm> ロジック・シミュレーション・マシン用ホスト・インタフェース
US5327361A (en) * 1990-03-30 1994-07-05 International Business Machines Corporation Events trace gatherer for a logic simulation machine
US5220512A (en) * 1990-04-19 1993-06-15 Lsi Logic Corporation System for simultaneous, interactive presentation of electronic circuit diagrams and simulation data
JPH04227575A (ja) * 1990-06-25 1992-08-17 Mitsubishi Electric Corp 論理回路シミュレーション方法
US5272651A (en) * 1990-12-24 1993-12-21 Vlsi Technology, Inc. Circuit simulation system with wake-up latency
US5490266A (en) * 1991-03-01 1996-02-06 Altera Corporation Process oriented logic simulation having stability checking
JPH05135130A (ja) * 1991-11-14 1993-06-01 Matsushita Electric Ind Co Ltd 論理シミユレーシヨン方法および論理シミユレーシヨン装置
US5978571A (en) * 1993-03-19 1999-11-02 Digital Equipment Corporation Method and apparatus for synchronous circuit simulation design by eliminating unneeded timing behaviors prior to simulation run-time
JP3176482B2 (ja) * 1993-07-07 2001-06-18 富士通株式会社 論理シミュレーション装置
JP3480973B2 (ja) 1993-11-30 2003-12-22 富士通株式会社 並列処理システムの動作解析装置
US5623419A (en) * 1994-04-28 1997-04-22 Cadence Design Systems, Inc. Modeling of multi-disciplinary signals
US5797967A (en) * 1996-09-27 1998-08-25 Cardiac Pacemakers, Inc. System and method to reduce defibrillation requirements
US5920490A (en) * 1996-12-26 1999-07-06 Adaptec, Inc. Integrated circuit test stimulus verification and vector extraction system
US6718534B1 (en) 1997-07-14 2004-04-06 Microsoft Corporation System for application independent programming of controls
US6449659B1 (en) 1997-07-14 2002-09-10 Microsoft Corporation System for instance customization with application independent programming of controls
US6556862B2 (en) * 1998-03-19 2003-04-29 Cardiac Pacemakers, Inc. Method and apparatus for treating supraventricular tachyarrhythmias
US6246906B1 (en) 1998-03-19 2001-06-12 Cardiac Pacemakers, Inc. System and method for treating atrial arrhythmias
US6501990B1 (en) 1999-12-23 2002-12-31 Cardiac Pacemakers, Inc. Extendable and retractable lead having a snap-fit terminal connector
US6463334B1 (en) 1998-11-02 2002-10-08 Cardiac Pacemakers, Inc. Extendable and retractable lead
US6397170B1 (en) 1998-08-18 2002-05-28 International Business Machines Corporation Simulation based power optimization
US6370493B1 (en) 1998-09-10 2002-04-09 Lsi Logic Corporation Simulation format creation system and method
US6618698B1 (en) * 1999-08-12 2003-09-09 Quickturn Design Systems, Inc. Clustered processors in an emulation engine
US6847842B1 (en) 2000-05-15 2005-01-25 Cardiac Pacemakers, Inc. Method and apparatus for reducing early recurrence of atrial fibrillation with defibrillation shock therapy
US7197505B2 (en) * 2000-12-22 2007-03-27 Star Bridge Systems, Inc. Multi-dimensional recursive wavefront behavioral synthesis
US8694302B1 (en) 2006-05-31 2014-04-08 Worldwide Pro Ltd. Solving a hierarchical circuit network using a Barycenter compact model
US8112264B1 (en) * 2006-05-31 2012-02-07 Worldwide Pro Ltd. Simulating circuits using network tearing
US7827016B1 (en) 2006-05-31 2010-11-02 William Wai Yan Ho Simulating circuits by distributed computing
US8738335B1 (en) 2006-05-31 2014-05-27 Worldwide Pro Ltd. Solving a circuit network in hierarchical, multicore, and distributed computing environment
US8667455B1 (en) 2010-06-11 2014-03-04 Worldwide Pro Ltd. Hierarchical visualization-based analysis of integrated circuits
WO2020010001A1 (en) 2018-07-06 2020-01-09 Cardiac Pacemakers, Inc. Adjustable sensing in a his-bundle pacemaker
US12186567B2 (en) 2020-12-02 2025-01-07 Cardiac Pacemakers, Inc. Ventricular blanking period after atrially sensed beats
US12547810B1 (en) 2022-02-03 2026-02-10 Worldwide Pro Ltd. Hierarchical 3D structure generation and intelligent compaction method using barycenter compaction model

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55153054A (en) * 1979-05-15 1980-11-28 Hitachi Ltd Logic circuit simulation system
US4385349A (en) * 1980-11-20 1983-05-24 International Business Machines Corporation Central processor supervised controller system having a simulation of the controller in the central processor for test purposes
US4509132A (en) * 1982-06-11 1985-04-02 The United States Of America As Represented By The Administrator Of The National Aeronautics And Space Administration Method and apparatus for transfer function simulator for testing complex systems
US4554636A (en) * 1982-09-30 1985-11-19 Allied Corporation Apparatus for testing circuits within a system
US4590581A (en) * 1983-05-09 1986-05-20 Valid Logic Systems, Inc. Method and apparatus for modeling systems of complex circuits
US4636967A (en) * 1983-10-24 1987-01-13 Honeywell Inc. Monitor circuit
US4672529A (en) * 1984-10-26 1987-06-09 Autech Partners Ltd. Self contained data acquisition apparatus and system

Also Published As

Publication number Publication date
JPS61110071A (ja) 1986-05-28
US4775950A (en) 1988-10-04

Similar Documents

Publication Publication Date Title
JPH0760169B2 (ja) 論理回路のシミュレーション方法及びシミュレータ
JP2563451B2 (ja) 論理シミュレーション方法と論理シミュレーション装置
US20160063158A1 (en) Method and device for simulating a circuit design
CN110941934A (zh) 一种fpga原型验证开发板分割仿真系统、方法、介质及终端
JP3144950B2 (ja) 論理シミュレーション方式
US9581644B2 (en) Digital IC simulation
CN114781319A (zh) 基于金属线的时序修复方法、设备及介质
JP2847310B2 (ja) 論理シミュレーション方法
JPS6141017B2 (ja)
US5684724A (en) Flashback simulator
Xie Perturbation analysis of stochastic Petri nets
JP2674142B2 (ja) 論理回路の動作検証方法
Oakley Opening address: The state of use of formal methods
CN120373219A (zh) 一种模块级仿真测试方法、装置、电子设备及存储介质
JP2744640B2 (ja) バス衝突チェック方式
JP2569881B2 (ja) コンカレント故障シミュレーション方式
JPH01236352A (ja) 論理シミュレーション結果出力方式
JPH05274387A (ja) 論理シミュレータのイベント処理装置およびイベント処理方法
JP3123982B2 (ja) 論理シミュレーション方法
JPH0195365A (ja) クリティカルパスの解析処理方式
JPH03288270A (ja) 論理シミュレーション装置
JP3087319B2 (ja) タイミング検証システム
CN115599874A (zh) 高精地图质量评估方法、存储介质及终端
JP2996293B2 (ja) 故障シミュレーション方法
JPH02249070A (ja) 遅延シミュレータ

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term