KR0161383B1 - 플로피 디스크 드라이버 콘트롤러에서 인덱스 주기 검출장치 - Google Patents

Abstract

본 발명은 인덱스 주기검출장치를 공개한다. 플로피 디스크 드라이버 시스템의 콘트롤러에 있어서, 마이콤에 플로피 디스크가 쓰기/읽기 상태가 되었음을 알리는 준비신호를 발생하는 이 장치는, 플로피 디스크가 존재시에 발생하는 인덱스신호를 입력하여 제1클럭펄스를 발생하는 클럭발생수단과, 제1클럭펄스의 주기보다 16배 적은 주기를 가지는 제2클럭펄스에 응답하여 제어신호를 발생하고, 논리조합에 의해 인덱스신호가 입력된 시간부터 소정의 시간 후에 리셋신호를 발생하는 리셋신호발생수단과, 입력한 제어신호를 제1클럭펄스에 응답하여 준비신호로서 발생하고, 리셋신호에 의해 리셋되어 준비신호를 발생하지 않는 준비신호발생수단을 구비하는 것을 특징으로 하고, 리셋신호의 저 및 고레벨의 펄스폭을 달리함으로서, 인덱스 신호가 검출된 시점에서부터 다음 인덱스 신호가 검출되지 않으면 정확히 222ms 후에 준비신호발생을 중지함으로서, 플로피 디스크 드라이버 시스템의 오동작을 방지할 수 있는 효과가 있다.

Description

플로피 디스크 드라이버 콘트롤러에서 인덱스 주기 검출장치

제1도는 종래의 인덱스 주기 검출기의 회로도이다.

제2도는 제1도에 도시된 제1카운터의 세부적인 회로구성도이다.

제3도는 제1도에 도시된 제2카운터의 세부적인 회로구성도이다.

제4a-4d도는 제1도에 도시된 NAND게이트에 입력되는 신호들과 출력되는 신호의 타이밍도이다.

제5도는 본 발명에 의한 인덱스 주기검출장치의 블럭도이다.

제6도는 제5도에 도시된 본 발명에 의한 인덱스 주기검출장치의 바람직한 일실시예의 회로도이다.

제7a-7d도는 제6도에 도시된 NAND게이트에 입력되는 신호들과 출력되는 신호의 타이밍도이다.

본 발명은 플로피 디스크 드라이버(FDD:Floppy Disk Driver 이하 FDD) 시스템에 관한 것으로, 특히 IC화 되있는 FDD 콘트롤러(Controller)에서 디스크 드라이버 시스템의 디스크가 쓰기/읽기 기능을 수행할 수 있는 상태가 되었는가를 마이콤에 지시해주는 준비신호를 출력하는 인덱스 주기 검출기(Index Period Detector)에 관한 것이다.

제1도는 종래의 인덱스 주기 검출기의 회로도로서, 클럭발생부(200), 제1카운터(202), 제2카운터(204), 제1플립플롭(206), 제2플립플롭(208), 하나의 NAND게이트(210) 및 두 개의 AND게이트들(212 및 214)로 구성된다.

제2도는 제1도에 도시된 제1카운터(202)의 세부적인 회로구성도로서, 세 개의 NOT게이트들(400, 402 및 406), 네 개의 NAND게이트들(404, 408, 410 및 412) 및 네 개의 D-플립플롭들(414, 416, 418 및 420)으로 구성된다.

제3도는 제1도에 도시된 제2카운터(204)의 세부적인 회로구성도로서, 세 개의 NOT게이트들(600, 602 및 604), 세 개의 NAND게이트들(606, 608 및 610) 및 세 개의 D-플립플롭들(612, 614 및 616)로 구성된다.

제4a-4d도 제1도에 도시된 참조부호 210의 NAND게이트에 입력되는 신호들과 출력되는 신호의 타이밍도로서, 제4a도는 참조부호 216 입력의 타이밍도를, 제4b도는 참조부호 218 입력의 타이밍도를, 제4c도는 참조부호 220 입력의 타이밍도를, 제4d도는 참조부호 222 출력의 타이밍도를 각각 나타낸다.

이하, 종래의 인덱스 검출기의 동작을 도면 제1, 2, 3 및 4a-4d도를 참조하여 다음과 같이 설명한다.

종래의 FDD콘크롤러의 인덱스 주기 검출기는 인덱스 신호의 펄스 2개를 검출하여 준비신호를 출력하게 되어 있으며, 이 준비신호는 인덱스신호가 주기적으로 반복되는 한 변하지 않아서 마이콤이 읽기/쓰기 및 필요한 콘트롤기능을 수행할 수 있도록 하여준다. 드라이버 모터의 회전속도는 126ms~222ms이고, 이 구간내의 회전속도가 유지될 때만이 FDD 콘트롤러 IC가 정상적으로 동작하며, 126ms 이하나 222ms 이상에서는 준비신호를 중단시키거나 인덱스신호 자체를 무시하게 된다. 그러므로 인덱스 주기검출기는 인덱스신호의 펄스를 2개 검출하여 FDD시스템의 디스크가 쓰기/읽기 가능한 상태일 경우 저레벨의 준비신호를 발생하며, 준비신호가 저레벨로 된 시점에서부터 222ms를 계산하여 인덱스신호가 그 안에 발생되지 않을 경우, 준비신호가 고레벨이 되어 콘트롤 기능을 수행하는데 에러의 발생을 방지하게 된다.

제1도에 도시된 종래의 FDD시스템의 인덱스 주기검출기의 세부적인 동작을 다음과 같이 설명한다.

제1도에 도시된 인덱스 주기검출기의 클럭발생부(200)는 입력단자 IN1으로 디스크의 인덱스 구멍을 통해 인덱스 감지기에서 감지된 인덱스 펄스를 입력하여 제1 및 제2플립플롭(206 및 208)의 클럭을 발생하며, 이 인덱스 펄스가 계속적으로 입력되는 동안에는 계속적으로 클럭이 발생하여 플립플롭을 동작시킨다.

한편, 입력단자 IN2를 통해서 FDD시스템내에서 클럭을 발생하는 디바이더(Divider)장치에 의해 발생되는 4ms의 주기를 가지는 펄스가 입력되고, 입력단자 IN3을 통해 카운터들을 클리어시키는 신호가 입력된다.

각 카운터의 동작은 도면 제2 및 제3도에 도시된 바와 같으며, 제1카운터(202)는 IN2의 입력단자를 통해 4ms 주기를 가지는 펄스를 입력하여 인덱스 펄스가 2개 검출된 시점에서부터 계속적으로 224ms를 카운트하며, NAND게이트(210)와 AND게이트(212)는 카운터가 카운트하는 동안 다음 인덱스 신호의 펄스가 검출되지 않을 경우, 제1 및 제2플립플롭들(206 및 208)의 동작을 멈추도록 하는 플립플롭 리셋신호를 발생하는 역할을 한다.

제4a-4c도에 도시된 제1카운터(202)의 출력단자 D와, 제2카운터(204)의 출력단자 A 및 B는 NAND게이트(210)에 입력되어 제4d도와 같은 펄스로 출력된다.

제4a도에 도시된 바와 같이 펄스의 폭은 32ms이고, 제4a도의 참조부호 800의 펄스는 인덱스 신호의 펄스 2개가 검출되어 준비신호가 발생된 시점이고, 이 시점에서부터 224ms 후에 NAND게이트(210)의 출력은 저레벨(802)이 되어 AND게이트(212)의 출력은 저레벨이 되고, 이 저레벨의 신호는 제1 및 제2플립플롭(206 및 208)을 리셋시켜 AND게이트(214)의 출력으로 고레벨의 준비신호가 발생되어 마이콤에 전달된다.

이상에서 살펴본 바와 같이 종래의 인덱스 주기검출기는 인덱스 신호의 펄스를 2개 검출한 후에, 검출한 시점에서부터 22ms 동안 다음 인덱스 신호가 없을 때, 각 플립플롭들의 동작을 멈추도록 하기 위하여 고레벨의 준비신호를 발생하도록 되어 있지만, 224ms 후에 고레벨의 준비신호가 발생함으로서, 2ms의 오차가 발생하며, 이는 정확한 카운트가 되지 못하여 FDD시스템에 에러를 발생시킬 수 있는 문제가 된다.

본 발명의 목적은 상기와 같은 종래의 문제점을 해결하기 위하여 준비신호가 인덱스 신호의 펄스를 두 개 검출하여 저레벨로 된 후에 다음 인덱스 신호가 없을 때, 222ms 후에 정확히 고레벨이 되도록 하는 인덱스 주기검출장치를 제공하는데 있다.

상기 목적을 달성하기 위하여 플로피 디스크 드라이버 시스템의 콘트롤러에 있어서, 마이콤에 플로피 디스크가 쓰기/읽기 상태가 되었음을 알리는 준비신호를 발생하는 본 발명에 의한 인덱스 주기검출장치는, 상기 플로피 디스크가 존재시에 발생하는 인덱스신호를 입력하여 제1클럭펄스를 발생하는 클럭발생수단과, 상기 제1클럭펄스의 주기보다 16배 적은 주기를 가지는 제2클럭펄스를 응답하여 2진 카운팅하여 최상위비트인 제1신호와, 다음 비트들인 제2, 3 및 4신호와, 최하위비트인 제5신호를 발생하는 제1카운터수단과, 상기 제1신호에 응답하여 2진 카운터하여 최상위비트인 제6신호와, 다음 비트들인 제7신호와, 제8신호와, 최하위비트인 제9신호를 발생하는 제2카운터수단과, 상기 제3, 4 및 5신호와 상기 제2클럭펄스의 반전된 신호를 입력하여 논리곱하는 제1 AND게이트와, 상기 제1 AND게이트의 출력과, 상기 제2신호를 논리합하는 OR 게이트와, 상기 OR 게이트의 출력과, 상기 제7 및 상기 8신호를 입력하여 반전논리곱하는 NAND게이트와, 상기 NAND게이트의 출력과, 제1 논리레벨을 입력하여 논리곱하고, 논리곱한 결과를 리셋 신호로서 출력하는 제2 AND게이트 및 상기 제8 신호를 입력하고, 상기 제1클럭펄스에 제어되어 상기 준비신호를 발생하고, 상기 리셋신호에 의해 리셋되어 상기 준비신호를 발생하지 않는 준비신호 발생수단으로 구성되는 것이 바람직하다.

본 발명에 의한 인덱스 주기검출장치는 플로피 디스크 드라이버 시스템의 콘트롤러에 있어서, 마이콤에 플로피 디스크가 쓰기/읽기상태가 되었음을 알리는 준비신호를 발생하는 인덱스 주기검출장치는 상기 플로피 디스크가 존재시에 발생하는 인덱스신호를 입력하여 제1클럭펄스를 발생하는 클럭발생수단과, 상기 제1클럭펄스의 주기보다 16배 적은 주기를 가지는 제2클럭펄스를 입력하여 제어신호를 발생하고, 상기 인덱스신호가 입력된 시간부터 소정의 시간 후에 리셋신호를 발생하는 리셋신호발생수단과, 상기 제어신호를 입력하고, 상기 제1클럭펄스에 제어되어 상기 준비신호를 발생하고, 상기 리셋신호에 의해 리셋되어 상기 준비신호를 발생하지 않는 준비신호발생수단을 구비하는 것을 특징으로 한다.

제5도는 본 발명에 의한 인덱스 주기검출장치의 블록도로서, 플로피 디스크가 존재시에 발생하는 인덱스신호를 입력하여 제1클럭펄스를 발생하는 클럭발생부(900), 제1클럭펄스의 주기보다 16배 적은 주기를 가지는 제2클럭펄스에 응답하여 제어신호를 발생하고, 인덱스신호가 입력된 시간부터 소정의 시간후에 리셋신호를 발생하는 리셋신호발생부(902) 및 제어신호를 제1클럭펄스에 응답하여 준비신호로서 발생하고, 리셋신호에 응답하여 리셋되어 준비신호를 발생하지 않는 준비신호발생부(904)로 구성된다.

제6도는 제5도에 도시된 본 발명에 의한 인덱스 주기검출장치의 바람직한 일실시예의 회로도로서, 클럭발생부(1000), 제1카운터(1002), 제2카운터(1004), NOT게이트(1006), 제1AND게이트(1008), OR게이트(1010), NAND게이트(1012), 제2AND게이트(1014), 제1플립플롬(1016), 제2플립플롭(1018) 및 제2AND게이트(1020)으로 구성된다.

제7a-7d도는 제6도에 도시된 NAND게이트(1012)에 입력되는 신호들과 출력되는 신호의 타이밍도로서, 제7a도는 OR게이트(1010)의 출력을, 제7b도는 제2카운터(1004)의 출력 C를, 제7c도는 제2카운터(1004)의 출력 B를 , 제7d도는 NAND게이트(1012)의 출력을 각각 나타내는 타이밍도이다.

이하, 본 발명에 의한 인덱스 주기검출장치의 동작을 도면 제5, 6 및 제7a-7d도를 참조하여 다음과 같이 설명한다.

디스크 상에 구멍이 인덱스 센서에 의해서 감지될 때, 64ms의 주기를 가지는 인덱스신호가 발생하게 되며, 이러한 인덱스신호는 제5(6)도에 도시된 클럭발생부(1000)로 입력되어 D-플립플롭으로 구현되는 제1 및 제2플립플롭들(1016 및 1018)의 클럭펄스(또는 제1클럭펄스)로서 제공된다.

한편, 인덱스 신호의 주기보다 16배수 적은 4ms의 주기를 가지는 제2클럭펄스가 FDD시스템의 내부에 있는 디바이더에 의해 발생되는 입력단자 IN2로 입력된다. 제1카운터(1002)는 이를 입력하여 2진 카운터를 수행하게 되며, 최상위비트인 신호를 출력단자 A를 통해서, 다음 비트들을 각각 출력단자 E, D 및 C를 통해서, 최하위비트인 신호를 출력단자 B를 통해서 출력한다. 제2카운터(1004)는 제1카운터(1002)의 출력단자 A를 통해 출력되는 최상위비트를 입력하여 최상위비트인 신호를 출력단자 A를 통해서, 다음 비트들을 출력단자 B 및 C를 통해서, 최하위비트인 신호를 출력단자 D를 통해서 출력한다. 또한 입력단자 IN3을 통해서 제1 및 제2카운터들(1002 및 1004)을 클리어 시키는 신호가 입력된다. 제1 및 제2카운터들(1002 및 1004)의 동작은 종래의 카운터들인 제2 및 제3도에 도시된 카운터들과 동작이 같으므로 설명을 생략한다.

제1AND게이트(1008)는 제1카운터(1002)의 출력 B, C 및 D와, NOT게이트(1006)를 통과하여 제2클럭펄스의 반전된 신호를 입력하여 논리곱연산을 수행한다. 상기 제1AND게이트(1008)의 출력과 제1카운터(1002)의 출력단자 E의 출력은 OR게이트(1010)에서 논리합연산되고, NAND게이트(1012)는 OR게이트(1010)의 출력과, 제2카운터(1004)의 출력단자 B 및 C에서 발생되는 출력을 입력하여 반전논리곱연산을 수행한다. 본 발명에 의한 인덱스 주기검출장치에서 발생되는 리셋신호는 종래의 인덱스 주기검출장치에서 발생되는 리셋신호와 달리(제4a-4d도와, 제7a-7d도의 비교에서 알 수 있는 바와 같이), 고레벨(1200)은 34ms이고, 저레벨은 30ms이며, 이로 인하여 222ms(1204)의 기간동안 인덱스 신호가 검출되지 않을 경우, NAND게이트(1012)의 출력은 저레벨로 제2AND게이트(1014)에 입력되어, 저레벨의 신호가 제2NAND게이트(1014)로부터 출력된다. 이 저레벨의 신호는 제1 및 제2플립플롭(1016 및 1018)을 리셋시켜 제2플립플롭(1018)이 준비신호를 발생하는 것을 중지하도록 한다.

제1 및 제2플립플롭들(1016 및 1018)은 클럭발생부(1000)에서 발생되는 클럭에 동기되어 동작을 수행하는 D-플립플롭들로 제2카운터(1004)의 출력단자 C에서 발생하는 신호를 제1플립플롭(1016)이 입력하여 같은 레벨의 신호를 출력하고, 제1플립플롭(1016)의 출력신호를 제2플립필롬(1018)이 입력하여 클럭발생부(1000)에서 발생하는 제1클럭펄스에 동기되어 같은 레벨의 신호를 출력한다. 제1 및 제2플립플롭들(1016 및 1018)의 출력들은 각각 제3AND게이트(1020)에 입력되어 논리곱연산이 수행되어 준비신호를 발생한다.

한편, 제2AND게이트(1014)에서 발생하는 리셋신호가 저레벨인 경우, 제1 및 제2플립플롭(1016 및 1018)은 리셋되어 준비신호를 발생하는 것을 중지함으로서 마이콤이 디스크를 읽거나 쓰는 것을 제어하게 된다.

이상에서와 같이 본 발명에 의한 인덱스 주기검출장치는 NAND게이트(1012)로부터 입력/출력되는 신호의 저 및 고레벨의 펄스폭을 달리함으로서, 인덱스 신호가 검출된 시점에서부터 다음 인덱스 신호가 검출되지 않으면 정확히 222ms 후에 준비신호발생을 중지함으로서, FDD시스템의 오동작을 방지할 수 있는 효과가 있다.

Claims (1)

1. 플로피 디스크 드라이버 시스템의 콘트롤러에 있어서, 마이콤에 플로피 디스크가 쓰기/읽기 상태가 되었음을 알리는 준비신호를 발생하는 인덱스 주기검출장치는 상기 플로피 디스크가 존재시에 발생하는 인덱스신호를 입력하여 제1클럭펄스를 발생하는 클럭발생수단; 상기 제1클럭펄스의 주기보다 16배 적은 주기를 가지는 제2클럭펄스를 응답하여 2진 카운팅하여 최상위비트인 제1신호와, 다음 비트들인 제2, 3 및 4신호와, 최하위비트인 제5신호를 발생하는 제1카운터수단; 상기 제1신호에 응답하여 2진 카운터하여 최상위비트인 제6신호와, 다음 비트들인 제7신호와, 제8신호와, 최하위비트인 제9신호를 발생하는 제2카운터수단; 상기 제3, 4 및 5신호와 상기 제2클럭펄스의 반전된 신호를 입력하여 논리곱하는 제1 AND게이트; 상기 제1 AND게이트의 출력과, 상기 제2신호를 논리합하는 OR 게이트; 상기 OR 게이트의 출력과, 상기 제7 및 상기 8신호를 입력하여 반전논리곱하는 NAND게이트; 상기 NAND게이트의 출력과, 제1 논리레벨을 입력하여 논리곱하고, 논리곱한 결과를 리셋 신호로서 출력하는 제2 AND게이트; 및 상기 제8 신호를 입력하고, 상기 제1클럭펄스에 제어되어 상기 준비신호를 발생하고, 상기 리셋신호에 의해 리셋되어 상기 준비신호를 발생하지 않는 준비신호 발생수단을 구비하는 것을 특징으로 하는 인덱스 주기검출장치.