JPH03266517A

JPH03266517A - ２逓倍回路

Info

Publication number: JPH03266517A
Application number: JP6640390A
Authority: JP
Inventors: Satoru Tojima; 東嶋　悟; Toshiyuki Takeda; 武田　敏行
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-03-15
Filing date: 1990-03-15
Publication date: 1991-11-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は２遁倍回路−に関し、特に速度変換を必要とす
るディジタル回路に使用される２逓倍回路に関する。

〔従来の技術〕

第６図はこの種の２逓倍回路の従来例の回路図、第７図
はそのタイムチャートである。

この２遁倍回路は抵抗６１、コンデンサ６２、シュミッ
ト回路付ノンインバータ６３、排他的論理和回路６４で
構成され、入力クロック信号６０１を抵抗６１、コンデ
ンサ６２により積分し、その積分波形をシュミット回路
付ノンインバータ６３で矩形波に整形して位相遅延を発
生させ、その位相遅延の前後の信号を排他的論理和回路
６４の入力信号とし、その出力信号を出力クロック信号
とすることにより２逓倍のクロックを発生させる。

〔発明が解決しようとする課題〕

上述した従来の２逓倍回路は、抵抗とコンデンサによる
積分回路と、シュミット回路を利用し位相遅延を発生さ
せているため、位相遅延量が固定となっており、入力ク
ロックの周波数によってはデユーティ５０％の２逓倍ク
ロックが得られないという欠点がある。

〔課題を解決するための手段〕

本発明の２逓倍回路は、入力クロック信号の周波数に対しｍ倍（ｍ≧２の正の整
数）の周波数の基準クロック信号を出力する発振器と、基準クロック信号と入力クロック信号とを入力し、入力
クロック信号の１７２周期内に発生する基準りＯツクパ
ルス数をカウントし、そのカウント値をカウンタ出力信
号として出力するカウンタ回路と、カウンタ出力信号と入力クロック信号とを入力し、入力
クロック信号の１周期の閤カウンタ出力信号の値を保持
するラッチ回路と、基準クロック信号をクロック、入力クロック信号を入力
データ、ラッチ回路出力信号のうちＬＳＢを除いた信号
を制御信号として入力データを前記カウント値が偶数の
場合にはカウント値の１／２ビット遅延、奇数の場合に
は（カランｈｆ１１）の１７２ビット遅延する遅延ビッ
ト数可変シフトレジスタと、基準クロック信号を入力しその反転の値を有する信号を
出力するインバータ回路と、遅延ビット数可変シフトレジスタの出力信号を入力デー
タ、インバータ回路出力信号をクロックとして遅延ビッ
ト数可変シフトレジスタ出力信号を１７２ビットシフト
するフリップフロップと、前記ラッチ回路出力信号のＬ
ＳＢをセレクト制御信号としてフリップ７０ツブの入出
力信号のいずれかの信号をセレクトするセレクタと、セ
レクタ出力信号と前記入力クロック信号を入力し両信号
の排他的論理和をとり、出力クロック信号として出力す
る排他的論理和回路を有している。

〔作用〕

入力クロック信号の１７２周期内に発生する基準クロッ
クのパルス数をカウントすることにより、入力クロック
信号を基準クロック信号でそのカウント値の１７２ビッ
ト遅延させる。遅延させる前後の信号で排他的論理和を
とることにより２逓倍のクロック信号を得るため基準ク
ロック信号の１７２の周波数以下であれば、いかなる周
波数の入力クロック信号に対しても自動的にデユーティ
５０％の２逓倍クロック信号が得られる。

また、本発明の２遁倍回路を縦続接続することによりデ
ユーティ５０％の４逓倍、８逓倍・・・といった２Ｎ逓
倍回路が容易に実用できる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の２′ａ倍回路の第１の実施例を示すブ
ロック図、第２図はラッチ回路３の回路図、第３図は本
実施例のタイムチャートである。

発振器１は、入力クロック信号１０２の周波数に対しｍ
倍（ｍは２以上の整数）の周波数の基準クロック信号１
０１を出力する。カウンタ回路２は入力クロック信号１
０２の“Ｌ″レベル内部状態クリアし、入力クロック信
号１０２の１７２周期内で発生する基準クロック信号１
０１のパルス数をカウントし、そのカウント値をカウン
タ出力信号１０３として出力する。ラッチ回路３は、カ
ウンタ出力信号１０３と入力クロック信号１０２と基準
クロック信号１０１とを入力し、カウンタ出力信号１０
３を入力クロック信号１０２の立下りでラッチすること
により上記カウンタ出力信号１０３の値を入力クロック
信号１０２０１周期の間保持しラッチ信号１０４として
出力する回路で、第２図に示すように、基準クロック信
号１０１を入力しその反転の値を有する信号３０１を出
力するインバータ回路３１と、信号３０１とカウンタ出
力信号１０３とを入力しカウンタ出力信号１０３を１／
２ビットシフトした信号３０２を出力するフリップフロ
ップ３２と、入力クロック信号１０２を入力しその反転
の値を有する信号３０３を出力するインバータ回路３３
と、信号３０２と信号３０３とを入力し、信＠３０３の
立上りで信号３０２をラッチしたラッチ回路出力信号１
０４を出力するフリップフロップ３４とから構成されて
いる。遅延ビット数可変シフトレジスタ４は、基準クロ
ック信号１０１をクロック信号とし入力クロック信号１
０２を入力データ信号としラッチ回路出力信号１０４の
うちＬ　Ｓ　Ｂを除いた信号を制御信号とし入力クロッ
ク信号１０２をその制御値のビット数遅延させる。その
結果、遅延ビット数可変シフトレジスタ４から出力され
た信号１０５は前記カウンタ出力信号１０３の値が奇数
のときには（カウント値−１）Ｘ１／２ビット、カウン
タ出力信号１０３の値が偶数のときにはカウント値×１
７２ピット、入力クロック信号１０２を遅延させた信号
となる。インバータ回路５は基準クロック信号１０１を
入力し、その反転の値を有する信号１０６を出力する。

フリップフロップ６は、遅延ビット数可変シフトレジス
タ４の出力信号１０５と信号１０６とを入力し、出力信
号１０５を１７２ビットシフトした信号１０７を出力す
る。したがって、信号１０７はカウンタ出力信号１０３
の値が奇数のときには（カウント値−１）Ｘ１／２ビッ
ト＋１７２ビット、カウンタ出力信号１０３の値が偶数
のときはカウント値×１７２ビット入力クロツク信号を
遅延させた信号となる。セレクタ７はフリップフロップ
６の入出力信号１０５．１０７を入力データとし、ラッ
チ回路出力信号１０４のＬＳＢをセレクト信号としてラ
ッチ回路出力信号１０４のｌ　Ｓ　Ｂが“０″のとき、
つまりカウンタ出力信号１０３の値が偶数のときにはフ
リップフロップ６０入力信号１０５を選択し、ラッチ回
路出力信号１０４のＬＳＢが“１”のとき、つまりカウ
ンタ出力信号１０３の値が奇数のときにはフリップフロ
ップ６の出力信号１０７を選択して出力する。その結果
、セレクタ７から出力される信号１０８は、カウンタ出
力信号１０３の値が奇数であれ偶数であれ常に入力クロ
ック信号１０２からカウント値×１７２ビット遅延した
信号となる。

したがって、セレクタ出力信号１０８は入力クロック信
号１０２からその周期の１７４周期遅延して信号となる
。排他的論理和回路８は、セレクタ出力信号１０８と入
力クロック信号１０２とを入力し両信号の排他的論理和
の値を出力クロック信号１０９として出力する。

本実施例では、基準クロック信号１０１は入力クロック
信号１０２に対し１０倍の周波数を有しているので、ノ
ｊウンタ出力信号１０３の値は１０７２−５であり、遅
延ビット数可変シフトレジスタ４から出力される信号は
入力クロック信号１０２を（５−１）ｘ１／２ビット＝
２ビット遅延させた信号であり、セレクタ７はカウンタ
出力信号１０３の値が奇数であるのでフリップフロップ
６の出力信号１０７を選択する。その結果、排他的論理
和回路８の出力信号１０９には人力クロック信号１０２
を２逓倍したデユ一ティ５０％の信号が得られる。

第４図は本発明の第２の実施例のカウンタ回路２の構成
を示す回路図、第５図は本実施例の動作を示すタイミン
グチャートである。

カウンタ回路２は、基準クロック信号１０１とロード信
号２０２とを入力し、ロード信号２０２が入力される毎
に１から基準クロック信号１０１をカウントし始め、そ
のカウント値をカウンタ出力信号１０３として出力する
カウンタ２１と、外部から設定された設定値２０１とカ
ウンタ出力信号１０３とを入力し、両信号の値が一致し
たときのみロード信号２０２を出力する比較器２２とか
ら構成される。

本実施例の２逓倍回路を使って２逓倍クロック信号を得
る場合、あらかじめ基準クロック信号１０１および入力
クロック信号１０２の周波数はわかっているため、第４
図内の比較器２２の設定値２０１を入力クロック信号１
０２の１／２周期を基準クロック信号１０１の１周期で
割った値に設定する。第５図は１例として入力クロック
信号１０２の１７２周期が基準クロック信号１０１の１
周期の６倍の場合を示している。その結果カウンタ出力
信号１０３の値が６になった時点で比較器２２からロー
ド信号２０２が出力され、カウンタ２１のカウンタ出力
信号１０３が初期化され再び１から基準クロック信号１
０１をカウントし始める。ラッチ回路３以降は第１の実
施例とまったく同じ回路であるため、第１の実施例と同
じ動作で２逓倍クロック信号１０９が得られる。

（発明の効果）以上説明したように本発明は、入力クロック信号基準ク
ロック信号でサンプリングすることにより、基準クロッ
ク信号の周波数の１７２以下の周波数であればいかなる
周波数の入力クロック信号に対しても自動的にデユーテ
ィ５０％の２逓倍クロック信号が得られ、また、本２逓
信回路を縦続接続することにより２Ｎ逓倍回路が容易に
実現できる効果がある。

【図面の簡単な説明】

第１図は本発明の２逓倍回路の第１の実施例を示すブロ
ック図、第２図は第１図のラップ回路３の構成を示す回
路図、第３図は第１図の実施例の動作を示すタイミング
ヤード、第４図は本発明の２逓倍回路の第２の実、施例
のカウンタ回路２の構成を示す回路図、第５図は第４図
の実施例の動作を示すタイミングチャート、第６図は従
来の２逓倍回路の回路図、第７図は第６図の従来の２逓
倍回路の動作を示すタイミングチャートである。１・・・発振器、　　　　２・・・カウンタ回路、３・
・・ラッチ回路、４・・・遅延ビット数可変シフトレジスタ、５・・・イ
ンバータ回路、　６・・・フリップフロップ、７・・・
セレクタ、　　　　８・・・排他的論理和回路、２１・
・・カウンタ、　　　２２・・・比較器、３１．３３−
・・インバータ回路、３２．３４・・・フリップフロップ、６１・・・抵抗、　　　　　６２・・・コンデンサ、６
３・・・シュミット回路付ノンインバータ、６４・・・
排他的論理和回路、１０１・・・基準クロック信号、１０２・・・入力クロック信号、１０３・・・カウンタ出力信号、１０４・・・ラッチ回路出力信号、１０５．１０６，１０７．１０８・・・信号、１０９・
・・出力クロック信号、２０１・・・設定値、　　　２０２・・・ロード信号、
３０１．３０２．３０３・・・信号、６０１．６０２，６０３．６０４・・・信号。第６　図第７図９０−

Claims

【特許請求の範囲】１、入力クロック信号の周波数に対しｍ倍（ｍ≧２の正
の整数）の周波数の基準クロック信号を出力する発振器
と、前記基準クロック信号と入力クロック信号とを入力し、
入力クロック信号の１／２周期内に発生する基準クロッ
クパルス数をカウントし、そのカウント値をカウンタ出
力信号として出力するカウンタ回路と、前記カウンタ出力信号と入力クロック信号とを入力し、
入力クロック信号の１周期の間カウンタ出力信号の値を
保持するラッチ回路と、前記基準クロック信号をクロック、入力クロック信号を
入力データ、ラッチ回路出力信号のうちＬＳＢを除いた
信号を制御信号として入力データを前記カウント値が偶
数の場合にはカウント値の１／２ビット遅延、奇数の場
合には（カウント値−１）の１／２ビット遅延する遅延
ビット数可変シフトレジスタと、基準クロック信号を入力し、その反転の値を有する信号
を出力するインバータ回路と、遅延ビット数可変シフトレジスタの出力信号を入力デー
タ、インバータ回路出力信号をクロックとして遅延ビッ
ト数可変シフトレジスタ出力信号を１／２ビットシフト
するフリップフロップと、前記ラッチ回路出力信号のＬ
ＳＢをセレクト制御信号として、ＬＳＢが“１”のとき
フリップフロップの出力信号、ＬＳＢが“０”のときフ
リップフロップの入力信号をセレクトするセレクタと、
セレクタ出力信号と前記入力クロック信号を入力し両信
号の排他的論理和をとり、出力クロック信号として出力
する排他的論理和回路とを有する２逓倍回路。