JPS58111440A - クロツク同期システム - Google Patents

クロツク同期システム

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JPS58111440A
JPS58111440A JP57219364A JP21936482A JPS58111440A JP S58111440 A JPS58111440 A JP S58111440A JP 57219364 A JP57219364 A JP 57219364A JP 21936482 A JP21936482 A JP 21936482A JP S58111440 A JPS58111440 A JP S58111440A
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JP
Japan
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clock
circuit
signal
synchronization
master
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JP57219364A
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English (en)
Inventor
アシユフアク・ア−ル・カ−ン
イバン・エル・エドワ−ズ
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GTE Automatic Electric Laboratories Inc
Original Assignee
GTE Automatic Electric Laboratories Inc
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Publication date
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L7/0079—Receiver details
    • H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
    • H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
    • H—ELECTRICITY
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    • H04J3/00—Time-division multiplex systems
    • H04J3/02—Details
    • H04J3/06—Synchronising arrangements
    • H04J3/0635—Clock or time synchronisation in a network
    • H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
    • H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master

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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 発明の分野 本発明はクロック回路に関し、特定すると、婁数のクリ
ック回路を備えるディジタルスイッチングシステムに使
用するための同期システムに関するＯ 従来技術の説明 クロック同期回路は古くから周知である。普通この檀の
同期回路は、位相固定ループ回路として動作する。しか
しながら、これらの回路は、ａｍな論理回路を必要とし
、モしてＩｌ！雑さは必要とされる精度とともに増大す
る。
したがって、本発明の目的は、従来技術のシステムに使
用されるＩＩ！雑な位相固定ループ回路を必要とせずに
位相固定ループク田ツタ回路からの信号の位相差を減す
ることができる同期システムを提供することである◎ 発明の概要 本発明は、マスク（主）−スレーブ（従）配置で接続さ
れる複数のクロック回路を備えるディジタルスイッチン
グシステムで使用するためのクロック−期システムに係
る。本システムは・位相固定ループでなくディジタル技
術の使用によって、関連するクリック回路間の位相差を
８０ｔ−ノ秒以下に減することができる。
本発明の装置は、各々関連するりシック回路にｌｌ１Ｉ
統された複数のクロック同期回路を含む。スイッチング
システムは、クリックの１つをマスタクロツタとして、
他のり四ツクをスレーブクロックとして指示する形ｌ１
１１制御回路を備えている。各クロック同期回路は、こ
の形態制御回路の制御下でマスタまたはスレーブ回路と
して動作し得る・−期回路がマスタモードで動作される
と、カウンタチェーンにより、接続されたクロック回路
の１１１ｍ歇は予定された計数値で分割され、ディジタ
ルスイッチングシステムにより使用するためノシス￥ム
７レーミングパルスが誘導されるｏ　一方ｓクロツタ同
期−路がスレーブモードで動作している場合は、該回路
は、そのシステムフレーミングパルスをマスタモードで
動作していることを指示されたり田２？り同期回路のシ
ステムフレーミングパルスに同期させる。
このスレーブ動作モード下では、カウンタチェーンは、
関連するクロック鳩波数を予定された数により分割する
ことによりシステムフレーミングパルスを誘導する。一
方、カウンタチェーンは、マスタクロック同期回路のシ
ステムフレーミングパルスに応答して動作するトリガ回
路によりｆｉｌＪ　ｍされる。このトリガ回路は、マス
タクロック同期回路からシステム７レーミングパルスを
検出する際、カウンタロード用信号を供給する。このカ
ウンタは、このロード用パルスに応答して、マスタシス
テムフレーミングパルスの８０ナノ秒内にスレーブシス
テムフレーミングパルスを供給する。
−基１１１化■Ｊ− 以下図面を参照して本発明を好ましい具体例について説
明する。
９１図を参照すると、本発明のクロック同期システムが
示されている。本システムは、それぞれクリックマルチ
ブレクサムおよびＢを介してスイッチングシステムムお
よびＢに接続されたクロック同期回路１００とり窒ツク
同期回路２００を備えている。
りａツク同期回路１００は、クロック回路１１０がマス
タクリックとして動作するとき、クロック回路かう直接
システム７レーミングノくルス８ＦＰＡｔ−誘導する。
一方、クロック回路２１０がマスタクリックとして動作
しているときは、クロック同期回路１１０も、システム
７レーミングノぐルス８ＦＰＡを供給する。この配置の
場合、り田ツク同期ｋｉｌ路２０ｏは、クロツタ回路２
１０から直接そのシステムフレーミ・ングパルスＢＦＰ
Ｂ＆誘導する。
そのときクロック回路２１０がマスタクロツク回路であ
るから、クロック同期回路１００はスレーブ−路として
動作している。それゆえ、りｐツク同期−路１１０は、
クロック同期−路２００のシステム７レーミングパルス
８ＰＰＢからシステム７レーミングパルス８ＦＰムを誘
導する。同様に、クロック回路１１０がマスタクリック
として動作しているときは、り窒ツタ同期回路２００は
、クロック同１１１１ｍ１１０　Ｇのシステム７レーミ
ングパルスａＦＰムカラシステムフレー建ングバルＸ８
ＰＰＢを誘導する。
クロック同期回路１００は、１５４４分割カウンタチェ
ーン１２０、Ｄａフリップ７０ツブ１４０、ゲート１８
０およびトリガ回路１７０に接続されたクロック回路１
１０を備えている。カウンタチェーン１２０は、トリガ
回路１７０とＤｍフリップ７０ツブ１４０に接続された
デコーダ１５０との間に接続されている。このフリップ
７０ツブは、さらにインバータ１９０に接続され、そし
て該インバータはクロック同期回路２００に接続される
。
トリガー路１７０と形１制御−路との間には、ゲート回
路１６０が接続されている。このゲートはまた、インバ
ータ１９１を介してクロック同期−路２００に接続され
ている。クロック同期回路１００は、それぞれスイッチ
ングシステムムおよびＢ＆：＠統されたり田ツクマルチ
プレクサムおよびＢにゲート１８０を介して接続されて
いる。クリック同期回路２００は、クロツタ同期回路１
００の回路と同一の回路を含んでおり、ゲート２８０を
介してタロツク！ルチプレクサムおよびＢに接続されて
いる。
クロック回路１１ｏがマスタクロック回路として動作し
ているとき、形態制御ｌ＆ｇｌ路は、論理レベル０、す
なわちマスタＢ信号をゲート１６０に供給する。この結
果、１Ｍ１３！ルベル１信号がトリガ回路１７０のプリ
セット入力に供給される。次に、このトリガ回路が、論
理レベル１信号を１５４４分割カウンタチェーン１２０
のｐ−ド入力に供給する。この論理レベル１信号は、カ
ウンタチェーン１２０に影響を及ぼさない１．。、１．
。
クロツタ回路１１０および２１０は、２００ナノ秒の位
相差をもつ位相固定ループクリック回路である。これら
のクロツタ回路は、それでれクロック信号ＣＬＫＡおよ
びＣＬＫＢを供給し、そして各信号は、１２．５５２Ｍ
Ｈｚの屑波数を有し、８０ナノ秒の鳴期および５０襲の
デエーテイ乍イクルをもっている。クロック信号ＣＬＫ
Ｂの波形は、第３図に示されている。タロツク信号ＣＬ
Ｋムは、１５４４分割カウンタ１２０を駆動する。この
カウンタチェーンは、１から１５４４までを反復的に＃
赦し、その出力信号はデコーダ１３０により解読される
１）１５４２の計数値の検出の際、デコーダ１５０は、
論理レベル１信号をＤｆＭフリップフロップ２４０に供
給する。ＣＬＫム信号の次の立上り縁で、アリツブ７０
ツブ１４０は論理レベル１信号を供給し、ＣＬＫム信号
の次の後続の立上り縁で再度クロックされる。しかしな
がら、このとき、デコーダ１６０は、もはや１５４２の
計数値を解読しておらず・したがってデコーダは、論理
レベル０信号をこのフリップフロップ、のＤ入力に供給
している。７リツブ７０ツブ１４０は、このとき出力に
論理しベルＯ偵号を供給する。
ＣＬＫＡ（１１号の逐次の立上り縁は、８０ナノ秒離関
して生ずるから、７リツプフロツプ１４０は、８０ナノ
秒のパルス幅を有するシステムフレー之ンダパルス８Ｆ
Ｐムを供−給する０このパルスは１゛各全カウンタサイ
クル中に１度しか生じないから各１２５マイク四秒ごと
に（８ＫＨｚ）生じる。１５４４のりｐツタパルスが各
カウンタサイクルで針数されるから、カウンタチェーン
１２０は、１２１５２ＭＨｚ　　のＣＬＫＩＩ信号を１
５４４で分割し、１２５マイクｐ秒の禰期をもつ８ＫＨ
ｍの信号を供給する。
システムフレーミングパルス８ＦＰムは、次いでＯＲゲ
ート２８０によりＣＬＫＡ備号と結合され、１２５マイ
タｐ秒ごとの８０ナノ秒の８ＦＰム信号とともに、１２
．３５２ＭＢｍのマスクタイミング信号ＭＴ８ムを供給
する。
クロツタ回路１１０がマスタクロックであるように指示
されると、クロック同期−路ｇ　ＯＯは、そのシステム
フレーミングパルス８ＰＰＢをクロックＸＪ９１１１ｊ
１１ｏｏのシステムフレーミングパルス８ＦＰムからｍ
導する。それゆえ、型態制御回路は、―城しベル１マス
タム信号をゲート２６０に供給する。クロックＩｇｌＴ
Ｉ！１１００からのシステムフレーミングパルス８ＦＰ
ムもゲート２６０の人力に現われると、ＩＩＩＩ理レベ
ルし信号がトリガ回路２７０のプリセット人力に供給さ
れる。このとき、このトリガ回路は、論理レベル（ｉ１
号上方ウンタチェーン２２０のロード入力に加え、カウ
ンタにシステムフレーミングパルス８ＦＰムと同期し゛
て計数シーケンスを開始させる。そのとき、クロック−
副回路２００は、クロック同期回路１００に関して記述
したのと同様にシステムフレーミングパルス８ＦＰＢを
供給する。
４２図な参照すると、この図にはトリガ回路２７０が示
されている。前述のように、ゲート２６０は、論理レベ
ル１のマスタＡ信号および論理レベル１のシステム７レ
ーミングパルスＳＦＰムに応答して、同期回路２７０の
プリセット人力に―珊しベル０慣号を供給する。ゲート
２６０からのこの論理レベル０信号は、７リツブ７０ツ
ブＦ５のプリセラ）　（ＰＲＥ　）入力に供給され、−
７リツプフリツプに８ＦＰム偏号の継続期間中−墳レペ
ル１のＦ５Ｑ信号を発生させる。Ｆ５Ｑ信号の立上り縁
部は、第Ｓ図に示されるように８ＦＰム儒号の立上り縁
部と同時に現われる。８ＦＰム信号が論理レベル０に戻
るとき、論理レベル１信号が７リツプ７ｑツブＦ５のＰ
ＲＥ入力に供給され、アリツブフロップ？５は、そのＤ
入力が接地に接続されているから、０５０１号の次の員
の縁部で論理レベル０Ｆ３Ｑ信号を供給する。
フリップ７胃ツブｙ５からの出力信号Ｆ５Ｑは通常論理
レベル１である。それゆえ、―珊しベル１１６号がゲー
トＧの両入力に現われ、７リツプ７０ツブＦ４のＤ入力
に論理レベル１０Ｆ　４　Ｄ信号を生じさせる。ＣＬＫ
Ｂ信号の次の正向き縁部が７リツプフロツプＦ４のクロ
ック入力に現われると１、ｉ１７リツプフロツプＦ４は
、そのＤ入力に論理レベル１信号があるから、その互出
力に論理レベル０１、：′１ Ｆ４Ｑ信号を生ずる。フリ・ツブ７０ツブＦ５は、その
Ｄ入力に現われる論理レベルｏＦ４互信号を、ＣＬＫＢ
信号の次の負向き縁部でそのＱ出力に転送する。次いで
、７リツプフロツプＦ５は、８０ナノ秒俵起こるＣＬＫ
Ｂ＠ｉＪ＃の次の後続の負向き縁部に応答して２回目の
クロックを受ける。このとき、Ｆ４Ｑ信甘は、１ａｌｌ
レベル０（ＤＦ５Ｑ（ｍＶがゲートＧを介してアリツブ
フロップ）”４ｋｌ−ｊ（ったので、論理レベル１に戻
っている。それゆえ５Ｆ５Ｑ偵号も論理レベル１信号に
戻る。アリツブフロップＦ５Ｑが遮次の負向きＣＬＵＢ
パルスでクロックされたのであるから、８ｏナノ秒の負
向きパルスが生じたことになる。
Ｆ５Ｑ信号は、８ＦＰム信号の可変位置に起因して可変
位置を有する。他方、Ｆ５Ｑ信号は、ゲートＧにフィー
ドバックされるから、論理レベル〇に向うときＦ４Ｄ信
号を論理レベル０に戻す。このフィート／（ツク！ｉ、
Ｆ５Ｑ信号が８０ナノ秒パルスーを有することを゛保鮭
する。
Ｆ　５　Ｑ［ｔはまた、カウンタチェーン２２０のロー
ド入力に供給される。がくして、カウンタチェーン２２
０は、システムフレーミングパルスＳＦＰムと同期して
そのｌｊＦ数シ数ケ−ケンス始し、８ＦＰムの８０ナノ
秒内にそのシステムフレーミングパルス８ＦＰＲを供給
する。
このように１本発明のクロック同期システムは、位相固
定ループに必要とされる−雑な−ｊｎＩｇｌ路なしに同
期タロツタを相互に８０ナノ秒以内で同期させる手段を
提供するものである。
技術に精通したものであれば、本発明の技術思想から逸
脱することなく本発明の櫨＾の変更をなし得ることは明
らかである。
【図面の簡単な説明】
ａｌｌ！１図は本発明によるクロック同期システムのブ
ロック図、１１！２ＷＪは第１図に示されるトリガ回路
のＪｌ１層図、第３図は本発明のシステムの時間図であ
る。 １００．２００：クシツク同期回路 １１０．２１０：タロツタ−路 １２０．２２０：カウンタチェーン １５Ｇ、２５０：デコーダ １４０．２４０：Ｄ型ｙす７１ｙａｙｙ”１６Ｇ、２６
０ニゲ−か １７０．２７ｍ）リガ回路 １８０．２８０：ゲート １９１．２９１　：インパータ

Claims (1)

    【特許請求の範囲】
  1. （１）　　各々禰期的のロックパルスを供給するように
    動作する複数のタロツク回路と、各クロック回路にマス
    タクロック信号を排他的に供給するように動作する制御
    回路とを含むスイッチングシステムに使用するためのタ
    ロツク同期システムにおいて、複数のり■ツタ同期−路
    を含んでおり、各クロック同期回路が、前記クロック回
    路の関連するもの、前記制＃回路および各他のクロック
    同期回路に接続され、前記関連するクリック回路からの
    予定数のクロックパルスおよび各他のクリック回路に対
    する前記マスタクリックの不存在に応答して作動されて
    タイミング信号を供給し、かつ、各他のクロック−路に
    対する前記マスタクロック信号、各他のタロツク−副回
    路からの前記タイミングパルスおよび前記関連するタロ
    ツク回路からの予定された数の前記クロックパルスに応
    答して作動されて、前記タイミングパルスを供給するこ
    とを特徴とするタロツク同期システム〇
JP57219364A 1981-12-18 1982-12-16 クロツク同期システム Pending JPS58111440A (ja)

Applications Claiming Priority (2)

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US332137 1981-12-18
US06/332,137 US4412342A (en) 1981-12-18 1981-12-18 Clock synchronization system

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JPS58111440A true JPS58111440A (ja) 1983-07-02

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ID=23296864

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JP (1) JPS58111440A (ja)
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IT (1) IT1191141B (ja)

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