IT8224813A1 - Sistema di sincronizzazione d'orologio - Google Patents
Sistema di sincronizzazione d'orologio Download PDFInfo
- Publication number
- IT8224813A1 IT8224813A1 IT1982A24813A IT2481382A IT8224813A1 IT 8224813 A1 IT8224813 A1 IT 8224813A1 IT 1982A24813 A IT1982A24813 A IT 1982A24813A IT 2481382 A IT2481382 A IT 2481382A IT 8224813 A1 IT8224813 A1 IT 8224813A1
- Authority
- IT
- Italy
- Prior art keywords
- clock
- circuit
- signal
- activated
- clock synchronization
- Prior art date
Links
- 230000004044 response Effects 0.000 claims description 16
- 230000000737 periodic effect Effects 0.000 claims description 2
- 230000000630 rising effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0079—Receiver details
- H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0992—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising a counter or a frequency divider
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
- H04J3/0688—Change of the master or reference, e.g. take-over or failure of the master
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
DESCRIZIONE dell'invenzione industriale avente per titolo:
"SISTEMA DI SINCRONIZZAZIONE D ?OROLOGIO
RIASSUNTO
sistema di sincronizzazione d 'orologio ? impiegato in un impianto di commutazione digitale includente una molteplicit? di circuiti d'orologio. Tale circuito include una molteplicit? di circuiti di sincronizzazione collegati con una disposizione di tipo principale-asservito (master-slave ) Ciascun circuito di sincronizzazione include una catena di contatori che fornisce un impulso di quadro periodico del sistema, ed un circuito t? 'innesco il quale garantisce che lo impulso di quadro del suo sistema asservito abbia ad essere in sincronismo con l'impulso di quadr? del sistema principale.
TESTO DELLA DESCRIZIONE
La presente invenzione riguarda circuiti di orologio, e, pi? particolarmente, un sistema di sincronizzazione per l'impiego in un impianto di commutazione digitale comprendente una molteplicit? di circuiti di orologio .
I circuiti di sincronizzazione di orologio sono vecchi e ben noti. Tipicamente questi circuiti di sincronizzazione funzionano come circuiti ad anello a bloccaggio di fase. Questi circuiti, tuttavia,richiedono complessa circuiteria logica, e la complessit? aumenta con la precisione richiesta.
Perci?, lo scopo della presente invenzione ? quello di -fornire un sistema di sincronizzazione in grado di ridurre la differenza di fase di segnali da circuiti di orologio ad anelli bloccati in fase senza richiedere la pi?.complessa eircuiteria ad anello a bloccaggio di fase impiegata in sistemi noti.
La presente invenzione consiste in un sistema di sincronis zazione di orologio per l'impiego in un impianto di commutazione digitale con una molteplicit? di circuiti di orologio collega in una disposizione principale-asservita (masterslave). Questo sistema riduce la differenza di fase fra i circuiti di orologio associati a meno di 80 nanosecondi, tramite l'impiego di tecniche digitali invece che d? un anello a bloccaggio di fase.
La presente invenzione include una pluralit? di circuiti di sincronizzazione d'orologio, ciascuno collegato ad un circuito d'orologio associato. L'impianto di commutazione comprende un circuito di controllo di configurazione che designa uno degli orologi come orologio principale e gli altri orologi come orologi asserviti? Ciascun circuito di sincronizzazione di orologio pu? essere fatto funzionare come un circuito principale od asservito sotto il controllo del circuito di controllo della configurazione.
Se un circuito di sincronizzazione ? fatto funzionare nel modo principale (master), allora una.catena di contatori divide la frequenza di un circuito di orologio collegato per un conteggio predeterminato per ottenere un impulso di quadro del sistema per l'impiego da parte dell'impianto o sistema di commutazione digitale. Tuttavia, se un circuito di sincronizzazione di orologio sta funzionando nel modo asservito (slave) allora esso sincronizza il suo impulso di quadro del sistema sull'impulso di quadro del sistema del circuito di sincronizzazione di orologio designato per funzionare nel modo principale .
In questo modo di funzionamento asservito, la catena di contatori ottiene ancora un impulso di quadro del sistema dividendo la frequenza d'orologio associata per un numero predeterminato. Tuttavia, la catena di contatori ? controllata tramite un circuito di innesco il quale opera in risposta all'impulso di quadro del sistema del circuito di sincronizzazione d'orologio principale. Questo circuito di innesco fornisce un segnale.di caricamento dei contatori in seguito alla rivelazione dell'impulso -di quadro del sistema dal circuito di sincronizzazione d'orologio principale. Il contatore risponde a questo impulso di caricamento, fornendo l'impulso di quadro del sistema asservito entro 80 nanosecondi dell'impulso di quadro del sistema principale.
Nei diselli:
la figura 1 ? uno schema a blocchi,logico,combinato diun sistema di sincronizzazione d'orologio secondo la presente invenzione;
la figura 2 ? uno schema logico del circuito di innesco rappresentato in figura 1; e
la figura 3 ? un diagramma di temporizzazione secondo la presente invenzione.
Facendo ora riferimento alla figura 1, in essa ? illustrato il sistema di sincronizzazione d'orologio secondo la presente invenzione. Questo sistema include il circuito di sincronizzazione di orologio 100 ed il circuito di sincronizzazione d'orologio 200,collegati agli impianti o sistemi di commutazione A e B attraverso multiplatori d'orologio A e B, rispettivamente.
Il circuito di sincronizzazione d'orologio 100 ottiene un impulso di quadro del sistema, SFPA, direttamente .dal circuito d'orologio 110 quando il circuito d'orologio 110 sta funzionando come l'orologio principale. Tuttavia, il circuitedi sincronizzazione d'orologio 110 fornisce pure l?impulso di quadro SFPA del sistema quando il circuito di orologio 210 sta funzionando come l'orologio principale. Con tale disposizione, il circuito di sincronizzazione d'orologio 200 ottiene il suo impulso di quadro del sistema , SFPB,direttamente dal circuito d'orologio 210. Poich? il circuito d'orologio 210 ? in tal caso il circuito di orologio principale,il circuito di sincronizzazione d'orologio 100 sta funzionando come circuito asservito. Baso perci? ottiene l'impulso SFPA di quadro dal sistema dall'impulso di quadro SFPB del sistema del circuito di sincronizzazione d'orologio 200. Analogamente, quando il circuito d'orologio 110 sta funzionando come l'orologio principale, il circuito di sincronizzazione d'orologio 200 ottiene l'impulso di quadro del sistema SFPB dall'impulso di quadro del sistema SFPA del circuito di sincronizzazione d'orologio 100.
Il circuito di sincronizzazione d'orologio 100 include il circuito d'orologio 110 collegato alla catena di contatori 120 di divisione per 1544, al flip-flop 140 di tipo D, alla porta 180 ed al circuito d'innesco 170. La catena di contatori 120 ? collegata fra il circuito d'innesco 170 ed il decodificatore 130 il quale ? collegato al flip-flop 140 di tipo D. Questo flip-flop ? inoltre collegato con l'invertitore 190 il quale ? collegato al circuito di sincronizzazione d'orologio 200. La porta 160 ? collegata fra il circuito di innesco 170 ed un circuito di controllo di configurazione ? Questa porta ? pure collegata al circuito di sincronizzazione d? orologio 200 attraverso un invertitore 191. Il circuito di sincronizzazione d'orologio 100 ? collegato attraverso la porta 180 ai multiplatori d'orologio A e Bchesono collegati agli impianti di commutazione A e B,rispettivamente . Il circuito di sincronizzazione d'orologio 200 contiene circuiteria identica a quella del circuito di sincronizzazione di orologio 100 ed ? collegato attraverso la porta 280 d multiplatori di orologio A e B.
Quando il circuito di orologio 110 sta funzionando come un circuito di orologio principale, il circuito di controllo di configurazione applica un segnale di sistema principale B,idi livello logico 0, al circuito a porte. 160.
Ci? ha come conseguenza il fatto che un segnale di livello logico 1 viene applicato all'ingresso di preimpostazione del circuito d?innesco 170. Questo circuito d'innesco applica quindi un segnale di livello logico 1 all?ingresso di carico della catena di contatori 120 di divisione per 1544. Questo segnale di livello logico 1 non ha effetto sulla catena di contatori 120.
I circuiti di orologio 110 e 210 sono circuiti di orologio ad anello a Bloccaggio di fase con una differenza di fase di 200 nanosecondi. Questi circuiti di orologio forniscono segnali di orologio CIKA e CLKB, rispettivamente, ciascuno dei quali ha una frequenza di 12,352 MHz, con un periodo di 80 nanosecondi ed un ciclo di intermittenza del 50$? La forma d'onda per il segnale di 'orologio CLKB ? rappresentata nella figura 3* Il segnale di orologio CLKA pilota la catena di contatori . 120 di divisione per 1544,? Questa catena di contatori conta ripetutamente da 1 a 1544eisuoi segnali d'uscita, sono decodificati mediante il decodificatore 130.
In seguito alla rivelazione di un conteggio di 1542, il decodificatore 130 applica un segnale di livello logico 1 al flip-flop 240 di tipo D. Al verificarsi del fronte ascendente successivo di un segnale CLKB,il flip-flop 140 fornisce un segnale di livello logico 1 ed al verificarsi del fronte ascendente immediatamente successivo del segnale CIKA, il flipflop 140 ? nuovamente temporizzato. Tuttavia, in corrispondenza di questo momento,il decodificatore 130 non sta pi? decodificando il conteggio di 1542 ed esso applica perci? un segnale di livello logico 0 all 'ingresso D di questo flip-flop0 Il flip-flop 140 fornisce quindi un segnale di livello logico 0 sulla sua uscita.
Poich? fronti ascendenti successivi dei segnali CIKA si verificano con una distanza di 80 nanosecondi, il flipflop 140 fornisce un impulso di quadro o separazione di sistema, SFPA, avente una larghezza di impulso di 80 nanosecondi. Questo impulso di verifica una volta ogni 125 mierosecondi (8 KHz), poich? esso si verifica solo una volta durante ciascun ciclo completo del contatore. Poich? 1544 impulsi di orologio vengono contati in ciascun ciclo del contatore, la catena 120 di conteggio divide il segnale CLKB da 12,352 MHz, per 1544, fornendo cosi il segnale da 8 KHz con il periodo di 125 microsecondi risultante.
l'impulso SFPA di quadro del sistema viene quindi combinato con il segnale CLKA mediante la porta OR 280 fornendo cos? un segnale di temporizzazione principale da 12,352 MHz, MTSA, con un segnale SFPA da 80 nanosecondi una volta ogni 125 microsecondi.
Poich? il circuito di orologio 110 ? designato per risultare l'orologio principale, il circuito di sincronizzazione di orologio 200 deve ottenere il auo impulso di quadro SFPB, dall'impulso di quadro SFPA del sistema del circuito di sincronizzazione di orologio 100, Il circuito di controllo di configurazione applica perci? un segnale di principale A di livello logico 1alla porta 260, Quando l'impulso SFPA di quadro del sistema dal circuito di orologio 100 compare pure sull'ingresso della porta 260, un segnale di livello logico 0 viene applicato all?ingresso di preimpostazione del circuito d'innesco 270, Questo circuito d'innesco applica quindi un segnale di livello logico 0 all'ingresso di carico della catena di conteggio 220 facendo o? che essa abbia ad iniziare la nua sequenza d? conteggio-in sincronismo con l?impulso SFPA di quadro del sistema. Il circuito di sincropiizzazione di orologio 200 fornisce quindi l'impulso SFPB di quadro del sistema nello stesso modo che a stato precedentemente descritto per il circuito di sincronizzazione di orologio Facendo ora riferimento alla figura 2, in essa ? rappresentata la circaiteria del circuito d'innesco 270. Come si ? detto precedentemente, la porta 260 applica un segnale di livello logico 0 all'ingresso di preimpostasione .del circuito di sincronismo 270 in risposta ad un segnale di principale A di livello logico 1 e ad un impulso SITA di quadro del sistema di livello logico 1? Questo segnale di livello logico 0 dalla porta 260 viene applicato all'ingresso di preimpostazione (PRE) del flip-flop F3 facendo s? che esso abbia a fornire un segnale F3Q di livello logico 1 per la durata del segnale SPPA. Il fronte ascendente del segnale F3Q compare simultaneamente con il fronte ascendente del segnale SFPA,come ? rappresentato in figura 3. Quando il segnale SFPA-ritorna ad un livello logico 0, un segnale di livello logico 1 viene applicato all'ingresso PRE del flip-flop F3 e questo fornisce quindi un segnale F3Q di livello logico 0 al verificarsi del fronte Negativo successivo del segnale CLKB, poich? lo ingresso D del flip-flop F3 ? collegato a massa.
Il segnale di uscita F5Q dal flip-flop F5 ? normalmente a livello logico 1. Perci?, segnali di livello logico 1 compaiono in corrispondenza di'entrambi gli ingressi della porta G, facendo cos? in modo che un segnale di livello logico 1, indicato da F4D,abbia a comparire sull'ingresso D del flipflop F4. Quando il fronte verso il positivo successivo di un segnale CIZB compare sull'ingresso d'orologio del flip-flop F4, esso fornisce un segnalo di livello logico 0 indicato da F4Q sulla sua uscita Q, a causa del segnale di 1logico sul suo ingresso 1. Il flip-flop 85 trasferisce il segnale F4Q di. livello logico 0 che compare sul suo ingresso I), alla sua uscita Q, al verificarsi del fronte verso il negativo successivo di un segnale CLFCB. Il flip-flop F5 ? quindi temporizzato una seconda volta in risposta'ad un fronte verso ilnegativo successivo del segnale CLUB che3i verifica 80 nanosecondi dopo. In corrispondenza di questo momento, il segnale F4Q sar? ritornato ad un livello logico 1, poich? il segnale F5Q di livello logico 0 ? stato reazionato al flip-flop F4 attraverso la porta G. Perci?, il segnale F5Q ritorna pure ad un livello logico 1 ed esso ha come conseguenza un impulso verso il negativo da 80 nanosecondi, poich? esso e state temporizzato al verificarsi di impulsi CIKB verso il negativo successivi .
Il segnale F3Q ha posizionamento variabile a causa della posizione variabile del segnale SFPA . Tuttavia, poich? il segnale F5Q ? reazionato alla porta G, esso fa s? che il segnale F4D abbia a ritornare ad un livello logico 0, quando il segnale F5Q passa a livello logico 0. Questa retroazione garantisce che il segnale F5Q abbia una larghezza di impulso di 80 nanosecondi.
Il segnale F5Q ? pure,applicato all'ingresso di
Claims (12)
1. Sistema di sincronizzazione di orologio per lo impiego in un impianto di commutazione includente una pluralit? di circuiti di orologio, ciascuno attivato per fornire impulsi d'orologio periodici,ed un circuito di controllo attivato per fornire esclusivamente un segnale d'orologio principale per ciascun circuito di orologio, il sistema di sincronizzazione d'orologio comprendendo:
una pluralit? di circuiti di sincronizzazione di orologio ciascuno collegato a un .circuito associato dei circuiti di orologio, al circuito di controllo, e ad ogni altro circuito di sinoronizzazione di orologio attivato in risposta ad un numero predeterminato di impulsi di orologio dal circuito di orologio associato e ad un'assenza del segnale d'orologio principale per ciascun altro circuito di orologio, per fornire un impulso di temporizzazione;
ciascun circuito di sincronizzazione d'orologio essendo inoltre attivato in risposta al segnale di orologio principale per ciascun altro circuito d'orologio, all'impulso di temporizzazione da ciascun altro circuito di sincronizzazione e ad un numero predeterminato degli impulsi di orologio dal circuito di orologio associato per fornire l'impulso di temporizzazione ,
2. Sistema di sincronizzazione di orologio secondo la rivendicazione 1, in cui sono inoltre compresi: mezzi di comando a porta collegEiti a ciascun circuito di sincronizzazione di orologio ed al circuito di orologio associato, attivati per combinare l'impulso di temporizzazione con gli impulsi di orologio dal circuito d'orologio associato.
3. Sistema di sincronizzazione di orologio secondo la rivendicazione 2,in cui i mezzi di comando a porta, comprendono una porta OR.
4. Sistema di sincronizzazione di orologio secondo la rivendicazione 2, in cui ciascun circuito di sincronizzazione di orologio comprende:'
mezzi di conteggio collegati al circuito.di orologio associato, attivati per contare impulsi di orologio dal circuito di orologio associato;
mezzi decodificatori collegati ai mezzi di conteggio, attivati in risposta ad un conteggio predeterminato degli impulsi di orologio dal circuito di orologio associato per fornire un segnale del decodificatore;e
mezzi temporizzatori collegati ai mezzi decodificatori, attivati in risposta al segnale del decodificatore e ad un primo fronte di impulso d'orologio successivo per avviare l'impulso di temporizzazione , ed attivati inoltre in risposta ad un secondo fronte dell'impulso di orologio successivo per porre termine all'impulso di temporizzazione?
5. Sistema di sincronizzazione di orologio secondo la rivendicazione 4-, in cui i mezzi temporizzatori comprendono: un flip-flop di tipo I)avente un ingresso di dati collegato ai mezzi decodificatori ed un ingresso d?orologio collegato al circuito d'orologio associato.
6. Sistema di sincronizzazione di orologio .secondo la rivendicazione 4, in cui ciascun circuito di sincronizzazione di orologio comprende inoltre:
mezzi di innesco collegati al circuito di controllo e a ciascun altro circuito di sincronizzazione di orologio, attivati in risposta al seghale di orologio principale per ciascun altro circuito di orologio ed,all'impulso di temporizzazione da ciascun altro circuito di sincronizzazione di orologio per fornire un segnale di azzeramento;
i mezzi di conteggio essendo attivati in risjjosta al segnale di azzeramento per avviare il conteggio di impulsi di orologio dal circuito di orologio associato.
7. Sistema di sincronizzazione di orologio secondo la rivendicazione 6 in cui i mezzi di innesco comprendono: .
mezzi a porta,collegati al circuito di controllo e a ciascun altro circuito di sincronizzazione di orologio, attivati in risposta al segnale d? orologio principale per ciascun altro circuito di orologio e all'impulso di temporizzazione d? ciascun altro circuito di sincronizzazione di orologio per fornire un segnale di preimpostazione ;
primi mezzi di memoria collegati ai mezzi di comando a porta attivati in risposta al segnale di preimposta^? zione per fornire un primo segnale di memorizzazione;
secondi mezzi di memoria collegati ai primi mezzi di memoria e al circuito d'orologio associato attivati in risposta al primo segnale di memorizzazione e ad un primo fronte dell'impulso di orologio successivo per fornire un secondo segnale di memorizzazione;
terzi m?zzi di memoria collegati ai secondi mezzi di memoria ed un circuito d'orologio associato, attivati in risposta al secondo segnale di'memorizadizione ed un secondo fronte dell'impulso d'orologio successivo per fornire un terzo segnale d? memorizzazione.
8. Circuito di sincronizzazione d:i'orologio seconcio la rivendicazione 7,in cui i secondi mezzi di memoria, sono inoltro attivati in risposta al terzo segnale di memorisczazione e ad un terzo fronte dell'impulso di orologio successivo per inibire il secondo segnale di memorizzazione;? i terzi mezzi di memoria sono inoltre attivati in risposta ad un'assenza del.secondo segnale di memorizzazione e ad un quarto fronte dell'impulso di orologio successivo per inibire il terzo segnale di memorizzazione .
3. Sistema di sincronizzazione di orologio secondo la rivendicazione 4, in cui i primi, secondi, terzi mezzi di memoria comprendono un primo, secondo e terzo flip-flop rispettivamente.
10. Sistema di sincronizzazione eli orologio secondo la rivendicazione 9,in cui il primo flip-flop comprende:
un flip-flop di tipo D avente un ingresso di preimpostazione collegato ai mezzi a porta, un ingresso di dati collegato a massa ed un ingresso d? orologio collegato al circuito d'orologio associato.
11. Sistema di sincronizzazione rii orologio secondo la rivendicazione 9?in cui il secondo flip-flop comprende: una porta AITI collegata,al primo ed al terzo flipflop, un flip-flop di tipo-D avente un-inareeno di dati collegato alla porta AND, ed un inc esso d'croio,gio collegato al circuito d 'orologio associato.
12. Sistema di sincronizzazione di orologio secondo la rivendicazione 2, in cui il terzo flip-flop comprende: un flip-flo di tipo D avente un ingresso di dati col legato ctl secondo flip-flop ed un ingresso d'orologio collegato al circuito d' orologio associato.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/332,137 US4412342A (en) | 1981-12-18 | 1981-12-18 | Clock synchronization system |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| IT8224813A0 IT8224813A0 (it) | 1982-12-17 |
| IT8224813A1 true IT8224813A1 (it) | 1984-06-17 |
| IT1191141B IT1191141B (it) | 1988-02-24 |
Family
ID=23296864
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| IT24813/82A IT1191141B (it) | 1981-12-18 | 1982-12-17 | Sistema di sincronizzazione d'orologio |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4412342A (it) |
| JP (1) | JPS58111440A (it) |
| BE (1) | BE895382A (it) |
| CA (1) | CA1176714A (it) |
| IT (1) | IT1191141B (it) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4521897A (en) * | 1983-07-29 | 1985-06-04 | Zenith Electronics Corporation | Apparatus for synchronizing the operation of master and slave counters |
| US4635249A (en) * | 1985-05-03 | 1987-01-06 | At&T Information Systems Inc. | Glitchless clock signal control circuit for a duplicated system |
| US4758747A (en) * | 1986-05-30 | 1988-07-19 | Advanced Micro Devices, Inc. | Programmable logic device with buried registers selectively multiplexed with output registers to ports, and preload circuitry therefor |
| US4733353A (en) * | 1985-12-13 | 1988-03-22 | General Electric Company | Frame synchronization of multiply redundant computers |
| US4714924A (en) * | 1985-12-30 | 1987-12-22 | Eta Systems, Inc. | Electronic clock tuning system |
| US4651103A (en) | 1985-12-30 | 1987-03-17 | At&T Company | Phase adjustment system |
| US4860006A (en) * | 1986-06-05 | 1989-08-22 | Michael Barall | Heartbeat collision avoidance method and circuit |
| US4769558A (en) * | 1986-07-09 | 1988-09-06 | Eta Systems, Inc. | Integrated circuit clock bus layout delay system |
| JPS6345670A (ja) * | 1986-08-13 | 1988-02-26 | Hitachi Ltd | プロセツサ間同期装置 |
| US4868514A (en) * | 1987-11-17 | 1989-09-19 | International Business Machines Corporation | Apparatus and method for digital compensation of oscillator drift |
| US4899351A (en) * | 1988-07-18 | 1990-02-06 | Western Digital Corporation | Transient free clock switch logic |
| US4977581A (en) * | 1988-08-18 | 1990-12-11 | Unisys Corporation | Multiple frequency clock system |
| DE3833940A1 (de) * | 1988-09-22 | 1990-04-05 | Siemens Ag | Verfahren zur neusynchronisation einer vermittlungsstelle in einem fernmeldenetz |
| JPH0797328B2 (ja) * | 1988-10-25 | 1995-10-18 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | フオールト・トレラント同期システム |
| US5118975A (en) * | 1990-03-05 | 1992-06-02 | Thinking Machines Corporation | Digital clock buffer circuit providing controllable delay |
| CA2047641C (en) * | 1991-07-23 | 2000-01-11 | Ed Gancarcik | Basic rate interface |
| US5812832A (en) * | 1993-01-29 | 1998-09-22 | Advanced Micro Devices, Inc. | Digital clock waveform generator and method for generating a clock signal |
| US5422914A (en) * | 1993-09-07 | 1995-06-06 | Motorola, Inc. | System and method for synchronizing data communications between two devices operating at different clock frequencies |
| US5533072A (en) * | 1993-11-12 | 1996-07-02 | International Business Machines Corporation | Digital phase alignment and integrated multichannel transceiver employing same |
| US5422915A (en) * | 1993-12-23 | 1995-06-06 | Unisys Corporation | Fault tolerant clock distribution system |
| US5574753A (en) * | 1993-12-23 | 1996-11-12 | Unisys Corporation | Glitch free clock start/stop control circuit for outputting a single clock signal and a single sync signal from a plurality of sync signal inputs and a plurality of clock signal inputs |
| US6064707A (en) | 1995-12-22 | 2000-05-16 | Zilog, Inc. | Apparatus and method for data synchronizing and tracking |
| US6738442B1 (en) | 2000-01-19 | 2004-05-18 | Agere Systems Inc. | Pulse detection and synchronization system |
| CN1612959A (zh) * | 2002-01-04 | 2005-05-04 | 纳幕尔杜邦公司 | 具有拉伸能力改进的密封外表面的粘合聚酯填充纤维棉絮 |
| US6970045B1 (en) | 2003-06-25 | 2005-11-29 | Nel Frequency Controls, Inc. | Redundant clock module |
| DE102004027503B4 (de) * | 2004-06-04 | 2012-08-16 | Robert Bosch Gmbh | Verfahren zur Etablierung einer globalen Zeitbasis in einem zeitgesteuerten Kommunikationssystem und Kommunikationssystem |
| US8334495B2 (en) * | 2008-06-25 | 2012-12-18 | Semiconductor Energy Laboratory Co., Ltd. | Photometric device including a photoelectric conversion element for detecting illuminance of light |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4019143A (en) * | 1976-05-10 | 1977-04-19 | Bell Telephone Laboratories, Incorporated | Standby apparatus for clock signal generators |
| US4156200A (en) * | 1978-03-20 | 1979-05-22 | Bell Telephone Laboratories, Incorporated | High reliability active-standby clock arrangement |
| US4282493A (en) * | 1979-07-02 | 1981-08-04 | Motorola, Inc. | Redundant clock signal generating circuitry |
-
1981
- 1981-12-18 US US06/332,137 patent/US4412342A/en not_active Expired - Fee Related
-
1982
- 1982-12-03 CA CA000416987A patent/CA1176714A/en not_active Expired
- 1982-12-16 JP JP57219364A patent/JPS58111440A/ja active Pending
- 1982-12-17 IT IT24813/82A patent/IT1191141B/it active
- 1982-12-17 BE BE2/59957A patent/BE895382A/fr not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US4412342A (en) | 1983-10-25 |
| JPS58111440A (ja) | 1983-07-02 |
| IT1191141B (it) | 1988-02-24 |
| CA1176714A (en) | 1984-10-23 |
| BE895382A (fr) | 1983-04-15 |
| IT8224813A0 (it) | 1982-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| IT8224813A1 (it) | Sistema di sincronizzazione d'orologio | |
| US4160154A (en) | High speed multiple event timer | |
| GB1264023A (en) | Frame synchronisation system | |
| KR900000087B1 (ko) | 병렬 동기 운전장치 | |
| SU1206780A1 (ru) | Устройство дл умножени частоты на код | |
| SU1660153A1 (ru) | Преобразователь серии импульсов в прямоугольный импульс | |
| US3596186A (en) | Device for counting impulses | |
| SU1179334A1 (ru) | Умножитель частоты | |
| SU1432754A1 (ru) | Умножитель частоты следовани импульсов | |
| SU1363172A1 (ru) | Устройство дл синхронизации вычислительной системы | |
| KR960012470B1 (ko) | 프로그램 가능한 타임아웃 타이머 | |
| RU2047939C1 (ru) | Ждущий формирователь импульсов | |
| SU1280695A1 (ru) | Устройство дл задержки импульсов | |
| RU1780187C (ru) | Резервированный делитель частоты | |
| SU1713094A2 (ru) | Формирователь спаренных импульсов | |
| SU834848A1 (ru) | Генератор серии импульсов | |
| SU1661966A1 (ru) | Цифрова регулируема лини задержки | |
| SU1164889A1 (ru) | Преобразователь частота-код | |
| RU1829111C (ru) | Устройство дл умножени частоты | |
| SU978355A1 (ru) | Делитель частоты следовани импульсов на 2п-1 | |
| SU553737A1 (ru) | Устройство синхронизации | |
| SU993197A1 (ru) | Устройство дл формировани временных кодов | |
| RU1798901C (ru) | Однотактный умножитель частоты | |
| SU1636990A1 (ru) | Формирователь пачек импульсов | |
| SU1437858A1 (ru) | Вычислительное устройство |