JPH0158895B2 - - Google Patents
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- JPH0158895B2 JPH0158895B2 JP5578182A JP5578182A JPH0158895B2 JP H0158895 B2 JPH0158895 B2 JP H0158895B2 JP 5578182 A JP5578182 A JP 5578182A JP 5578182 A JP5578182 A JP 5578182A JP H0158895 B2 JPH0158895 B2 JP H0158895B2
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- Japan
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- nand gate
- bistable circuit
- counter
- output signal
- Prior art date
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- 230000001360 synchronised effect Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 2
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
- H03K5/15033—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of bistable devices
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
本発明は入力信号のリーデイングエツジの近傍
においてクロツクパルスに同期した３系統以上の
タイミングパルスを発生させる同期パルス発生装
置に関し、きわめて少ないゲート数で構成された
装置を実現するものである。
においてクロツクパルスに同期した３系統以上の
タイミングパルスを発生させる同期パルス発生装
置に関し、きわめて少ないゲート数で構成された
装置を実現するものである。
第１図は本発明の一実施例における同期パルス
発生装置の論理構成図である。同図において、Ｘ
は任意の時刻にレベルの変化する入力信号が印加
される信号入力端子であり、Ｙはクロツクパルス
入力端子であり、Z1，Z2，Z3はそれぞれ第１、第
２、第３の同期パルス出力端子である。
発生装置の論理構成図である。同図において、Ｘ
は任意の時刻にレベルの変化する入力信号が印加
される信号入力端子であり、Ｙはクロツクパルス
入力端子であり、Z1，Z2，Z3はそれぞれ第１、第
２、第３の同期パルス出力端子である。
前記信号入力端子ＸにはNANDゲート１の入
力端子が接続され、前記NANDゲート１の出力
端子とNANDゲート２の入力端子、さらには前
記NANDゲート２の出力端子と前記NANDゲー
ト１の他方の入力端子がたがいにクロスカツプリ
ング接続されて第１の双安定回路１００が構成さ
れている。前記NANDゲート１の出力端子には
NANDゲート３の入力端子が接続され、前記
NANDゲート３の他方の入力端子は信号入力端
子Ｘに接続され、同出力端子はインバータ４の入
力端子に接続されており、また、NANDゲート
５の出力端子がNANDゲート６の入力端子に接
続され、前記NANDゲート６の出力端子と
NANDゲート７の入力端子、さらには前記
NANDゲート７の出力端子と前記NANDゲート
６の他方の入力端子がたがいにクロスカツプリン
グ接続されて第２の双安定回路２００が構成され
ている。前記NANDゲート７の他方の入力端子
は前記インバータ４の出力端子に接続され、前記
NANDゲート６の出力端子にはNANDゲート８
の第１の入力端子が接続され、前記NANDゲー
ト８の出力端子は前記NANDゲート２の他方の
入力端子に接続されている。
力端子が接続され、前記NANDゲート１の出力
端子とNANDゲート２の入力端子、さらには前
記NANDゲート２の出力端子と前記NANDゲー
ト１の他方の入力端子がたがいにクロスカツプリ
ング接続されて第１の双安定回路１００が構成さ
れている。前記NANDゲート１の出力端子には
NANDゲート３の入力端子が接続され、前記
NANDゲート３の他方の入力端子は信号入力端
子Ｘに接続され、同出力端子はインバータ４の入
力端子に接続されており、また、NANDゲート
５の出力端子がNANDゲート６の入力端子に接
続され、前記NANDゲート６の出力端子と
NANDゲート７の入力端子、さらには前記
NANDゲート７の出力端子と前記NANDゲート
６の他方の入力端子がたがいにクロスカツプリン
グ接続されて第２の双安定回路２００が構成され
ている。前記NANDゲート７の他方の入力端子
は前記インバータ４の出力端子に接続され、前記
NANDゲート６の出力端子にはNANDゲート８
の第１の入力端子が接続され、前記NANDゲー
ト８の出力端子は前記NANDゲート２の他方の
入力端子に接続されている。
一方、クロツクパルス入力端子ＹにはＴフリツ
プフロツプ回路９のクロツク端子T1が接続され、
前記Ｔフリツプフロツプ回路９の反転出力端子
Q1にはＴフリツプフロツプ回路１０のクロツク
端子T2が接続されて、前記Ｔフリツプフロツプ
回路９および１０によつて２ビツトのアツプカウ
ンタ３００が構成されている。前記Ｔフリツプフ
ロツプ回路９のリセツト端子R1と前記Ｔフリツ
プフロツプ回路１０のリセツト端子R2は、いず
れもNANDゲート３の出力端子に接続されてい
る。
プフロツプ回路９のクロツク端子T1が接続され、
前記Ｔフリツプフロツプ回路９の反転出力端子
Q1にはＴフリツプフロツプ回路１０のクロツク
端子T2が接続されて、前記Ｔフリツプフロツプ
回路９および１０によつて２ビツトのアツプカウ
ンタ３００が構成されている。前記Ｔフリツプフ
ロツプ回路９のリセツト端子R1と前記Ｔフリツ
プフロツプ回路１０のリセツト端子R2は、いず
れもNANDゲート３の出力端子に接続されてい
る。
また、前記Ｔフリツプフロツプ回路９の出力端
子Q1にはNANDゲート５ならびにNANDゲート
８の第２の入力端子が接続され、前記Ｔフリツプ
フロツプ回路１０の出力端子Q2には前記NAND
ゲート５の第３の入力端子が接続され、同反転出
力端子2には前記NANDゲート８の第３の入力
端子が接続されている。
子Q1にはNANDゲート５ならびにNANDゲート
８の第２の入力端子が接続され、前記Ｔフリツプ
フロツプ回路１０の出力端子Q2には前記NAND
ゲート５の第３の入力端子が接続され、同反転出
力端子2には前記NANDゲート８の第３の入力
端子が接続されている。
さらに、NANDゲート１１の第１の入力端子
がインバータ４の出力端子に接続され、同第２の
入力端子がNANDゲート７の出力端子に接続さ
れ、同第３の入力端子がＴフリツプフロツプ回路
９の出力端子Q1に接続され、同第４の入力端子
がＴフリツプフロツプ回路１０の反転出力端子
Q2に接続され、同出力端子は第１の同期パルス
出力端子Z1に接続されている。前記Ｔフリツプフ
ロツプ回路９の出力端子Q1にはNANDゲート１
２の入力端子が接続され、前記NANDゲート１
２の他方の入力端子は前記Ｔフリツプフロツプ回
路１０の出力端子Q2に接続され、同出力端子は
第２の同期パルス出力端子Z2に接続されている。
NANDゲート６の出力端子にはNANDゲート１
３の入力端子が接続され、前記NANDゲート１
３の他方の入力端子は前記Ｔフリツプフロツプ回
路１０の反転出力端子2に接続され、同出力端
子は第３の同期パルス出力端子Z3に接続されてい
る。
がインバータ４の出力端子に接続され、同第２の
入力端子がNANDゲート７の出力端子に接続さ
れ、同第３の入力端子がＴフリツプフロツプ回路
９の出力端子Q1に接続され、同第４の入力端子
がＴフリツプフロツプ回路１０の反転出力端子
Q2に接続され、同出力端子は第１の同期パルス
出力端子Z1に接続されている。前記Ｔフリツプフ
ロツプ回路９の出力端子Q1にはNANDゲート１
２の入力端子が接続され、前記NANDゲート１
２の他方の入力端子は前記Ｔフリツプフロツプ回
路１０の出力端子Q2に接続され、同出力端子は
第２の同期パルス出力端子Z2に接続されている。
NANDゲート６の出力端子にはNANDゲート１
３の入力端子が接続され、前記NANDゲート１
３の他方の入力端子は前記Ｔフリツプフロツプ回
路１０の反転出力端子2に接続され、同出力端
子は第３の同期パルス出力端子Z3に接続されてい
る。
さて、第１図に示した同期パルス発生装置の動
作の概要を第２図の信号波形図に基づいて説明す
る。第２図のYa，Xaはそれぞれクロツクパルス
入力端子Ｙ、信号入力端子Ｘに印加される信号波
形、１ａ，２ａ，３ａ，４ａ，５ａ，６ａ，７
ａ，８ａはそれぞれNANDゲート１，２，３、
インバータ４、NANDゲート５，６，７，８の
出力信号波形、９ａはＴフリツプフロツプ回路９
の出力端子Q1に現われる信号波形、１０ａ，１
０ｂはそれぞれＴフリツプフロツプ回路１０の出
力端子Q2、同反転出力端子2に現われる信号波
形、１１ａ，１２ａ，１３ａはそれぞれNAND
ゲート１１，１２，１３の出力信号波形である。
作の概要を第２図の信号波形図に基づいて説明す
る。第２図のYa，Xaはそれぞれクロツクパルス
入力端子Ｙ、信号入力端子Ｘに印加される信号波
形、１ａ，２ａ，３ａ，４ａ，５ａ，６ａ，７
ａ，８ａはそれぞれNANDゲート１，２，３、
インバータ４、NANDゲート５，６，７，８の
出力信号波形、９ａはＴフリツプフロツプ回路９
の出力端子Q1に現われる信号波形、１０ａ，１
０ｂはそれぞれＴフリツプフロツプ回路１０の出
力端子Q2、同反転出力端子2に現われる信号波
形、１１ａ，１２ａ，１３ａはそれぞれNAND
ゲート１１，１２，１３の出力信号波形である。
時刻t1以前にNANDゲート２およびNANDゲ
ート６の出力レベルが“０”になつているもの
で、時刻t1において信号入力端子Ｘのレベルが
“０”から“１”に移行すると、NANDゲート３
の出力レベルが“１”から“０”に移行し、カウ
ンタ３００のリセツト状態が解除され、続いてイ
ンバータ４の出力レベルが“０”から“１”に移
行する。
ート６の出力レベルが“０”になつているもの
で、時刻t1において信号入力端子Ｘのレベルが
“０”から“１”に移行すると、NANDゲート３
の出力レベルが“１”から“０”に移行し、カウ
ンタ３００のリセツト状態が解除され、続いてイ
ンバータ４の出力レベルが“０”から“１”に移
行する。
時刻t2において、クロツクパルスのリーデイン
グエツジが到来してクロツクパルス入力端子Ｙの
レベルが“１”に移行すると、Ｔフリツプフロツ
プ回路９の出力端子Q1のレベルが“０”から
“１”に移行し、続いてNANDゲート１１の出力
レベルが“１”から“０”に移行する。
グエツジが到来してクロツクパルス入力端子Ｙの
レベルが“１”に移行すると、Ｔフリツプフロツ
プ回路９の出力端子Q1のレベルが“０”から
“１”に移行し、続いてNANDゲート１１の出力
レベルが“１”から“０”に移行する。
時刻t3において、クロツクパルスのリーデイン
グエツジが再び到来すると、前記Ｔフリツプフロ
ツプ回路９の出力端子Q1のレベルは“０”に移
行し、続いて前記NANDゲート１１の出力レベ
ルが“１”に移行し、さらにＴフリツプフロツプ
回路１０の出力端子Q2のレベルが“０”から
“１”に移行し、続いて同反転出力端子2のレベ
ルが“１”から“０”に移行する。
グエツジが再び到来すると、前記Ｔフリツプフロ
ツプ回路９の出力端子Q1のレベルは“０”に移
行し、続いて前記NANDゲート１１の出力レベ
ルが“１”に移行し、さらにＴフリツプフロツプ
回路１０の出力端子Q2のレベルが“０”から
“１”に移行し、続いて同反転出力端子2のレベ
ルが“１”から“０”に移行する。
時刻t4において、クロツクパルスのリーデイン
グエツジが到来したとき、前記Ｔフリツプフロツ
プ回路９の出力端子Q1のレベルが“１”に移行
し、カウンタ３００の出力Q2，Q1が〔11〕にな
るのでNANDゲート５の出力レベルが“１”か
ら“０”に移行し、続いてNANDゲート６の出
力レベルが“０”から“１”に移行し、NAND
ゲート７の出力レベルが“１”かな“０”に移行
する。
グエツジが到来したとき、前記Ｔフリツプフロツ
プ回路９の出力端子Q1のレベルが“１”に移行
し、カウンタ３００の出力Q2，Q1が〔11〕にな
るのでNANDゲート５の出力レベルが“１”か
ら“０”に移行し、続いてNANDゲート６の出
力レベルが“０”から“１”に移行し、NAND
ゲート７の出力レベルが“１”かな“０”に移行
する。
また、前記カウンタ３００の出力が〔11〕にな
ることにより、NANDゲート１２の出力レベル
が“１”から“０”に移行する。
ることにより、NANDゲート１２の出力レベル
が“１”から“０”に移行する。
時刻t5において、クロツクパルスのリーデイン
グエツジが到来すると、前記カウンタ３００の出
力は〔00〕となり、その結果、NANDゲート１
３の出力レベルが“１”から“０”に移行する。
グエツジが到来すると、前記カウンタ３００の出
力は〔00〕となり、その結果、NANDゲート１
３の出力レベルが“１”から“０”に移行する。
また、前記Ｔフリツプフロツプ回路９の出力レ
ベルの“０”への移行によつて前記NANDゲー
ト５および前記NANDゲート１２の出力レベル
が“１”に移行する。
ベルの“０”への移行によつて前記NANDゲー
ト５および前記NANDゲート１２の出力レベル
が“１”に移行する。
時刻t6において、クロツクパルスのリーデイン
グエツジが到来すると、前記カウンタ３００の出
力は〔01〕となるのでNANDゲート８の出力レ
ベルが“１”から“０”に移行し、続いて
NANDゲート２の出力レベルが“０”から“１”
に移行し、前記NANDゲート１の出力レベルは
“１”から“０”に移行し、さらに前記NANDゲ
ート３の出力レベルが“１”に移行し、前記イン
バータ４の出力レベルは“０”に移行する。
グエツジが到来すると、前記カウンタ３００の出
力は〔01〕となるのでNANDゲート８の出力レ
ベルが“１”から“０”に移行し、続いて
NANDゲート２の出力レベルが“０”から“１”
に移行し、前記NANDゲート１の出力レベルは
“１”から“０”に移行し、さらに前記NANDゲ
ート３の出力レベルが“１”に移行し、前記イン
バータ４の出力レベルは“０”に移行する。
前記インバータ４の出力レベルの“０”への移
行によつてNANDゲート７の出力レベルが“１”
に移行し、続いてNANDゲート６の出力レベル
が“０”に移行し、NANDゲート１３の出力レ
ベルは“１”に戻る。
行によつてNANDゲート７の出力レベルが“１”
に移行し、続いてNANDゲート６の出力レベル
が“０”に移行し、NANDゲート１３の出力レ
ベルは“１”に戻る。
また、前記NANDゲート３の出力レベルの
“１”への移行によつて前記カウンタ３００がリ
セツトされて、その出力は〔00〕となるので、前
記NANDゲート８の出力レベルは“１”に戻る。
“１”への移行によつて前記カウンタ３００がリ
セツトされて、その出力は〔00〕となるので、前
記NANDゲート８の出力レベルは“１”に戻る。
時刻t7において、信号入力端子Ｘのレベルが
“０”に移行すると、NANDゲート１の出力レベ
ルが“１”に移行し、さらにNANDゲート２の
出力レベルが“０”に移行して次の同期パルスの
発生のための準備動作が完了する。
“０”に移行すると、NANDゲート１の出力レベ
ルが“１”に移行し、さらにNANDゲート２の
出力レベルが“０”に移行して次の同期パルスの
発生のための準備動作が完了する。
時刻t8において、信号入力端子Ｘのレベルが
“１”に移行すると、NANDゲート３とNAND
ゲート４の出力レベルは時刻t1のときと同様に変
化し、時刻t9においてクロツクパルスのリーデイ
ングエツジが到来すると、カウンタ３００の出力
は〔01〕となつてNANDゲート１１の出力レベ
ルは時刻t2のときと同様に“０”に移行し、時刻
t10においてクロツクパルスのリーデイングエツ
ジが到来すると、時刻t3のときと同様に前記カウ
ンタ３００の出力が〔10〕に変化して、前記
NANDゲート１１の出力レベルは“１”に移行
する。
“１”に移行すると、NANDゲート３とNAND
ゲート４の出力レベルは時刻t1のときと同様に変
化し、時刻t9においてクロツクパルスのリーデイ
ングエツジが到来すると、カウンタ３００の出力
は〔01〕となつてNANDゲート１１の出力レベ
ルは時刻t2のときと同様に“０”に移行し、時刻
t10においてクロツクパルスのリーデイングエツ
ジが到来すると、時刻t3のときと同様に前記カウ
ンタ３００の出力が〔10〕に変化して、前記
NANDゲート１１の出力レベルは“１”に移行
する。
以後同様にして時刻t11においてクロツクパル
スのリーデイングエツジが到来すると、前記カウ
ンタ３００の出力ならびに各ゲートの出力は時刻
t4のときと同様に変化し、時刻t12においては、時
刻t5のときと同様に変化し、時刻t13においては時
刻t6のときと同様に変化する。
スのリーデイングエツジが到来すると、前記カウ
ンタ３００の出力ならびに各ゲートの出力は時刻
t4のときと同様に変化し、時刻t12においては、時
刻t5のときと同様に変化し、時刻t13においては時
刻t6のときと同様に変化する。
この様にして、第１図に示した同期パルス発生
装置では、信号入力端子Ｘに印加される入力信号
のリーデイングエツジ近傍において、クロツクパ
ルスに同期したたがいに発生期間の重なり合わな
い３系統のタイミングパルスが得られる。
装置では、信号入力端子Ｘに印加される入力信号
のリーデイングエツジ近傍において、クロツクパ
ルスに同期したたがいに発生期間の重なり合わな
い３系統のタイミングパルスが得られる。
ところで、従来から多用されてきたこの種の同
期パルス発生装置はフリツプフロツプ回路を多段
接続して、シフトレジスタを構成し、各フリツプ
フロツプ回路の出力をデコードして出力パルスを
得るのが常であつたが、その場合、第１図の装置
と同様に３系統のたがいに重なり合わないタイミ
ングパルスを得るためには少なくとも５個のフリ
ツプフロツプ回路と３個のデコードのための一致
ゲートを必要とし、総ゲート数としては33個以上
を必要とした。
期パルス発生装置はフリツプフロツプ回路を多段
接続して、シフトレジスタを構成し、各フリツプ
フロツプ回路の出力をデコードして出力パルスを
得るのが常であつたが、その場合、第１図の装置
と同様に３系統のたがいに重なり合わないタイミ
ングパルスを得るためには少なくとも５個のフリ
ツプフロツプ回路と３個のデコードのための一致
ゲートを必要とし、総ゲート数としては33個以上
を必要とした。
これに対して本発明の同期パルス発生装置は第
１図からも明らかな様に23個の一致ゲートによつ
て構成することが出来（フリツプフロツプ回路は
６個の一致ゲートによつて構成されるものとして
いる。）、総ゲート数を従来の３分の２程度に削減
することが出来る。
１図からも明らかな様に23個の一致ゲートによつ
て構成することが出来（フリツプフロツプ回路は
６個の一致ゲートによつて構成されるものとして
いる。）、総ゲート数を従来の３分の２程度に削減
することが出来る。
なお、本発明の実施態様は必らずしも第１図の
構成に限定されるものではなく、NANDゲート
は他の一致ゲートに置き換えることも出来るし、
この様な論理構成をさらに等価変換してI2L回路
やCMOS回路を構成することが出来る。
構成に限定されるものではなく、NANDゲート
は他の一致ゲートに置き換えることも出来るし、
この様な論理構成をさらに等価変換してI2L回路
やCMOS回路を構成することが出来る。
また、カウンタ３００のビツト数を増加させる
ことにより３系統以上のタイミングパルスを容易
に得ることが出来るし、セツト端子（NANDゲ
ート１の入力端子）が信号入力端子Ｘに接続さ
れ、NANDゲート８の出力信号によつてリセツ
トされる双安定回路１００や、セツト端子
（NANDゲート６の入力端子）がNANDゲート
５の出力端子に接続され、前記NANDゲート８
の出力信号に基づいてリセツトされる双安定回路
２００の構成としては必らずしも２個のNAND
ゲートの入出力端子のクロスカツプリング接続に
よらなくとも、例えばCMOS回路において多用
されているクロツクド・インバータなどを用いる
ことも出来る。
ことにより３系統以上のタイミングパルスを容易
に得ることが出来るし、セツト端子（NANDゲ
ート１の入力端子）が信号入力端子Ｘに接続さ
れ、NANDゲート８の出力信号によつてリセツ
トされる双安定回路１００や、セツト端子
（NANDゲート６の入力端子）がNANDゲート
５の出力端子に接続され、前記NANDゲート８
の出力信号に基づいてリセツトされる双安定回路
２００の構成としては必らずしも２個のNAND
ゲートの入出力端子のクロスカツプリング接続に
よらなくとも、例えばCMOS回路において多用
されているクロツクド・インバータなどを用いる
ことも出来る。
さらに、第１図ではNANDゲート３の出力端
子にＴフリツプフロツプ回路９および１０のリセ
ツト端子を接続することによつて前記NANDゲ
ート３の出力信号をカウンタ３００のイネーブル
信号としているが、前記NANDゲート３あるい
はインバータ４の出力信号によつて前記カウンタ
３００へのクロツクパルスの供給をコントロール
する様に構成しても良い。
子にＴフリツプフロツプ回路９および１０のリセ
ツト端子を接続することによつて前記NANDゲ
ート３の出力信号をカウンタ３００のイネーブル
信号としているが、前記NANDゲート３あるい
はインバータ４の出力信号によつて前記カウンタ
３００へのクロツクパルスの供給をコントロール
する様に構成しても良い。
第３図は本発明の別の実施例を示したもので、
カウンタ３００のビツト数を３とすることにより
５クロツク分のパルス幅を有する第１の出力信号
と、前記第１の出力信号よりも１クロツク分遅れ
て発生し、１クロツク分のパルス幅を有する第２
の出力信号と、前記第２の出力信号よりもさらに
１クロツク分遅れて発生し、１クロツク分のパル
ス幅を有する第３の出力信号を、それぞれ第１の
同期パルス出力端子Z1、第２の同期パルス出力端
子Z2、第３の同期パルスZ3より得ることが出来
る。
カウンタ３００のビツト数を３とすることにより
５クロツク分のパルス幅を有する第１の出力信号
と、前記第１の出力信号よりも１クロツク分遅れ
て発生し、１クロツク分のパルス幅を有する第２
の出力信号と、前記第２の出力信号よりもさらに
１クロツク分遅れて発生し、１クロツク分のパル
ス幅を有する第３の出力信号を、それぞれ第１の
同期パルス出力端子Z1、第２の同期パルス出力端
子Z2、第３の同期パルスZ3より得ることが出来
る。
図中、１５，１８，２１，２２，２３は
NANDゲート、２０はＴフリツプフロツプ回路
で、そのほかは第１図に示したものと同様である
ので、同一の符号を付している。
NANDゲート、２０はＴフリツプフロツプ回路
で、そのほかは第１図に示したものと同様である
ので、同一の符号を付している。
なお、第３図の装置の基本的な動作は第１図の
装置と同じであるので、ここでは動作の説明は省
略し、第４図に第２図と同じ要領で第３図の各部
の信号波形図を示すにとどめる。
装置と同じであるので、ここでは動作の説明は省
略し、第４図に第２図と同じ要領で第３図の各部
の信号波形図を示すにとどめる。
この様に本発明の同期パルス発生装置は、セツ
ト端子に入力信号が与えられる第１の双安定回路
（前記実施例における１００に相当）と、入力端
子に前記入力信号と前記第１の双安定回路の出力
信号が与えられる第１の一致ゲート（同３に相
当）と、前記第１の一致ゲートの出力信号をイネ
ーブル信号としてクロツクパルスのカウント動作
を行なうカウンタ（同３００に相当）と、前記第
１の一致ゲートが出力信号を発生した後に前記カ
ウンタの第１のカウント値（第１図の実施例では
〔11〕）において出力信号を発生する第２の一致ゲ
ート（同５に相当）と、セツト端子に前記第２の
一致ゲートの出力信号が与えられる第２の双安定
回路（同２００に相当）と、前記第２の双安定回
路がセツトされた後に前記カウンタの第２のカウ
ント値（第１図の実施例においては〔01〕）にお
いて出力信号を発生し、該出力信号によつて前記
第１の双安定回路と前記第２の双安定回路をリセ
ツト状態に移行せしめる第３の一致ゲート（同８
に相当）と、前記第２の双安定回路の出力と前記
カウンタの出力をデコードして少なくとも３種類
のたがいに発生区間の異なるタイミングパルスを
取り出す出力手段（第１図の実施例においては
NANDゲート１１，１２，１３によつて該出力
手段が構成されている。）を備えたことを特徴と
するもので、きわめて少ないゲート数で、入力信
号のリーデイングエツジ近傍においてクロツクパ
ルスに同期したタイミングパルスを得ることが出
来、大なる効果を奏する。
ト端子に入力信号が与えられる第１の双安定回路
（前記実施例における１００に相当）と、入力端
子に前記入力信号と前記第１の双安定回路の出力
信号が与えられる第１の一致ゲート（同３に相
当）と、前記第１の一致ゲートの出力信号をイネ
ーブル信号としてクロツクパルスのカウント動作
を行なうカウンタ（同３００に相当）と、前記第
１の一致ゲートが出力信号を発生した後に前記カ
ウンタの第１のカウント値（第１図の実施例では
〔11〕）において出力信号を発生する第２の一致ゲ
ート（同５に相当）と、セツト端子に前記第２の
一致ゲートの出力信号が与えられる第２の双安定
回路（同２００に相当）と、前記第２の双安定回
路がセツトされた後に前記カウンタの第２のカウ
ント値（第１図の実施例においては〔01〕）にお
いて出力信号を発生し、該出力信号によつて前記
第１の双安定回路と前記第２の双安定回路をリセ
ツト状態に移行せしめる第３の一致ゲート（同８
に相当）と、前記第２の双安定回路の出力と前記
カウンタの出力をデコードして少なくとも３種類
のたがいに発生区間の異なるタイミングパルスを
取り出す出力手段（第１図の実施例においては
NANDゲート１１，１２，１３によつて該出力
手段が構成されている。）を備えたことを特徴と
するもので、きわめて少ないゲート数で、入力信
号のリーデイングエツジ近傍においてクロツクパ
ルスに同期したタイミングパルスを得ることが出
来、大なる効果を奏する。
第１図は本発明の一実施例の論理構成図、第２
図は第１図の各部の信号波形図、第３図は本発明
の別の実施例の論理構成図、第４図は第３図の各
部の信号波形図である。 Ｘ……信号入力端子、Ｙ……クロツクパルス入
力端子、Z1〜Z3……同期パルス出力端子、１〜
３，５〜８，１１〜１３，１５，１８，２１〜２
３……NAND回路、９，１０，２０……Ｔフリ
ツプフロツプ回路、１００，２００……双安定回
路、３００……カウンタ。
図は第１図の各部の信号波形図、第３図は本発明
の別の実施例の論理構成図、第４図は第３図の各
部の信号波形図である。 Ｘ……信号入力端子、Ｙ……クロツクパルス入
力端子、Z1〜Z3……同期パルス出力端子、１〜
３，５〜８，１１〜１３，１５，１８，２１〜２
３……NAND回路、９，１０，２０……Ｔフリ
ツプフロツプ回路、１００，２００……双安定回
路、３００……カウンタ。
Claims (1)
- 【特許請求の範囲】 １ セツト端子に入力信号が与えられる第１の双
安定回路と、入力端子に前記入力信号と前記第１
の双安定回路の出力信号が与えられる第１の一致
ゲートと、前記第１の一致ゲートの出力信号をイ
ネーブル信号としてクロツクパルスのカウント動
作を行なうカウンタと、前記第１の一致ゲートが
出力信号を発生した後に前記カウンタの第１のカ
ウント値において出力信号を発生する第２の一致
ゲートと、セツト端子に前記第２の一致ゲートの
出力信号が与えられる第２の双安定回路と、前記
第２の双安定回路がセツトされた後に前記カウン
タの第２のカウント値において出力信号を発生
し、該出力信号によつて前記第１の双安定回路と
前記第２の双安定回路をリセツト状態に移行せし
める第３の一致ゲートと、前記第２の双安定回路
の出力と前記カウンタの出力をデコードして少な
くとも３種類のたがいに発生区間の異なるタイミ
ングパルスを取り出す出力手段を備えたことを特
徴とする同期パルス発生装置。 ２ それぞれの入力端子と出力端子がたがいにク
ロスカツプリング接続された第４および第５の一
致ゲートによつて第１の双安定回路を構成し、そ
れぞれの入力端子と出力端子がたがいにクロスカ
ツプリング接続された第６および第７の一致ゲー
トによつて第２の双安定回路を構成し、少なくと
も２個のＴフリツプフロツプ回路によつてカウン
タを構成し、第１の一致ゲートの出力信号を前記
Ｔフリツプフロツプ回路のリセツト端子もしくは
セツト端子に供給する様に構成したことを特徴と
する特許請求の範囲第１項記載の同期パルス発生
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5578182A JPS58172017A (ja) | 1982-04-02 | 1982-04-02 | 同期パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5578182A JPS58172017A (ja) | 1982-04-02 | 1982-04-02 | 同期パルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58172017A JPS58172017A (ja) | 1983-10-08 |
| JPH0158895B2 true JPH0158895B2 (ja) | 1989-12-14 |
Family
ID=13008434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5578182A Granted JPS58172017A (ja) | 1982-04-02 | 1982-04-02 | 同期パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172017A (ja) |
-
1982
- 1982-04-02 JP JP5578182A patent/JPS58172017A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58172017A (ja) | 1983-10-08 |
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