JPH0161267B2 - - Google Patents
Info
- Publication number
- JPH0161267B2 JPH0161267B2 JP57054528A JP5452882A JPH0161267B2 JP H0161267 B2 JPH0161267 B2 JP H0161267B2 JP 57054528 A JP57054528 A JP 57054528A JP 5452882 A JP5452882 A JP 5452882A JP H0161267 B2 JPH0161267 B2 JP H0161267B2
- Authority
- JP
- Japan
- Prior art keywords
- nand gate
- output level
- shifts
- output
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 11
- 230000007704 transition Effects 0.000 description 4
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
- H03K23/665—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses by presetting
Landscapes
- Logic Circuits (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
本発明は従来よりも少ない素子数あるいはゲー
ト数で構成されたプログラマブルカウンタを提供
するものである。
ト数で構成されたプログラマブルカウンタを提供
するものである。
第１図は従来から広く用いられているプログラ
マブルカウンタの論理構成図を示したもので、端
子Ｔ，Ｐはそれぞれクロツクパルス入力端子とプ
リセツト信号入力端子であり、端子Q0，Q1，Q2，
Q3はそれぞれ１ビツト目のカウント出力端子、
２ビツト目のカウント出力端子、３ビツト目のカ
ウント出力端子、４ビツト目のカウント出力端子
であり、端子D0，D1，D2，D3はそれぞれ１ビツ
ト目のプログラム端子、２ビツト目のプログラム
端子、３ビツト目のプログラム端子、４ビツト目
のプログラム端子である。
マブルカウンタの論理構成図を示したもので、端
子Ｔ，Ｐはそれぞれクロツクパルス入力端子とプ
リセツト信号入力端子であり、端子Q0，Q1，Q2，
Q3はそれぞれ１ビツト目のカウント出力端子、
２ビツト目のカウント出力端子、３ビツト目のカ
ウント出力端子、４ビツト目のカウント出力端子
であり、端子D0，D1，D2，D3はそれぞれ１ビツ
ト目のプログラム端子、２ビツト目のプログラム
端子、３ビツト目のプログラム端子、４ビツト目
のプログラム端子である。
第１図において、６個のNANDゲートによる
エツジトリガー型のＴフリツプフロツプによつて
カウンタの単位ステージが構成され、プリセツト
信号が供給されたときに前記Ｔフリツプフロツプ
をセツトあるいはリセツトする２個のNANDゲ
ートを含めて、ステージあるいは８個のNAND
ゲートを使つてプログラマブルカウンタが構成さ
れている。
エツジトリガー型のＴフリツプフロツプによつて
カウンタの単位ステージが構成され、プリセツト
信号が供給されたときに前記Ｔフリツプフロツプ
をセツトあるいはリセツトする２個のNANDゲ
ートを含めて、ステージあるいは８個のNAND
ゲートを使つてプログラマブルカウンタが構成さ
れている。
第２図は第１図の論理構成をI2Lトランジスタ
（各トランジスタのインジエクタは便宜上、省略
してある。）によつて実現した回路結線図で、こ
の場合には全体で41個のI2Lトランジスタを必要
とし、ステージあたり10個と４分の１個のI2Lト
ランジスタが必要となる。
（各トランジスタのインジエクタは便宜上、省略
してある。）によつて実現した回路結線図で、こ
の場合には全体で41個のI2Lトランジスタを必要
とし、ステージあたり10個と４分の１個のI2Lト
ランジスタが必要となる。
本発明のプログラマブルカウンタはステージあ
たりのゲート数あるいは素子数を従来よりも大幅
に削減するもので、従来と同一機能を維持しつつ
素子数を削減することにより、システムの簡素化
あるいは消費電力の低減、さらには信頼性の向上
を可能ならしめるもので、その構成は、セツト端
子とリセツト端子を備えた双安定回路と、前記双
安定回路の出力状態に応じて前段からのトリガ信
号を前記セツト端子および前記リセツト端子に供
給する第１および第２の一致ゲートとによつて構
成された単位ステージと、前記第１の一致ゲート
あるいは前記第２の一致ゲートの出力を次段の単
位ステージにトリガ信号として供給するゲート手
段と、前記ゲート手段によつて結合された複数の
単位ステージによつて構成されたカウンタのプリ
セツトすべきタイミングの直前に各単位ステージ
を構成する双安定回路にリセツト信号を供給する
予備リセツト手段と、前記リセツト信号のリーデ
イングエツジが経過したのちにあらかじめプログ
ラムされた単位ステージを構成する双安定回路に
のみセツト信号を供給する選択セツト手段を備え
たことを特徴とするものである。
たりのゲート数あるいは素子数を従来よりも大幅
に削減するもので、従来と同一機能を維持しつつ
素子数を削減することにより、システムの簡素化
あるいは消費電力の低減、さらには信頼性の向上
を可能ならしめるもので、その構成は、セツト端
子とリセツト端子を備えた双安定回路と、前記双
安定回路の出力状態に応じて前段からのトリガ信
号を前記セツト端子および前記リセツト端子に供
給する第１および第２の一致ゲートとによつて構
成された単位ステージと、前記第１の一致ゲート
あるいは前記第２の一致ゲートの出力を次段の単
位ステージにトリガ信号として供給するゲート手
段と、前記ゲート手段によつて結合された複数の
単位ステージによつて構成されたカウンタのプリ
セツトすべきタイミングの直前に各単位ステージ
を構成する双安定回路にリセツト信号を供給する
予備リセツト手段と、前記リセツト信号のリーデ
イングエツジが経過したのちにあらかじめプログ
ラムされた単位ステージを構成する双安定回路に
のみセツト信号を供給する選択セツト手段を備え
たことを特徴とするものである。
以下本発明の一実施例を図面に基づいて説明す
る。第３図は本発明の一実施例におけるプログラ
マブルカウンタの論理構成図を示したもので、端
子Ｔ，，Ｐはそれぞれクロツクパルス入力端
子、予備リセツト信号入力端子（負論理）、プリ
セツト信号入力端子である。
る。第３図は本発明の一実施例におけるプログラ
マブルカウンタの論理構成図を示したもので、端
子Ｔ，，Ｐはそれぞれクロツクパルス入力端
子、予備リセツト信号入力端子（負論理）、プリ
セツト信号入力端子である。
第３図において、NANDゲート１１，１２，
１３，１４，１５，１６によつて１ビツト目の単
位ステージ１００が構成されており、前記単位ス
テージ１００は単位ステージ２００にトリガ信号
を供給するための単位ステージであり、通常のＴ
フリツプフロツプの出力側に微分パルス発生回路
を付加したのと同じ機能を有している。
１３，１４，１５，１６によつて１ビツト目の単
位ステージ１００が構成されており、前記単位ス
テージ１００は単位ステージ２００にトリガ信号
を供給するための単位ステージであり、通常のＴ
フリツプフロツプの出力側に微分パルス発生回路
を付加したのと同じ機能を有している。
前記単位ステージ２００において、NANDゲ
ート２１およびNANDゲート２２の第１の入力
端子２１ａおよび２２ａとそれぞれの出力端子が
クロスカツプリング接続され、前記NANDゲー
ト２１の出力端子にはNANDゲート２３の第１
の入力端子２３ａが接続され、前記NANDゲー
ト２２の出力端子にはNANDゲート２４の第１
の入力端子２４ａが接続され、前記NANDゲー
ト２１，２２の第２の入力端子２１ｂ，２２ｂに
はNANDゲート２５の出力端子が接続され、前
記NANDゲート２５の第１の入力端子２５ａは
前段の単位ステージ１００を構成するNANDゲ
ート１１の出力端子に接続され、前記NANDゲ
ート２５の第２の入力端子２５ｂは前記NAND
ゲート２１の出力端子に接続され、前記NAND
ゲート２１の第３の入力端子２１ｃは前記
NANDゲート２４の出力端子に接続され、前記
NANDゲート２２の第３の入力端子２２ｃは前
記NANDゲート２３の出力端子に接続され、前
記NANDゲート２２の第４の入力端子２２ｄな
らびに第５の入力端子２２ｅはそれぞれ、次段の
単位ステージ３００を構成するNANDゲート３
１およびNANDゲート３２の出力端子に接続さ
れ、前記NANDゲート２３の第２の入力端子２
３ｂならびに前記NANDゲート２４の第２の入
力端子２４ｂとそれぞれの出力端子がクロスカツ
プリング接続され、前記NANDゲート２１の第
４の入力端子２１ｄならびに前記NANDゲート
２４の第３の入力端子２４ｃはいずれも予備リセ
ツト信号入力端子に接続され、前記NANDゲ
ート２３の第３の入力端子２３ｃはNANDゲー
ト２６の出力端子に接続されている。また、前記
NANDゲート２６の第１の入力端子２６ａはプ
ログラム端子D1に接続され、第２の入力端子２
６ｂはプリセツト信号入力端子Ｐに接続されてい
る。
ート２１およびNANDゲート２２の第１の入力
端子２１ａおよび２２ａとそれぞれの出力端子が
クロスカツプリング接続され、前記NANDゲー
ト２１の出力端子にはNANDゲート２３の第１
の入力端子２３ａが接続され、前記NANDゲー
ト２２の出力端子にはNANDゲート２４の第１
の入力端子２４ａが接続され、前記NANDゲー
ト２１，２２の第２の入力端子２１ｂ，２２ｂに
はNANDゲート２５の出力端子が接続され、前
記NANDゲート２５の第１の入力端子２５ａは
前段の単位ステージ１００を構成するNANDゲ
ート１１の出力端子に接続され、前記NANDゲ
ート２５の第２の入力端子２５ｂは前記NAND
ゲート２１の出力端子に接続され、前記NAND
ゲート２１の第３の入力端子２１ｃは前記
NANDゲート２４の出力端子に接続され、前記
NANDゲート２２の第３の入力端子２２ｃは前
記NANDゲート２３の出力端子に接続され、前
記NANDゲート２２の第４の入力端子２２ｄな
らびに第５の入力端子２２ｅはそれぞれ、次段の
単位ステージ３００を構成するNANDゲート３
１およびNANDゲート３２の出力端子に接続さ
れ、前記NANDゲート２３の第２の入力端子２
３ｂならびに前記NANDゲート２４の第２の入
力端子２４ｂとそれぞれの出力端子がクロスカツ
プリング接続され、前記NANDゲート２１の第
４の入力端子２１ｄならびに前記NANDゲート
２４の第３の入力端子２４ｃはいずれも予備リセ
ツト信号入力端子に接続され、前記NANDゲ
ート２３の第３の入力端子２３ｃはNANDゲー
ト２６の出力端子に接続されている。また、前記
NANDゲート２６の第１の入力端子２６ａはプ
ログラム端子D1に接続され、第２の入力端子２
６ｂはプリセツト信号入力端子Ｐに接続されてい
る。
NANDゲート３１，３２，３３，３４，３５
によつて構成された次段の単位はステージ３００
は前記単位ステージ２００と同一構成となつてお
り、MSBの単位ステージ４００では、前段の単
位ステージのNANDゲート３５の代わりにイン
バータ４５が用いられ、NANDゲート４２の第
４、第５の入力端子が省かれている。
によつて構成された次段の単位はステージ３００
は前記単位ステージ２００と同一構成となつてお
り、MSBの単位ステージ４００では、前段の単
位ステージのNANDゲート３５の代わりにイン
バータ４５が用いられ、NANDゲート４２の第
４、第５の入力端子が省かれている。
さて、第３図の回路のクロツクパルス入力端子
Ｔ、予備リセツト信号入力端子、プログラム端
子D0，D1，D2，D3、プリセツト信号入力端子Ｐ
にそれぞれ第４図Tx，ｘ，D0x，D1x，D2x，
D3x，Pxで示す様な信号波形が印加されたとき
の動作について、第４図をもとに説明する。
Ｔ、予備リセツト信号入力端子、プログラム端
子D0，D1，D2，D3、プリセツト信号入力端子Ｐ
にそれぞれ第４図Tx，ｘ，D0x，D1x，D2x，
D3x，Pxで示す様な信号波形が印加されたとき
の動作について、第４図をもとに説明する。
まず、時刻t1以前において、予備リセツト信号
入力端子のレベルが、“０”になつていて、カ
ウンタの出力〔Q3、Q2、Q1、Q0〕が〔0000〕に
なつているものとする。時刻t1において、クロツ
クパルスのリーデイングエツジが到来してクロツ
クパルス入力端子Ｔのレベルが“０”から“１”
に移行すると、NANDゲート１６の出力レベル
が“１”から“０”に移行するが、他のゲートの
出力レベルは全く変化せず、前記NANDゲート
１６の出力レベルは前記クロツクパルス入力端子
Ｔのレベルが“０”に戻つたのち“１”に戻る。
入力端子のレベルが、“０”になつていて、カ
ウンタの出力〔Q3、Q2、Q1、Q0〕が〔0000〕に
なつているものとする。時刻t1において、クロツ
クパルスのリーデイングエツジが到来してクロツ
クパルス入力端子Ｔのレベルが“０”から“１”
に移行すると、NANDゲート１６の出力レベル
が“１”から“０”に移行するが、他のゲートの
出力レベルは全く変化せず、前記NANDゲート
１６の出力レベルは前記クロツクパルス入力端子
Ｔのレベルが“０”に戻つたのち“１”に戻る。
時刻t2において、予備リセツト信号入力端子
のレベルが“１”に移行するとカウンタのリセツ
ト状態は解除されるが、同時にプリセツト信号入
力端子Ｐのレベルが“０”から“１”に移行する
と、プログラムデータ〔D3、D2、D1、D0〕が
〔1111〕になつているので、NANDゲート１７，
２６，３６，４６の出力レベルが“１”から
“０”に移行する。
のレベルが“１”に移行するとカウンタのリセツ
ト状態は解除されるが、同時にプリセツト信号入
力端子Ｐのレベルが“０”から“１”に移行する
と、プログラムデータ〔D3、D2、D1、D0〕が
〔1111〕になつているので、NANDゲート１７，
２６，３６，４６の出力レベルが“１”から
“０”に移行する。
前記NANDゲート１７の出力レベルの“０”
への移行によつてNANDゲート１３の出力レベ
ルが“０”から“１”に移行し、続いてNAND
ゲート１４の出力レベルが“１”から“０”に移
行し、前記NANDゲート２６の出力レベルの
“０”への移行によつてNANDゲート２３の出力
レベルが“０”から“１”に移行し、続いて
NANDゲート２４の出力レベルが“１”から
“０”に移行し、前記NANDゲート３６の出力レ
ベルの“０”への移行によつてNANDゲート３
３の出力レベルが“０”から“１”に移行し、続
いてNANDゲート３４の出力レベルが“１”か
ら“０”に移行し、前記NANDゲート４６の出
力レベルの“０”への移行によつてNANDゲー
ト４３の出力レベルが“０”から“１”に移行
し、続いてNANDゲート４４の出力レベルが
“１”から“０”に移行してカウンタのプリセツ
トが完了してカウント出力は〔1111〕となる。
への移行によつてNANDゲート１３の出力レベ
ルが“０”から“１”に移行し、続いてNAND
ゲート１４の出力レベルが“１”から“０”に移
行し、前記NANDゲート２６の出力レベルの
“０”への移行によつてNANDゲート２３の出力
レベルが“０”から“１”に移行し、続いて
NANDゲート２４の出力レベルが“１”から
“０”に移行し、前記NANDゲート３６の出力レ
ベルの“０”への移行によつてNANDゲート３
３の出力レベルが“０”から“１”に移行し、続
いてNANDゲート３４の出力レベルが“１”か
ら“０”に移行し、前記NANDゲート４６の出
力レベルの“０”への移行によつてNANDゲー
ト４３の出力レベルが“０”から“１”に移行
し、続いてNANDゲート４４の出力レベルが
“１”から“０”に移行してカウンタのプリセツ
トが完了してカウント出力は〔1111〕となる。
時刻t3において、クロツクパルスのリーデイン
グエツジが到来しても、プリセツト信号入力端子
Ｐのレベルが“１”になつているので、NAND
ゲート１６の出力レベルが“１”から“０”に変
化するだけで他のゲートの出力レベルは変化しな
い。
グエツジが到来しても、プリセツト信号入力端子
Ｐのレベルが“１”になつているので、NAND
ゲート１６の出力レベルが“１”から“０”に変
化するだけで他のゲートの出力レベルは変化しな
い。
時刻t4において、プリセツト信号入力端子Ｐの
レベルが“０”に移行すると前記NANDゲート
１７，２６，３６，４６の出力レベルは“１”に
戻り、また続いて到来するクロツクパルスのトレ
イリングエツジによつて前記NANDゲート１６
の出力レベルが“１”に移行する。
レベルが“０”に移行すると前記NANDゲート
１７，２６，３６，４６の出力レベルは“１”に
戻り、また続いて到来するクロツクパルスのトレ
イリングエツジによつて前記NANDゲート１６
の出力レベルが“１”に移行する。
時刻t5において、クロツクパルスのリーデイン
グエツジが到来したとき、予備リセツト信号入力
端子とNANDゲート１７およびNANDゲート
１３の出力端子のレベルがいずれも“１”に移行
しているので、NANDゲート１２の出力レベル
が“０”に移行し、続いてNANDゲート１４お
よびNANDゲート１５の出力レベルが“１”に
移行し、前記NANDゲート１４の出力レベルの
“１”への移行によつてNANDゲート１３の出力
レベルが“０”に移行し、前記NANDゲート１
５の出力レベルの“１”への移行によつて
NANDゲート１６の出力レベルが“０”に移行
する。
グエツジが到来したとき、予備リセツト信号入力
端子とNANDゲート１７およびNANDゲート
１３の出力端子のレベルがいずれも“１”に移行
しているので、NANDゲート１２の出力レベル
が“０”に移行し、続いてNANDゲート１４お
よびNANDゲート１５の出力レベルが“１”に
移行し、前記NANDゲート１４の出力レベルの
“１”への移行によつてNANDゲート１３の出力
レベルが“０”に移行し、前記NANDゲート１
５の出力レベルの“１”への移行によつて
NANDゲート１６の出力レベルが“０”に移行
する。
前記NANDゲート１３の出力レベルが“０”
に移行するとNANDゲート１２の出力レベルが
“１”に戻り、また、時刻t6におけるクロツクパ
ルスのトレイリングエツジの到来によつて前記
NANDゲート１６の出力レベルが“１”に戻り、
続いて前記NANDゲート１５の出力レベルが
“０”に移行して単位ステージ１００の一連の出
力反転動作は終了し、カウンタの出力は〔1110〕
に変わる。
に移行するとNANDゲート１２の出力レベルが
“１”に戻り、また、時刻t6におけるクロツクパ
ルスのトレイリングエツジの到来によつて前記
NANDゲート１６の出力レベルが“１”に戻り、
続いて前記NANDゲート１５の出力レベルが
“０”に移行して単位ステージ１００の一連の出
力反転動作は終了し、カウンタの出力は〔1110〕
に変わる。
なお、時刻t5から時刻t6にかけてはNANDゲー
ト１１の出力レベルが変化しないので、単位ステ
ージ２００を構成する各ゲートの出力レベルは変
化せず、同様に単位ステージ３００，４００を構
成する各ゲートの出力レベルも変化しない。
ト１１の出力レベルが変化しないので、単位ステ
ージ２００を構成する各ゲートの出力レベルは変
化せず、同様に単位ステージ３００，４００を構
成する各ゲートの出力レベルも変化しない。
時刻t7において、クロツクパルスのリーデイン
グエツジが到来すると、今度はNANDゲート１
４の出力レベルが“１”になつているので、
NANDゲート１１の出力レベルが“０”に移行
し、続いてNANDゲート１３、NANDゲート１
５、さらには次段の単位ステージ２００を構成す
るNANDゲート２５の出力レベルが“１”に移
行する。前記NANDゲート１３の出力レベルの
“１”への移行によつてNANDゲート１４の出力
レベルが“０”に移行し、前記NANDゲート１
５の出力レベルの“１”への移行によつて
NANDゲート１６の出力レベルは“０”に移行
する。
グエツジが到来すると、今度はNANDゲート１
４の出力レベルが“１”になつているので、
NANDゲート１１の出力レベルが“０”に移行
し、続いてNANDゲート１３、NANDゲート１
５、さらには次段の単位ステージ２００を構成す
るNANDゲート２５の出力レベルが“１”に移
行する。前記NANDゲート１３の出力レベルの
“１”への移行によつてNANDゲート１４の出力
レベルが“０”に移行し、前記NANDゲート１
５の出力レベルの“１”への移行によつて
NANDゲート１６の出力レベルは“０”に移行
する。
さらに、前記NANDゲート１４の出力レベル
の“０”への移行によつて前記NANDゲート１
１の出力レベルは“１”に戻り、また、クロツク
パルスのトレイリングエツジの到来によつて前記
NANDゲート１６の出力レベルは“１”に戻り、
前記NANDゲート１５の出力レベルは“０”に
移行する。
の“０”への移行によつて前記NANDゲート１
１の出力レベルは“１”に戻り、また、クロツク
パルスのトレイリングエツジの到来によつて前記
NANDゲート１６の出力レベルは“１”に戻り、
前記NANDゲート１５の出力レベルは“０”に
移行する。
一方、前記NANDゲート２５の出力レベルの
“１”への移行によつて、NANDゲート２２の出
力レベルが“０”に移行し、続いてNANDゲー
ト２４の出力レベルが“１”に移行し、さらに
NANDゲート２３の出力レベルが“０”に移行
する。前記NANDゲート２３の出力レベルが
“０”に移行すると、前記NANDゲート２２の出
力レベルは“１”に戻る。
“１”への移行によつて、NANDゲート２２の出
力レベルが“０”に移行し、続いてNANDゲー
ト２４の出力レベルが“１”に移行し、さらに
NANDゲート２３の出力レベルが“０”に移行
する。前記NANDゲート２３の出力レベルが
“０”に移行すると、前記NANDゲート２２の出
力レベルは“１”に戻る。
また、前記NANDゲート２５の出力レベルは
前記NANDゲート１１の出力レベルの“１”へ
の移行によつて“０”に移行し、この時点でのカ
ウンタの出力は〔1101〕となる。
前記NANDゲート１１の出力レベルの“１”へ
の移行によつて“０”に移行し、この時点でのカ
ウンタの出力は〔1101〕となる。
時刻t3において、クロツクパルスのリーデイン
グエツジが到来すると、単位ステージ１００を構
成する各ゲートの出力レベルは時刻t5のときと同
様に変化してカウンタの出力は〔1100〕となる。
グエツジが到来すると、単位ステージ１００を構
成する各ゲートの出力レベルは時刻t5のときと同
様に変化してカウンタの出力は〔1100〕となる。
時刻t9において、クロツクパルスのリーデイン
グエツジが到来すると、単位ステージ１００を構
成する各ゲートの出力レベルは時刻t7のときと同
様に変化するが、NANDゲート１１の出力レベ
ルの“０”への移行によつてNANDゲート２５
の出力レベルが“１”に移行し、続いてNAND
ゲート２１の出力レベルが“０”に移行し、さら
にNANDゲート２３およびNANDゲート３５の
出力レベルが“１”に移行する。
グエツジが到来すると、単位ステージ１００を構
成する各ゲートの出力レベルは時刻t7のときと同
様に変化するが、NANDゲート１１の出力レベ
ルの“０”への移行によつてNANDゲート２５
の出力レベルが“１”に移行し、続いてNAND
ゲート２１の出力レベルが“０”に移行し、さら
にNANDゲート２３およびNANDゲート３５の
出力レベルが“１”に移行する。
前記NANDゲート２３の出力レベルの“１”
への移行によつてNANDゲート２４の出力レベ
ルが“０”に移行し、その結果、前記NANDゲ
ート21の出力レベルが“１”に戻り、続いて前記
NANDゲート２５の出力レベルも“０”に戻る。
への移行によつてNANDゲート２４の出力レベ
ルが“０”に移行し、その結果、前記NANDゲ
ート21の出力レベルが“１”に戻り、続いて前記
NANDゲート２５の出力レベルも“０”に戻る。
一方、前記NANDゲート３５の出力レベルの
“１”への移行によつてNANDゲート３２の出力
レベルが“０”に移行し、続いてNANDゲート
３４の出力レベルが“１”に移行し、さらに
NANDゲート３３の出力レベルが“０”に移行
し、その結果、前記NANDゲート３２の出力レ
ベルは“１”に戻り、この時点でのカウンタの出
力は〔1011〕となる。
“１”への移行によつてNANDゲート３２の出力
レベルが“０”に移行し、続いてNANDゲート
３４の出力レベルが“１”に移行し、さらに
NANDゲート３３の出力レベルが“０”に移行
し、その結果、前記NANDゲート３２の出力レ
ベルは“１”に戻り、この時点でのカウンタの出
力は〔1011〕となる。
同様にして、時刻t10において、クロツクパル
スのリーデイングエツジが到来すると、カウンタ
の出力は〔1010〕となり、時刻t11においては
〔1001〕となり、時刻t12においては〔1000〕とな
る。
スのリーデイングエツジが到来すると、カウンタ
の出力は〔1010〕となり、時刻t11においては
〔1001〕となり、時刻t12においては〔1000〕とな
る。
時刻t13においてクロツクパルスのリーデイン
グエツジが到来すると、NANDゲート１１の出
力レベルが“０”に移行し、続いてNANDゲー
ト２５の出力レベルが“１”に移行し、さらに
NANDゲート２１の出力レベルが“０”に移行
する。前記NANDゲート２１の出力レベルの
“０”への移行によつてNANDゲート２３および
NANDゲート３５の出力レベルが“１”に移行
し、前記NANDゲート２３の出力レベルの“１”
への移行によつてNANDゲート２４の出力レベ
ルが“０”に移行し、続いて前記NANDゲート
２１の出力レベルが“１”に戻り、さらに前記
NANDゲート２５の出力レベルが“０”に戻る。
グエツジが到来すると、NANDゲート１１の出
力レベルが“０”に移行し、続いてNANDゲー
ト２５の出力レベルが“１”に移行し、さらに
NANDゲート２１の出力レベルが“０”に移行
する。前記NANDゲート２１の出力レベルの
“０”への移行によつてNANDゲート２３および
NANDゲート３５の出力レベルが“１”に移行
し、前記NANDゲート２３の出力レベルの“１”
への移行によつてNANDゲート２４の出力レベ
ルが“０”に移行し、続いて前記NANDゲート
２１の出力レベルが“１”に戻り、さらに前記
NANDゲート２５の出力レベルが“０”に戻る。
一方、前記NANDゲート３５の出力レベルが
“１”に移行するとNANDゲート３１の出力レベ
ルが“０”に移行し、続いてNANDゲート３３
およびNANDゲート４５の出力レベルが“１”
に移行し、前記NANDゲート３３の出力レベル
の“１”への移行によつてNANDゲート３４の
出力レベルが“０”に移行し、続いて前記
NANDゲート３１の出力レベルが“１”に戻り、
さらに前記NANDゲート３５の出力レベルが
“０”に戻る。
“１”に移行するとNANDゲート３１の出力レベ
ルが“０”に移行し、続いてNANDゲート３３
およびNANDゲート４５の出力レベルが“１”
に移行し、前記NANDゲート３３の出力レベル
の“１”への移行によつてNANDゲート３４の
出力レベルが“０”に移行し、続いて前記
NANDゲート３１の出力レベルが“１”に戻り、
さらに前記NANDゲート３５の出力レベルが
“０”に戻る。
一方、前記NANDゲート４５の出力レベルの
“１”への移行によつてNANDゲート４２の出力
レベルが“０”に移行し、続いてNANDゲート
４４の出力レベルが“１”に移行し、さらに
NANDゲート４３の出力レベルが“０”に移行
し、その結果、前記NANDゲート４２の出力レ
ベルは“１”に戻り、この時点でカウンタの出力
は〔0111〕となる。
“１”への移行によつてNANDゲート４２の出力
レベルが“０”に移行し、続いてNANDゲート
４４の出力レベルが“１”に移行し、さらに
NANDゲート４３の出力レベルが“０”に移行
し、その結果、前記NANDゲート４２の出力レ
ベルは“１”に戻り、この時点でカウンタの出力
は〔0111〕となる。
時刻t14において、クロツクパルスのリーデイ
ングエツジが到来するとカウンタの出力は
〔0110〕となり、時刻t15においては〔0101〕とな
り、時刻t16においては〔0100〕となり、時刻t17
においては〔0011〕となり、時刻t18においては
〔0010〕となり、時刻t19においては〔0001〕とな
り、時刻t20においては〔0000〕となる。
ングエツジが到来するとカウンタの出力は
〔0110〕となり、時刻t15においては〔0101〕とな
り、時刻t16においては〔0100〕となり、時刻t17
においては〔0011〕となり、時刻t18においては
〔0010〕となり、時刻t19においては〔0001〕とな
り、時刻t20においては〔0000〕となる。
時刻t21においてクロツクパルスのリーデイン
グエツジが到来すると、NANDゲート１１の出
力レベルが“０”に移行し、続いてNANDゲー
ト２５の出力レベルが“１”に移行し、さらに
NANDゲート２１の出力レベルが“０”に移行
し、その結果、NANDゲート３５の出力レベル
が“１”に移行し、続いてNANDゲート３１の
出力レベルが“０”に移行し、さらにNANDゲ
ート４５の出力レベルが“１”に移行し、
NANDゲート４１の出力レベルが“０”に移行
してその結果、カウンタの出力は再び〔1111〕と
なる。
グエツジが到来すると、NANDゲート１１の出
力レベルが“０”に移行し、続いてNANDゲー
ト２５の出力レベルが“１”に移行し、さらに
NANDゲート２１の出力レベルが“０”に移行
し、その結果、NANDゲート３５の出力レベル
が“１”に移行し、続いてNANDゲート３１の
出力レベルが“０”に移行し、さらにNANDゲ
ート４５の出力レベルが“１”に移行し、
NANDゲート４１の出力レベルが“０”に移行
してその結果、カウンタの出力は再び〔1111〕と
なる。
時刻t22においてクロツクパルスのリーデイン
グエツジが到来すると、カウンタの出力は
〔1110〕となり、時刻t23においては〔1101〕とな
り、時刻t24においては〔1100〕となり、時刻t25
においては〔1011〕となる。
グエツジが到来すると、カウンタの出力は
〔1110〕となり、時刻t23においては〔1101〕とな
り、時刻t24においては〔1100〕となり、時刻t25
においては〔1011〕となる。
時刻t26において、予備リセツト信号入力端子
Ｒのレベルが“０”に移行したとすると、続いて
NANDゲート１１，１４、NANDゲート２１、
NANDゲート３４、NANDゲート４４の出力レ
ベルが“１”に移行し、前記NANDゲート１１
および前記NANDゲート１４の出力レベルの
“１”への移行によつてNANDゲート１３の出力
レベルが“０”に移行し、前記NANDゲート２
１の出力レベルの“１”への移行によつてそれ以
前に一旦“１”に移行しかけたNANDゲート２
３の出力レベルが再び“０”に戻り、前記
NANDゲート３４の出力レベルの“１”への移
行によつてNANDゲート３３の出力レベルが
“０”に移行し、前記NANDゲート４４の出力レ
ベルの“１”への移行によつてNANDゲート４
３の出力レベルが“０”に移行してこの時点でカ
ウンタの出力は一旦〔0000〕となる。
Ｒのレベルが“０”に移行したとすると、続いて
NANDゲート１１，１４、NANDゲート２１、
NANDゲート３４、NANDゲート４４の出力レ
ベルが“１”に移行し、前記NANDゲート１１
および前記NANDゲート１４の出力レベルの
“１”への移行によつてNANDゲート１３の出力
レベルが“０”に移行し、前記NANDゲート２
１の出力レベルの“１”への移行によつてそれ以
前に一旦“１”に移行しかけたNANDゲート２
３の出力レベルが再び“０”に戻り、前記
NANDゲート３４の出力レベルの“１”への移
行によつてNANDゲート３３の出力レベルが
“０”に移行し、前記NANDゲート４４の出力レ
ベルの“１”への移行によつてNANDゲート４
３の出力レベルが“０”に移行してこの時点でカ
ウンタの出力は一旦〔0000〕となる。
時刻t27において、プリセツト信号入力端子Ｐ
のレベルが“１”になると、あらかじめプログラ
ム端子D1のレベルだけが“０”になつているの
で、NANDゲート１７，３６，４６の出力レベ
ルが“０”に移行し、NANDゲート２６の出力
レベルは変化しない。
のレベルが“１”になると、あらかじめプログラ
ム端子D1のレベルだけが“０”になつているの
で、NANDゲート１７，３６，４６の出力レベ
ルが“０”に移行し、NANDゲート２６の出力
レベルは変化しない。
前記NANDゲート１７の出力レベルの“０”
への移行によつてNANDゲート１２および
NANDゲート１５の出力レベルは“１”にクラ
ンプされ、NANDゲート１３の出力レベルは
“１”に移行するのでNANDゲート１４の出力レ
ベルが“０”に移行する。
への移行によつてNANDゲート１２および
NANDゲート１５の出力レベルは“１”にクラ
ンプされ、NANDゲート１３の出力レベルは
“１”に移行するのでNANDゲート１４の出力レ
ベルが“０”に移行する。
前記NANDゲート３６の出力レベルが“０”
に移行すると、NANDゲート３３の出力レベル
が“１”に移行し、続いてNANDゲート３４の
出力レベルが“０”に移行し、また、前記
NANDゲート４６の出力レベルの“０”への移
行によつてNANDゲート４３の出力レベルが
“１”に移行し、続いてNANDゲート４４の出力
レベルが“０”に移行する。
に移行すると、NANDゲート３３の出力レベル
が“１”に移行し、続いてNANDゲート３４の
出力レベルが“０”に移行し、また、前記
NANDゲート４６の出力レベルの“０”への移
行によつてNANDゲート４３の出力レベルが
“１”に移行し、続いてNANDゲート４４の出力
レベルが“０”に移行する。
したがつて、この時点でのカウンタの出力は
〔1101〕となり、プログラム値に等しくなる。
〔1101〕となり、プログラム値に等しくなる。
時刻t23において、プリセツト信号入力端子Ｐ
のレベルが“０”に戻ると、カウンタは時刻t4以
後と同様にクロツクパルスのリーデイングエツジ
が到来するごとにそのカウント値を１ずつ減少さ
せていく。
のレベルが“０”に戻ると、カウンタは時刻t4以
後と同様にクロツクパルスのリーデイングエツジ
が到来するごとにそのカウント値を１ずつ減少さ
せていく。
すなわち、第３図に示したプログラマブルカウ
ンタは、予備リセツト信号入力端子およびプリ
セツト信号入力に適当なタイミングで第４図ｘ
で示す様な予備リセツト信号と第４図Pxで示す
様なプリセツト信号を印加してやることによつて
第１図に示す様な従来のプログラマブルカウンタ
と同様の動作を行なわせることができる。
ンタは、予備リセツト信号入力端子およびプリ
セツト信号入力に適当なタイミングで第４図ｘ
で示す様な予備リセツト信号と第４図Pxで示す
様なプリセツト信号を印加してやることによつて
第１図に示す様な従来のプログラマブルカウンタ
と同様の動作を行なわせることができる。
なお、予備リセツト信号とプリセツト信号はた
がいにその発生期間が重なり合つていても差し仕
えないので、プリセツト信号発生回路に若干のゲ
ートを追加するだけで予備リセツト信号を発生さ
せることが出来る。
がいにその発生期間が重なり合つていても差し仕
えないので、プリセツト信号発生回路に若干のゲ
ートを追加するだけで予備リセツト信号を発生さ
せることが出来る。
例えば、第５図は入力端子Ａに印加される非同
期信号と第１のクロツクパルス入力端子Ｔおよび
第２のクロツクパルス入力端子２Ｔに印加される
クロツクパルスとの同期をとつて出力端子Ｐにタ
イミングパルスを発生させる同期パルス発生回路
であるが、この同期パルス発生回路に４ゲート追
加して第６図の様な構成にすることによつて簡単
に予備リセツト信号を得ることが出来る。
期信号と第１のクロツクパルス入力端子Ｔおよび
第２のクロツクパルス入力端子２Ｔに印加される
クロツクパルスとの同期をとつて出力端子Ｐにタ
イミングパルスを発生させる同期パルス発生回路
であるが、この同期パルス発生回路に４ゲート追
加して第６図の様な構成にすることによつて簡単
に予備リセツト信号を得ることが出来る。
ちなみに第７図は第６図の各部の信号波形図を
示したもので、第６図の入力端子Ａ，Ｔ，２Ｔに
それぞれ、第７図Ax，Tx，２Txに示す様な信
号波形が印加されたとき、第６図のインバータ５
１、NANDゲート５２，５３，５４，５５，５
６，５７，５８，５９，６０，６１の出力端子に
現われる信号波形はそれぞれ第７図５１ｘ，５２
ｘ，５３ｘ，５４ｘ，５５ｘ，５６ｘ，５７ｘ，
５８ｘ，５９ｘ，６０ｘ，６１ｘにて示す如く変
化する。なお、第７図の６１ｘで表わされた信号
波形が予備リセツト信号であり、第７図５８ｘで
表わされた信号波形がプリセツト信号である。
示したもので、第６図の入力端子Ａ，Ｔ，２Ｔに
それぞれ、第７図Ax，Tx，２Txに示す様な信
号波形が印加されたとき、第６図のインバータ５
１、NANDゲート５２，５３，５４，５５，５
６，５７，５８，５９，６０，６１の出力端子に
現われる信号波形はそれぞれ第７図５１ｘ，５２
ｘ，５３ｘ，５４ｘ，５５ｘ，５６ｘ，５７ｘ，
５８ｘ，５９ｘ，６０ｘ，６１ｘにて示す如く変
化する。なお、第７図の６１ｘで表わされた信号
波形が予備リセツト信号であり、第７図５８ｘで
表わされた信号波形がプリセツト信号である。
さて、第１図の４ビツトプログラマブルカウン
タと第３図の４ビツトプログラマブルカウンタの
ゲート数を比較してみると、従来のカウンタでは
32個のNANDゲートによつて構成されていたも
のが、本発明のカウンタでは25個のNANDゲー
トによつて構成出来ることがわかる。
タと第３図の４ビツトプログラマブルカウンタの
ゲート数を比較してみると、従来のカウンタでは
32個のNANDゲートによつて構成されていたも
のが、本発明のカウンタでは25個のNANDゲー
トによつて構成出来ることがわかる。
同期パルス発生回路において４ゲート増加する
ことを考慮したとしても本発明のプログラマブル
カウンタの方が少ないゲート数で構成することが
出来、従来回路に対するゲート数の減少の割合は
カウンタのビツト数が多くなる程大きくなる。
ことを考慮したとしても本発明のプログラマブル
カウンタの方が少ないゲート数で構成することが
出来、従来回路に対するゲート数の減少の割合は
カウンタのビツト数が多くなる程大きくなる。
また、第３図に示したプログラマブルカウンタ
をI2Lトランジスタを用いて構成すると第８図の
如くなり、第２図に示した従来カウンタが41個の
I2Lトランジスタを必要としたのに対し、第８図
のカウンタでは30個のI2Lトランジスタで構成す
ることが出来、素子数を大幅に削減することが出
来る。
をI2Lトランジスタを用いて構成すると第８図の
如くなり、第２図に示した従来カウンタが41個の
I2Lトランジスタを必要としたのに対し、第８図
のカウンタでは30個のI2Lトランジスタで構成す
ることが出来、素子数を大幅に削減することが出
来る。
この様に本発明のプログラマブルカウンタは従
来よりも少ないゲート数あるいは素子数で従来の
プログラマブルカウンタと同じ機能を得ることが
出来るが、その論理構成は必らずしも第３図の構
成に限定される訳ではない。
来よりも少ないゲート数あるいは素子数で従来の
プログラマブルカウンタと同じ機能を得ることが
出来るが、その論理構成は必らずしも第３図の構
成に限定される訳ではない。
例えばあらかじめ微分パルス状のクロツクパル
スが得られるならば初段（LSB）の単位ステー
ジ１００は単位ステージ２００あるいは単位ステ
ージ３００と同一構成とすることも出来るし、伝
播パルスの伝達遅延を十分考慮して設計すれば、
第９図に示す様に各単位ステージ内の構成をもつ
と簡単にすることも可能である。第９図では単位
ステージ２００，３００，４００の構成は第３図
の単位ステージ４００の構成と同一になつてい
る。
スが得られるならば初段（LSB）の単位ステー
ジ１００は単位ステージ２００あるいは単位ステ
ージ３００と同一構成とすることも出来るし、伝
播パルスの伝達遅延を十分考慮して設計すれば、
第９図に示す様に各単位ステージ内の構成をもつ
と簡単にすることも可能である。第９図では単位
ステージ２００，３００，４００の構成は第３図
の単位ステージ４００の構成と同一になつてい
る。
以上、本発明のプログラマブルカウンタは、セ
ツト端子とリセツト端子を備えた双安定回路と、
前記双安定回路の出力状態に応じて前段からのト
リガ信号を前記セツト端子および前記リセツト端
子に供給する第１および第２の一致ゲートとによ
つて単位ステージを構成し、前記第１の一致ゲー
トあるいは前記第２の一致ゲートの出力を次段の
単位ステージにトリガ信号として、供給するよう
に各単位ステージを直列接続してカウンタを構成
し、前記カウンタのプリセツトすべきタイミング
の直前に各単位ステージを構成する双安定回路に
リセツト信号を供給する予備リセツト手段と、前
記リセツト信号のリーデイングエツジが経過した
のちにあらかじめプログラムされた単位ステージ
を構成する双安定回路にのみセツト信号を供給す
る選択セツト手段を備えたことを特徴とするもの
であり、第３図に示した実施例について説明する
と、単位ステージ２００において、各々の入出力
端子がクロスカツプリング接続されたNANDゲ
ート２３とNANDゲート２４によつて前記双安
定回路が構成され、前記NANDゲート２３の第
１の入力端子２３ａが前記双安定回路のセツト端
子を構成し、前記NANDゲート２４の第１の入
力端子２４ａが前記双安定回路のリセツト端子を
構成し、NANDゲート２１が前記第１の一致ゲ
ートを構成し、NANDゲート２２が前記第２の
一致ゲートを構成し、予備リセツト信号入力端子
Ｒが前記予備リセツト手段を構成し、NANDゲ
ート２６が前記選択セツト手段を構成しており、
また、単位ステージ３００，４００についても同
様である。さらにまた、第４図において予備リセ
ツト信号とセツト信号のタイミング関係を説明す
ると、時刻t26において予備リセツト信号ｘの
リーデイングエツジが到来し、時刻t27において
前記予備リセツト信号のトレイリングエツジが到
来するとともにセツト信号Px（前述した動作の説
明では便宜上プリセツト信号として説明した）の
リーデイングエツジが到来し、時刻t28において
前記セツト信号のトレイリングエツジが到来して
いる。
ツト端子とリセツト端子を備えた双安定回路と、
前記双安定回路の出力状態に応じて前段からのト
リガ信号を前記セツト端子および前記リセツト端
子に供給する第１および第２の一致ゲートとによ
つて単位ステージを構成し、前記第１の一致ゲー
トあるいは前記第２の一致ゲートの出力を次段の
単位ステージにトリガ信号として、供給するよう
に各単位ステージを直列接続してカウンタを構成
し、前記カウンタのプリセツトすべきタイミング
の直前に各単位ステージを構成する双安定回路に
リセツト信号を供給する予備リセツト手段と、前
記リセツト信号のリーデイングエツジが経過した
のちにあらかじめプログラムされた単位ステージ
を構成する双安定回路にのみセツト信号を供給す
る選択セツト手段を備えたことを特徴とするもの
であり、第３図に示した実施例について説明する
と、単位ステージ２００において、各々の入出力
端子がクロスカツプリング接続されたNANDゲ
ート２３とNANDゲート２４によつて前記双安
定回路が構成され、前記NANDゲート２３の第
１の入力端子２３ａが前記双安定回路のセツト端
子を構成し、前記NANDゲート２４の第１の入
力端子２４ａが前記双安定回路のリセツト端子を
構成し、NANDゲート２１が前記第１の一致ゲ
ートを構成し、NANDゲート２２が前記第２の
一致ゲートを構成し、予備リセツト信号入力端子
Ｒが前記予備リセツト手段を構成し、NANDゲ
ート２６が前記選択セツト手段を構成しており、
また、単位ステージ３００，４００についても同
様である。さらにまた、第４図において予備リセ
ツト信号とセツト信号のタイミング関係を説明す
ると、時刻t26において予備リセツト信号ｘの
リーデイングエツジが到来し、時刻t27において
前記予備リセツト信号のトレイリングエツジが到
来するとともにセツト信号Px（前述した動作の説
明では便宜上プリセツト信号として説明した）の
リーデイングエツジが到来し、時刻t28において
前記セツト信号のトレイリングエツジが到来して
いる。
すなわち、本発明のプログラマブルカウンタに
よれば、双安定回路と、トリガパルスを前記双安
定回路に分配するための第１および第２の一致ゲ
ートによつて単位ステージを構成し、プリセツト
すべきタイミングの直前に予備リセツト手段によ
つて一旦すべての単位ステージをリセツトし、そ
の後にセツトすべき単位ステージに選択セツト手
段によつてセツト信号を供給する様に構成してい
るので、従来に比べて少ないゲート数あるいは素
子数で従来と同じ機能が得られ、大なる効果を奏
する。
よれば、双安定回路と、トリガパルスを前記双安
定回路に分配するための第１および第２の一致ゲ
ートによつて単位ステージを構成し、プリセツト
すべきタイミングの直前に予備リセツト手段によ
つて一旦すべての単位ステージをリセツトし、そ
の後にセツトすべき単位ステージに選択セツト手
段によつてセツト信号を供給する様に構成してい
るので、従来に比べて少ないゲート数あるいは素
子数で従来と同じ機能が得られ、大なる効果を奏
する。
第１図は従来のプログラマブルカウンタの一例
を示す論理構成図、第２図は第１図の論理構成を
I2Lトランジスタによつて実現した回路結線図、
第３図は本発明の一実施例におけるプログラマブ
ルカウンタの論理構成図、第４図は第３図の各部
の信号波形図、第５図および第６図はいずれも同
期パルス発生回路の構成例を示す論理構成図、第
７図は第６図の各部の信号波形図、第８図は本発
明に係る第３図の論理構成をI2Lトランジスタに
よつて実現した回路結線図、第９図は本発明の別
の実施例を示す論理構成図である。 １１，２１，３１，４１……第１の一致ゲー
ト、１２，２２，３２，４２……第２の一致ゲー
ト、１３，１４，２３，２４，３３，３４，４
３，４４……双安定回路、２３ａ……セツト端
子、２４ａ……リセツト端子、１７，２６，３
６，４６……選択セツト手段、……予備リセツ
ト手段、Ｐ……プリセツト信号入力端子。
を示す論理構成図、第２図は第１図の論理構成を
I2Lトランジスタによつて実現した回路結線図、
第３図は本発明の一実施例におけるプログラマブ
ルカウンタの論理構成図、第４図は第３図の各部
の信号波形図、第５図および第６図はいずれも同
期パルス発生回路の構成例を示す論理構成図、第
７図は第６図の各部の信号波形図、第８図は本発
明に係る第３図の論理構成をI2Lトランジスタに
よつて実現した回路結線図、第９図は本発明の別
の実施例を示す論理構成図である。 １１，２１，３１，４１……第１の一致ゲー
ト、１２，２２，３２，４２……第２の一致ゲー
ト、１３，１４，２３，２４，３３，３４，４
３，４４……双安定回路、２３ａ……セツト端
子、２４ａ……リセツト端子、１７，２６，３
６，４６……選択セツト手段、……予備リセツ
ト手段、Ｐ……プリセツト信号入力端子。
Claims (1)
- １ セツト端子とリセツト端子を備えた双安定回
路と前記双安定回路の出力状態に応じて前段から
のトリガ信号を前記セツト端子および前記リセツ
ト端子に供給する第１および第２の一致ゲートに
よつて構成された単位ステージと、前記第１の一
致ゲートあるいは前記第２の一致ゲートの出力を
次段の単位ステージにトリガ信号として供給する
ゲート手段と、前記ゲート手段によつて結合され
た複数の単位ステージによつて構成されたカウン
タのプリセツト時に各単位ステージを構成する双
安定回路にリセツト信号を供給する予備リセツト
手段と、前記リセツト信号のリーデイングエツジ
が経過したのちにあらかじめプログラムされた単
位ステージを構成する双安定回路にのみセツト信
号を供給する選択セツト手段を備えたプログラマ
ブルカウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5452882A JPS58171130A (ja) | 1982-03-31 | 1982-03-31 | プログラマブルカウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5452882A JPS58171130A (ja) | 1982-03-31 | 1982-03-31 | プログラマブルカウンタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58171130A JPS58171130A (ja) | 1983-10-07 |
| JPH0161267B2 true JPH0161267B2 (ja) | 1989-12-27 |
Family
ID=12973156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5452882A Granted JPS58171130A (ja) | 1982-03-31 | 1982-03-31 | プログラマブルカウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58171130A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03223001A (ja) * | 1990-01-24 | 1991-10-02 | Takagi Ind Co Ltd | ごみ処理手段を有する台所用流し台 |
| JPH0399080U (ja) * | 1990-01-26 | 1991-10-16 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53119652A (en) * | 1977-03-29 | 1978-10-19 | Matsushita Electric Ind Co Ltd | Programable divider circuit |
| JPS54114967A (en) * | 1978-02-28 | 1979-09-07 | Toshiba Corp | Comparison detection circuit |
-
1982
- 1982-03-31 JP JP5452882A patent/JPS58171130A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53119652A (en) * | 1977-03-29 | 1978-10-19 | Matsushita Electric Ind Co Ltd | Programable divider circuit |
| JPS54114967A (en) * | 1978-02-28 | 1979-09-07 | Toshiba Corp | Comparison detection circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03223001A (ja) * | 1990-01-24 | 1991-10-02 | Takagi Ind Co Ltd | ごみ処理手段を有する台所用流し台 |
| JPH0399080U (ja) * | 1990-01-26 | 1991-10-16 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58171130A (ja) | 1983-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH027288A (ja) | データ・ラッチ回路 | |
| EP0769783B1 (en) | Synchronous semiconductor memory capable of saving a latency with a reduced circuit scale | |
| US5357144A (en) | Complementary logic circuit | |
| JPS60500038A (ja) | プログラム・ロジツク・アレイ | |
| US5111066A (en) | Clock frequency doubler | |
| US4160173A (en) | Logic circuit with two pairs of cross-coupled nand/nor gates | |
| KR950012058B1 (ko) | 레지스터 제어 회로 | |
| JPH0161267B2 (ja) | ||
| US6259652B1 (en) | Synchronous integrated memory | |
| US4882704A (en) | Hand-shake type data transfer control circuit | |
| US4573145A (en) | Signal transmitting circuit | |
| US5818274A (en) | Flip-flop circuit | |
| JPH0161266B2 (ja) | ||
| JPH0582905B2 (ja) | ||
| JPH0158895B2 (ja) | ||
| US6593777B2 (en) | Multiplexed flip-flop electronic device | |
| JPH0273713A (ja) | 半導体集積回路のクロックラインバッフア回路 | |
| JPS635299Y2 (ja) | ||
| JPH028485B2 (ja) | ||
| JPH0154886B2 (ja) | ||
| JPS6349934B2 (ja) | ||
| JP2745507B2 (ja) | マイクロコンピユータ | |
| JPS60183814A (ja) | フリツプフロツプ回路 | |
| JPS6035850B2 (ja) | Ｊ−ｋ フリップフロップ回路 | |
| JP2002026713A (ja) | 入出力回路 |