JPS58172017A - 同期パルス発生装置 - Google Patents
同期パルス発生装置Info
- Publication number
- JPS58172017A JPS58172017A JP5578182A JP5578182A JPS58172017A JP S58172017 A JPS58172017 A JP S58172017A JP 5578182 A JP5578182 A JP 5578182A JP 5578182 A JP5578182 A JP 5578182A JP S58172017 A JPS58172017 A JP S58172017A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- gate
- bistable circuit
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/15026—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages
- H03K5/15033—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with asynchronously driven series connected output stages using a chain of bistable devices
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は入力信号のリープインクエツジの近傍において
クロックパルスに同期した３系絖以」二のタイミングパ
ルスを発生させる同期パルス発生装置に関し、きわめて
少ないゲート数で構成された装置を実現するものである
。
クロックパルスに同期した３系絖以」二のタイミングパ
ルスを発生させる同期パルス発生装置に関し、きわめて
少ないゲート数で構成された装置を実現するものである
。
第１図は本発明の一実施例における同期パルス発生装置
の論理構成図である。同図において、Ｘは任意の時刻に
レベルの変化する入力信号が印加される信号入力端子で
あり、Ｙはクロックパルス入力端子であり、Ｚ＋ 、
Ｚ２ 、 Ｚｓはそれぞれ第１．第２、第３の同期パル
ス出力端子である。
の論理構成図である。同図において、Ｘは任意の時刻に
レベルの変化する入力信号が印加される信号入力端子で
あり、Ｙはクロックパルス入力端子であり、Ｚ＋ 、
Ｚ２ 、 Ｚｓはそれぞれ第１．第２、第３の同期パル
ス出力端子である。
前記信号入力端子ＸにはＮＡＮＤゲート１の入力端子が
接続され、前記ＮＡＮＤゲート１の出力端子とＨＡＮＤ
ゲート２０入力端子、さらには前記ＮＡＲＤゲート２の
出力端子と前記ＨＡＮＤゲート１の他方の入力端子がだ
がいにクロスカップリング接続されて第１の双安定回路
１ｏｏが構成されている。前記ＮＡＮＤゲート１の出力
端子にはＮＡＮＤゲート３の入力端子が接続され、前記
ＮＡＮＤゲート３の他方の入力端子は信号入力端イＸに
接続され、同出力端子はインバータ４０入力端子に接続
されており、また、ＨＡＮＤゲート５の出力端子がＮＡ
ＮＤゲート６の入力端子に接続され、前記ＮＡＮＩ）ゲ
ルトロの出力端子とＨＡＮＤゲート７の入力端子、さら
には前記ＮＡＮＤゲート７の出力端子と前記ＮＡＮＤゲ
ート６の他方の入力端子がたがいにクロスカップリング
接続されて第２の双安定回路２ｏＯが構成されている。
接続され、前記ＮＡＮＤゲート１の出力端子とＨＡＮＤ
ゲート２０入力端子、さらには前記ＮＡＲＤゲート２の
出力端子と前記ＨＡＮＤゲート１の他方の入力端子がだ
がいにクロスカップリング接続されて第１の双安定回路
１ｏｏが構成されている。前記ＮＡＮＤゲート１の出力
端子にはＮＡＮＤゲート３の入力端子が接続され、前記
ＮＡＮＤゲート３の他方の入力端子は信号入力端イＸに
接続され、同出力端子はインバータ４０入力端子に接続
されており、また、ＨＡＮＤゲート５の出力端子がＮＡ
ＮＤゲート６の入力端子に接続され、前記ＮＡＮＩ）ゲ
ルトロの出力端子とＨＡＮＤゲート７の入力端子、さら
には前記ＮＡＮＤゲート７の出力端子と前記ＮＡＮＤゲ
ート６の他方の入力端子がたがいにクロスカップリング
接続されて第２の双安定回路２ｏＯが構成されている。
前記ＮＡＮＤゲート７の他方の入力端子は前記インバー
タ４の出力端子に接続され、前記ＮＡＮＤゲート６の出
力端子にはＨＡＮＤゲート８の第１の入力端子が接続さ
れ、前記ＮＡＮＤゲート８の出力端子は前記ＮＡＮＤゲ
ート２の他方の入力端子に接続されている。
タ４の出力端子に接続され、前記ＮＡＮＤゲート６の出
力端子にはＨＡＮＤゲート８の第１の入力端子が接続さ
れ、前記ＮＡＮＤゲート８の出力端子は前記ＮＡＮＤゲ
ート２の他方の入力端子に接続されている。
一方、クロックパルス入力端子ＹにはＴフリップフロッ
プ回路９のクロック端子Ｔ１が接続され、前記７７９２
１７７１１回路９の反転出力端子Ｑ１にはＴフリップフ
ロラプ回路１０のクロック端子Ｔ２が接続されて、前記
７７９２１７７１１回路９および１ｏによって２ピント
のアップカウンタ３ｏｏが構成されている。前記７７９
２１７７１１回路９のリセット端子Ｒ１と前記７７９２
１７７１１回路１０のリセット端子Ｒ２は、いずれもＮ
ＡＮＤゲート３の出力端子に接続されている。
プ回路９のクロック端子Ｔ１が接続され、前記７７９２
１７７１１回路９の反転出力端子Ｑ１にはＴフリップフ
ロラプ回路１０のクロック端子Ｔ２が接続されて、前記
７７９２１７７１１回路９および１ｏによって２ピント
のアップカウンタ３ｏｏが構成されている。前記７７９
２１７７１１回路９のリセット端子Ｒ１と前記７７９２
１７７１１回路１０のリセット端子Ｒ２は、いずれもＮ
ＡＮＤゲート３の出力端子に接続されている。
まだ、前記７７９２１７７１１回路９の出力端子Ｑ１に
はＮＡＮＤゲート６ならびにＮＡＮＤゲート８の第２の
入力端子が接続され、前記７７９２１７７１１回路１ｏ
の出力端子Ｑ２には前記トムＮＤゲート５の第３の入力
端子が接続され、同反転出力端子Ｑ２には前記ＮＡＮＤ
ゲート８の第３の入力端子が接続されている。
はＮＡＮＤゲート６ならびにＮＡＮＤゲート８の第２の
入力端子が接続され、前記７７９２１７７１１回路１ｏ
の出力端子Ｑ２には前記トムＮＤゲート５の第３の入力
端子が接続され、同反転出力端子Ｑ２には前記ＮＡＮＤ
ゲート８の第３の入力端子が接続されている。
さらに、ＮＡＮＤゲート１１の第１の入力端子がインバ
ータ４の出力端子に接続され、同第２の入力端子がＮＡ
ＮＤゲート７の出力端子に接続され、同第３の入力端子
がＴフリップフロップ回路９の出力端子Ｑ１に接続され
、同第４の入力端子がＴフリップフロラ１回路１ｏの反
転出力端子Ｑ２に接続され、同出力端子は第１の同期パ
ルス出力端子Ｚ１に接続されている。前記７７９２１７
７１１回路９の出力端子Ｑ１にはＮＡＲＤゲート１２の
入力端子が接続され、前記ＮＡＮＤゲート１２の他方の
入力端子は前記７７９２１７７１１回路１０の出力端子
Ｑ２に接続され、同出力端子は第２の同期パルス出力端
子Ｚ２に接続されている。
ータ４の出力端子に接続され、同第２の入力端子がＮＡ
ＮＤゲート７の出力端子に接続され、同第３の入力端子
がＴフリップフロップ回路９の出力端子Ｑ１に接続され
、同第４の入力端子がＴフリップフロラ１回路１ｏの反
転出力端子Ｑ２に接続され、同出力端子は第１の同期パ
ルス出力端子Ｚ１に接続されている。前記７７９２１７
７１１回路９の出力端子Ｑ１にはＮＡＲＤゲート１２の
入力端子が接続され、前記ＮＡＮＤゲート１２の他方の
入力端子は前記７７９２１７７１１回路１０の出力端子
Ｑ２に接続され、同出力端子は第２の同期パルス出力端
子Ｚ２に接続されている。
ＮＡＲＤゲート６の出力端子にはＮＡＲＤゲート１３の
入力端子が接続され、前記ＮＡＮＤゲート１３の他方の
入力端子は前記７７９２１７７１１回路１０の反転出力
端子Ｑ２に接続され、同出力端子は第３の同期パルス出
力端子ｚ３に接続されている。
入力端子が接続され、前記ＮＡＮＤゲート１３の他方の
入力端子は前記７７９２１７７１１回路１０の反転出力
端子Ｑ２に接続され、同出力端子は第３の同期パルス出
力端子ｚ３に接続されている。
さて、第１図に示した同期パルス発生装置の動作の概要
を第２図の信号波形図に基づいて説明する。第２図のＹ
ａ、 Ｘａはそれぞれクロックパルス入力端子Ｙ、信
号入力端子Ｘに印加される信号波形、１ ａｌ ２＆
ｌ ３Ｊ ４＆、 ５２Ｌ、 ６ａ＋７ａ。
を第２図の信号波形図に基づいて説明する。第２図のＹ
ａ、 Ｘａはそれぞれクロックパルス入力端子Ｙ、信
号入力端子Ｘに印加される信号波形、１ ａｌ ２＆
ｌ ３Ｊ ４＆、 ５２Ｌ、 ６ａ＋７ａ。
８ａはそれぞれＮＡＮＤゲート１，２，３、インバータ
４、ＮＡＮＤゲー）５．６． ７．８の出力信号波形、
９ａはＴフリップフロップ回路９の出力端子Ｑ１に現わ
れる信号波形、１０ａ、１０ｂはそれぞれＴフリｙプフ
ロソ１回路１ｏの出力端子Ｑ２、同反転出力端子Ｑ２に
現われる信号波形、１１１Ｌ、１２１Ｌ、１３ａはそれ
ぞれＮＡＮＤゲート１１，１２．１３の出力信号波形で
ある。
４、ＮＡＮＤゲー）５．６． ７．８の出力信号波形、
９ａはＴフリップフロップ回路９の出力端子Ｑ１に現わ
れる信号波形、１０ａ、１０ｂはそれぞれＴフリｙプフ
ロソ１回路１ｏの出力端子Ｑ２、同反転出力端子Ｑ２に
現われる信号波形、１１１Ｌ、１２１Ｌ、１３ａはそれ
ぞれＮＡＮＤゲート１１，１２．１３の出力信号波形で
ある。
時刻ｔ１以前にＮＡＮＤゲート２およびＮＡＮ！：！ゲ
ート６の出力レベルが“０″になっているもので、時刻
ｔ１において信号入力端子Ｘのレベルが“ｏ ”から“
１゛に移行すると、ＮＡＮＤゲート３の出力レベルが“
１゛から“Ｏ゛に移行し、カウンタ３００のリセット状
態が解除され、続いてインバータ４の出力レベルが“０
″から“１１に移行する。
ート６の出力レベルが“０″になっているもので、時刻
ｔ１において信号入力端子Ｘのレベルが“ｏ ”から“
１゛に移行すると、ＮＡＮＤゲート３の出力レベルが“
１゛から“Ｏ゛に移行し、カウンタ３００のリセット状
態が解除され、続いてインバータ４の出力レベルが“０
″から“１１に移行する。
時刻ｔ２において、クロックパルスのリーディングエツ
ジが到来してクロックパルス入力端子Ｙのレベルが“１
゛に移行すると、Ｔフリツブフロ２プ回路９の出力端子
Ｑ１のレベルが“０゛から１″に移行し、続いてＮＡＮ
ｐゲート１１の出力レベルが“１゛から“０゛に移行す
る。
ジが到来してクロックパルス入力端子Ｙのレベルが“１
゛に移行すると、Ｔフリツブフロ２プ回路９の出力端子
Ｑ１のレベルが“０゛から１″に移行し、続いてＮＡＮ
ｐゲート１１の出力レベルが“１゛から“０゛に移行す
る。
時刻ｔ３において、クロックパルスのリーディングエツ
ジが再び到来すると、前記Ｔフリップフロップ回路９の
出力端子Ｑ１のレベルは“０゛ に移行し、続いて前記
ＮＡＮＤゲート１１の出力レベルが“１゛に移行し、さ
らにＴフリップフロツノＵ路１ｏの出力端子Ｑ２のレベ
ルが“０゛ から“１゛に移行し、続いて同反転出力端
子争のレベルが“１″から“０″に移行する。
ジが再び到来すると、前記Ｔフリップフロップ回路９の
出力端子Ｑ１のレベルは“０゛ に移行し、続いて前記
ＮＡＮＤゲート１１の出力レベルが“１゛に移行し、さ
らにＴフリップフロツノＵ路１ｏの出力端子Ｑ２のレベ
ルが“０゛ から“１゛に移行し、続いて同反転出力端
子争のレベルが“１″から“０″に移行する。
時刻ｔ４において、クロックパルスのリープインクエツ
ジが到来したとき、前記Ｔフリップフロップ回路９の出
力端子Ｑ１のレベルが′１″に移行し、カウンタ３００
の出力（Ｑ２．Ｑｊｌが〔１１〕になるのでＷＡＮＤゲ
ート６の出力レベルが１１１１１から“０゛に移行し、
続いてＮＡＮＤゲート６の出力レベルが“Ｏｔｒから１
゛に移行し、ＮＡＲＤゲート７の出力レベルが“１゛が
な“０゛に移行する。
ジが到来したとき、前記Ｔフリップフロップ回路９の出
力端子Ｑ１のレベルが′１″に移行し、カウンタ３００
の出力（Ｑ２．Ｑｊｌが〔１１〕になるのでＷＡＮＤゲ
ート６の出力レベルが１１１１１から“０゛に移行し、
続いてＮＡＮＤゲート６の出力レベルが“Ｏｔｒから１
゛に移行し、ＮＡＲＤゲート７の出力レベルが“１゛が
な“０゛に移行する。
また、前記カウンタ３ｏｏの出力が〔１１〕になること
により、ＮＡＮＤゲート１２の出力レベルが“１゛から
“ｒ ｏｇに移行する。
により、ＮＡＮＤゲート１２の出力レベルが“１゛から
“ｒ ｏｇに移行する。
時刻ｔ５において、クロックパルスのリーディングエツ
ジが到来すると、前記カウンタ３００の出力は〔ｏＯ〕
となり□、その結果、ＷＡＮＤゲート１３の出力レベル
がｔｒ １＋ｉから” ｏ ”に移行する。
ジが到来すると、前記カウンタ３００の出力は〔ｏＯ〕
となり□、その結果、ＷＡＮＤゲート１３の出力レベル
がｔｒ １＋ｉから” ｏ ”に移行する。
また、前記Ｔフリップフロップ回路９の出カレベ）Ｖの
“１０″への移行によって前記ＮムＮＤゲート５および
前記ＮＡＮＤゲート１２の出力レベルが１゛に移行する
。
“１０″への移行によって前記ＮムＮＤゲート５および
前記ＮＡＮＤゲート１２の出力レベルが１゛に移行する
。
時刻ｔ６において、クロックパルスのリーディングエツ
ジが到来すると、前記カウンタ３００の出力は〔０１〕
となるのでＮＡＲＤゲート８の出力レベルが“１゛から
“０″に移行し、続いてＮＡＮＤゲート２の出力レベル
が“０″から“１″に移行し、前記ＮＡＮ Ｄゲート１
の出力レベルは“′１゛から“０゛に移行し、さらに前
記ＨＡＮＤゲート３の出力レベルカビ１１に移行し、前
記インバータ４の出力レベルは“０゛に移行する。
ジが到来すると、前記カウンタ３００の出力は〔０１〕
となるのでＮＡＲＤゲート８の出力レベルが“１゛から
“０″に移行し、続いてＮＡＮＤゲート２の出力レベル
が“０″から“１″に移行し、前記ＮＡＮ Ｄゲート１
の出力レベルは“′１゛から“０゛に移行し、さらに前
記ＨＡＮＤゲート３の出力レベルカビ１１に移行し、前
記インバータ４の出力レベルは“０゛に移行する。
前記インバータ４の出力レベルの“０“への移行によっ
てＮＡＮＤゲート７の出力レベルが“１゛に移行し、続
いてＨＡＮＤゲート６の出力レベルが“０゛に移行し、
ＮＡＮＤゲート１３の出力レベルは“１゛に戻る。
てＮＡＮＤゲート７の出力レベルが“１゛に移行し、続
いてＨＡＮＤゲート６の出力レベルが“０゛に移行し、
ＮＡＮＤゲート１３の出力レベルは“１゛に戻る。
また、前記ＮＡＲＤゲート３の出力レベルの＋ｉ１１′
への移行によって前記カウンタ３００がリセットされて
、その出力は〔ｏｏ〕となるので、前記ＮＡＮＤゲート
８の出力レベルは１１１″に戻る。
への移行によって前記カウンタ３００がリセットされて
、その出力は〔ｏｏ〕となるので、前記ＮＡＮＤゲート
８の出力レベルは１１１″に戻る。
時刻ｔ７において、信号入力端子Ｘのレベルが０゛に移
行すると、ＨＡＮＤゲート１の出力レベルが“１゛に移
行し、さらにＮＡＲＤゲート２の出力レベルが′０″に
移行して次の同期パルスの発生のための準備動作が完了
する。
行すると、ＨＡＮＤゲート１の出力レベルが“１゛に移
行し、さらにＮＡＲＤゲート２の出力レベルが′０″に
移行して次の同期パルスの発生のための準備動作が完了
する。
時刻ｔ８において、信号入力端子Ｘのレベルがパ１゛に
移行すると、ＨＡＮＤゲート３とＮＡＮＤゲート４の出
力レベルは時刻ｔ１のときと同様に変化し、時刻ｔ９に
おいてクロックパルスのリーディングエツジが到来する
と、カウンタ３００の出力は〔０１〕となってＨＡＮＤ
ゲート１１の出力レベルは時刻ｔ２のときと同様に′０
゛に移行し、時刻ｔ１０においてクロックパルスのリー
ディングエツジが到来すると、時刻ｔ３のときと同様に
前記カウンタ３００の出力が〔１ｏ〕に変化して、前記
ＮＡＮＤゲート１１の出力レベルは１１１１ゝに移行す
る。
移行すると、ＨＡＮＤゲート３とＮＡＮＤゲート４の出
力レベルは時刻ｔ１のときと同様に変化し、時刻ｔ９に
おいてクロックパルスのリーディングエツジが到来する
と、カウンタ３００の出力は〔０１〕となってＨＡＮＤ
ゲート１１の出力レベルは時刻ｔ２のときと同様に′０
゛に移行し、時刻ｔ１０においてクロックパルスのリー
ディングエツジが到来すると、時刻ｔ３のときと同様に
前記カウンタ３００の出力が〔１ｏ〕に変化して、前記
ＮＡＮＤゲート１１の出力レベルは１１１１ゝに移行す
る。
以後同様にして時刻１＋＋においてクロソクパルスのリ
ーディングエツジが到来すると、前記カウンタ３００の
出力ならびに各ゲートの出力は時刻ｔ４のときと同様に
変化し、時刻ｔ１２においては、時刻ｔ５のときと同様
に変化し、時刻ｔ１３においては時刻ｔ６のときと同様
に変化する。
ーディングエツジが到来すると、前記カウンタ３００の
出力ならびに各ゲートの出力は時刻ｔ４のときと同様に
変化し、時刻ｔ１２においては、時刻ｔ５のときと同様
に変化し、時刻ｔ１３においては時刻ｔ６のときと同様
に変化する。
この様にして、第１図に示した同期パルヌ発生装置では
、信号入力端子Ｘに印加される入力信号のリーディング
エツジ近傍において、クロックパルスに同期したたがい
に発生期間の重なり合わない３系統のタイミングパルス
が得られる。
、信号入力端子Ｘに印加される入力信号のリーディング
エツジ近傍において、クロックパルスに同期したたがい
に発生期間の重なり合わない３系統のタイミングパルス
が得られる。
ところで、従来から多用されてきたこの種の同期パルス
発生装置はフリップフロップ回路を多段接続して、シフ
トレジスタを構成し、各フリップフロップ回路の出力を
デコードして出力パルスを得るのが常であったが、その
場合、第１図の装置と同様に３系統のだが−いに重なり
合わないタイミングパルスを得るためには少なくとも６
個のフリップフロップ回路と３個のデコードのだめの一
致ゲートを必要とし、総ゲート数としては３３個以、人
を必要とした。
発生装置はフリップフロップ回路を多段接続して、シフ
トレジスタを構成し、各フリップフロップ回路の出力を
デコードして出力パルスを得るのが常であったが、その
場合、第１図の装置と同様に３系統のだが−いに重なり
合わないタイミングパルスを得るためには少なくとも６
個のフリップフロップ回路と３個のデコードのだめの一
致ゲートを必要とし、総ゲート数としては３３個以、人
を必要とした。
これに対して本発明の同期パルス発生装置は第１図から
も明らかな様に２３個の一致ゲートによって構成するこ
とが出来（フリップフロップ回路は６個の一致ゲートに
よって構成されるものとしている。）、総ゲート数を従
来の３分の２程度に削減することが出来る。
も明らかな様に２３個の一致ゲートによって構成するこ
とが出来（フリップフロップ回路は６個の一致ゲートに
よって構成されるものとしている。）、総ゲート数を従
来の３分の２程度に削減することが出来る。
なお、本発明の実施態様は必らずしも第１図の構成に限
定されるものではなく、ＮＡＮＤゲートは他の一致ゲー
トに置き換えることも出来るし、この様な論理構成をさ
らに等価変換してＩ２５回路や０Ｍ０８回路を構成する
ことが出来る。
定されるものではなく、ＮＡＮＤゲートは他の一致ゲー
トに置き換えることも出来るし、この様な論理構成をさ
らに等価変換してＩ２５回路や０Ｍ０８回路を構成する
ことが出来る。
また、カウンタ３００のビット数を増加させることによ
り３系統以上のタイミングパルスを容易に得ることが出
来るし、セット端子（ＨＡＮＤゲート１０入力端子）が
信号入力端子Ｘに接続され、ＮＡＮＩ）ゲート８の出力
信号によってリセットされる双安定回路１００や、セン
ト端子（ＮＡＮＩ）ゲート６の入力端子）がＮＡＮＤゲ
ート５の出力端子に接続され、前記ＨＡＮＤゲート８の
出力信号に基づいてリセットされる双安定回路２０ｏの
構成としては必らずしも２個のＨＡＮＤゲートの入出力
端子のクロスカップリング接続ニよらなくとも、例えば
０Ｍ０８回路において多用されているクロックド・イン
バータなどを用いることも出来る。
り３系統以上のタイミングパルスを容易に得ることが出
来るし、セット端子（ＨＡＮＤゲート１０入力端子）が
信号入力端子Ｘに接続され、ＮＡＮＩ）ゲート８の出力
信号によってリセットされる双安定回路１００や、セン
ト端子（ＮＡＮＩ）ゲート６の入力端子）がＮＡＮＤゲ
ート５の出力端子に接続され、前記ＨＡＮＤゲート８の
出力信号に基づいてリセットされる双安定回路２０ｏの
構成としては必らずしも２個のＨＡＮＤゲートの入出力
端子のクロスカップリング接続ニよらなくとも、例えば
０Ｍ０８回路において多用されているクロックド・イン
バータなどを用いることも出来る。
さらに、第１図ではＮＡＲＤゲート３の出力端子にＴフ
リップフロラプ回路９および１０のリセット端子を接続
することによって前記ＨＡＮＤゲート３の出力信号をカ
ウンタ３００のイネーブル信号としているが、前記ＨＡ
ＮＤゲート３あるいはインバータ４の出力信号によって
前記カウンタ３００へのクロックパルスの供給をコント
ロールする様に構成しても良い。
リップフロラプ回路９および１０のリセット端子を接続
することによって前記ＨＡＮＤゲート３の出力信号をカ
ウンタ３００のイネーブル信号としているが、前記ＨＡ
ＮＤゲート３あるいはインバータ４の出力信号によって
前記カウンタ３００へのクロックパルスの供給をコント
ロールする様に構成しても良い。
輌３図は本発明の別の実施例を示したもので、カウンタ
３００のビット数を３とすることにより５クロック分の
パルス幅を有する第１の出力信号と、前記第１の出力信
号よりも１クロック分遅れて発生し、１クロック分のパ
ルス幅を有する第２の出力信号と、前記第２の出力信号
よりもさらに１クロック分遅れて発生し、１クロック分
のパルス幅を有する第３の出力信号を、それぞれ第１の
同期パルス出力端子Ｚ１、第２の同期パルス出力端子ｚ
２、第３の同期パルス出力端子Ｚ３より得ることが出来
る。
３００のビット数を３とすることにより５クロック分の
パルス幅を有する第１の出力信号と、前記第１の出力信
号よりも１クロック分遅れて発生し、１クロック分のパ
ルス幅を有する第２の出力信号と、前記第２の出力信号
よりもさらに１クロック分遅れて発生し、１クロック分
のパルス幅を有する第３の出力信号を、それぞれ第１の
同期パルス出力端子Ｚ１、第２の同期パルス出力端子ｚ
２、第３の同期パルス出力端子Ｚ３より得ることが出来
る。
図中、１５＋ １８．２１，２２，２３はＮＡＮＤゲ
ート、２ｏはＴフリップフロップ回路で、そのほかは第
１図に示したものと同様であるので、同一の符号を付し
ている。
ート、２ｏはＴフリップフロップ回路で、そのほかは第
１図に示したものと同様であるので、同一の符号を付し
ている。
なお、第３図の装置の基本的な動作は第１図の装置と同
じであるので、ここでは動作の説明は省略し、第４図に
第２図と同じ要領で第３図の各部の信号波形図を示すに
とどめる。
じであるので、ここでは動作の説明は省略し、第４図に
第２図と同じ要領で第３図の各部の信号波形図を示すに
とどめる。
この様に本発明の同期パルス発生装置は、セット端子に
入力信号が与えられる第１の双安定回路（前記実施例に
おける１００に相当）と、入力端子に前記入力信号と前
記第１の双安定回路の出力信号が与えられる第１の一致
ゲート（同３に相当）と、前記第１の一致ゲートの出力
信号をイネーブル信号としてクロックパルスのカウント
動作を行、なうカウンタ（同３ｏｏに相当）と、前記第
１の一致ゲートが出力信号を発生した後に前記カウンタ
の第１のカウント値（第１図の実施例では〔１１〕）に
おいて出力信号を発生する第２の一致ゲート（同６に相
当）と、セット端子に前記第２の一致ゲートの出力信号
が与えられる第２の双安定回路（同２００に相当）と、
前記第２の双安定回路がセットされた後に前記カウンタ
の第２のカウント値（第１図の実施例においては［０１
：］）において出出力量を発生し、該出力信号によって
前記第１の双安定回路と前記第２の双安定回路をリセッ
ト状態に移行せしめる第３の一致ゲート（同８に相当）
と、前記第２の双安定回路の出力と前記カウンタの出力
をデコードして少なくとも３種類のたがいに発生区間の
異なるタイミングパルスを取り出す出力手段（第１図の
実施例においてはＮＡＮＤゲート１１，１２，１３によ
って該出力手段が構成されている。）を備えたことを特
徴とするもので、きわめて少ないゲート数で、入力信号
のリーディングエツジ近傍においてクロックパルスに同
期したタイミングパルスを得ることが出来、大なる効果
を奏する。
入力信号が与えられる第１の双安定回路（前記実施例に
おける１００に相当）と、入力端子に前記入力信号と前
記第１の双安定回路の出力信号が与えられる第１の一致
ゲート（同３に相当）と、前記第１の一致ゲートの出力
信号をイネーブル信号としてクロックパルスのカウント
動作を行、なうカウンタ（同３ｏｏに相当）と、前記第
１の一致ゲートが出力信号を発生した後に前記カウンタ
の第１のカウント値（第１図の実施例では〔１１〕）に
おいて出力信号を発生する第２の一致ゲート（同６に相
当）と、セット端子に前記第２の一致ゲートの出力信号
が与えられる第２の双安定回路（同２００に相当）と、
前記第２の双安定回路がセットされた後に前記カウンタ
の第２のカウント値（第１図の実施例においては［０１
：］）において出出力量を発生し、該出力信号によって
前記第１の双安定回路と前記第２の双安定回路をリセッ
ト状態に移行せしめる第３の一致ゲート（同８に相当）
と、前記第２の双安定回路の出力と前記カウンタの出力
をデコードして少なくとも３種類のたがいに発生区間の
異なるタイミングパルスを取り出す出力手段（第１図の
実施例においてはＮＡＮＤゲート１１，１２，１３によ
って該出力手段が構成されている。）を備えたことを特
徴とするもので、きわめて少ないゲート数で、入力信号
のリーディングエツジ近傍においてクロックパルスに同
期したタイミングパルスを得ることが出来、大なる効果
を奏する。
第１図は本発明あ一実施例の論理構成図、第２図は第１
図の各部の信号波形図、第３図は本発明の別の実施例の
論理構成図、第４図は第３図の各部の信号波形図である
。 Ｘ・・・・・・信号入力端子、Ｙ・・・・・クロソクパ
ルヌ入力端子、ｚ１〜ｚ３・・・・・・同期パルヌ出カ
端子、１〜３．６〜８，１１〜１３，１５，１８．２１
〜２３・・・・・・ＮＡＮＤ回路、９，１０．２０・・
・・・・Ｔフリップフロップ回路、１００，２００・旧
・・双安定回路、３００・・・・・・カウンタ。
図の各部の信号波形図、第３図は本発明の別の実施例の
論理構成図、第４図は第３図の各部の信号波形図である
。 Ｘ・・・・・・信号入力端子、Ｙ・・・・・クロソクパ
ルヌ入力端子、ｚ１〜ｚ３・・・・・・同期パルヌ出カ
端子、１〜３．６〜８，１１〜１３，１５，１８．２１
〜２３・・・・・・ＮＡＮＤ回路、９，１０．２０・・
・・・・Ｔフリップフロップ回路、１００，２００・旧
・・双安定回路、３００・・・・・・カウンタ。
Claims (2)
- （１）セット端子に入力信号が与えられる第１の双安定
回路と、入力端子に前記入力信号と前記第１の双安定回
路の出力信号が与えられる第１の一致ゲートと、前記第
１の一致ゲートの出力信号をイネーブル信号としてクロ
ックパルスのカウント動作を行なうカウンタと、前記第
１の一致ゲートが出力信号を発生した後に前記カウンタ
の第１のカウント値において出力信号を発生する第２の
一致ゲートと、セット端子に前記第２の一致ゲートの出
力信号が与えられる第２の双安定回路と、前記第２の双
安定回路がセットされた後に前記カウンタの第２のカウ
ント値において出力信号を発生し、該出力信号によって
前記第１の双安定回路と前記第２の双安定回路をリセッ
ト状態に移行せしめる第３の一致ゲートと、前記第２の
双安定回路の出力と前記カウンタの出力をデコードして
少なくとも３種類のたがいに発生区間の異なるタイミン
クパルスを取り出す出力手段を備えたことを特徴とする
同期パルス発生装置。 - （２）それぞれの入力端子と出力端子がだがいにクロス
カップリング接続された第４および第５の一致ゲートに
よって第１の双安定回路を構成し、それぞれの入力端子
と出力端子がだがいにクロスカップリング接続された第
６および第７の一致ゲートによって第２の双安定回路を
構成し、少なくとも２個のＴフリップフロップ回路によ
ってカウンタを構成し、第１の一致ゲートの出力信号を
前記Ｔフリップフロップ回路のリセット端子もしくはセ
ット端子に供給する様に構成したことを特徴とする特許
請求の範囲第１項記載の同期パルス発生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5578182A JPS58172017A (ja) | 1982-04-02 | 1982-04-02 | 同期パルス発生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5578182A JPS58172017A (ja) | 1982-04-02 | 1982-04-02 | 同期パルス発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58172017A true JPS58172017A (ja) | 1983-10-08 |
| JPH0158895B2 JPH0158895B2 (ja) | 1989-12-14 |
Family
ID=13008434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5578182A Granted JPS58172017A (ja) | 1982-04-02 | 1982-04-02 | 同期パルス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172017A (ja) |
-
1982
- 1982-04-02 JP JP5578182A patent/JPS58172017A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0158895B2 (ja) | 1989-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS58172017A (ja) | 同期パルス発生装置 | |
| JPS6179318A (ja) | フリツプフロツプ回路 | |
| US4741005A (en) | Counter circuit having flip-flops for synchronizing carry signals between stages | |
| JPH0763135B2 (ja) | 半導体集積論理回路 | |
| JPH05327435A (ja) | 半導体集積回路装置 | |
| JPS62216446A (ja) | フレ−ム同期保護方式 | |
| JPS6124853B2 (ja) | ||
| JPH01143518A (ja) | 同期パルス発生装置 | |
| JPS5848536A (ja) | バイナリ−カウンタ | |
| JPS63248242A (ja) | 誤り発生回路 | |
| JPS6160456B2 (ja) | ||
| JP2658327B2 (ja) | 論理回路 | |
| JPH0374951A (ja) | 同期化回路 | |
| JPS642247B2 (ja) | ||
| JPS62213337A (ja) | フレ−ム同期保護方式 | |
| JPS6022542B2 (ja) | 同期化回路 | |
| JPS5943780B2 (ja) | デ−タトランスフア信号発生回路 | |
| JPH05136690A (ja) | クロツク生成回路 | |
| JPS59151536A (ja) | 分周装置 | |
| JPH07106955A (ja) | ３進カウンタ | |
| JPS60249415A (ja) | パルス発生回路 | |
| JPH0137886B2 (ja) | ||
| JPS61281622A (ja) | 計数回路 | |
| JPH0342814B2 (ja) | ||
| JPH01290313A (ja) | 集積回路間の信号伝搬方法 |