KR920003297B1

KR920003297B1 - 슬립검출장치 및 방법

Info

Publication number: KR920003297B1
Application number: KR1019890011507A
Authority: KR
Inventors: 이창문; 이정희; 주범순
Original assignee: 한국 전기통신공사; 이해욱; 재단법인 한국전자통신연구소; 경상현
Priority date: 1989-08-12
Filing date: 1989-08-12
Publication date: 1992-04-27
Also published as: KR910005708A

Abstract

내용 없음.

Description

슬립검출장치 및 방법

제1도는 본 발명의 블럭 구성도.

제2도는 MR 발생기 회로도.

제3도는 슬립검출 타이밍도.

제4도는 슬림검출 순서도.

* 도면의 주요부분에 대한 부호의 설명

SLS : 슬립검출 시동회로 MR : 마스터 리셋신호

C : 콘덴서 1 : MR 발생기

2 : 계수기 3 : 레지스터

4 : 프로세서 5 : 클럭 모니터

6, 7 : D플립플롭 8 : 계수기

OR1, OR2, OR3 : 논리합 게이트 AND : 논리곱 게이트

INV1, INV2 : 인버터

본 발명은 망동기 장치내의 망동기 기준 클럭 보드 어셈블리중 동기 방식에 의해 발생된 동기 클럭과, 동기 클럭발생을 위해 입력된 기준 클럭사이의 슬립을 측정하는 슬립검출장치 및 방법에 관한 것이다.

전자교환기간의 교환망은 동기를 유지하기 위해 각 교환기내에 망동기 장치를 두어 전자교환기내에 필요로 하는 기본 클럭을 발생시킨다.

이 기본 클럭의 발생은 교환망으로부터 입력되는 기준 클럭에 동기되도록하며 이런 동기를 위한 기존의 방식으로는 독립동기방식, 종속동기방식, 상호동기방식, PAMS 방식등이 있다. 독립동기방식은 입력기준 클럭 없이 자체의 고안정도 발진기를 통한 자체독립방식이며, 종속동기 방식이나 PAMS 방식등은 교환망을 통해 입력되는 상위국 클럭을 기준 클럭으로 삼아 동기 방식으로 자체 클럭을 발생시킨다.

클럭의 슬립 검출장치는 입력되는 기준 클럭과 자체 교환기내에서 동기 방식으로 발생시킨 클럭간의 주파수 차에 의한 클럭의 슬립상태를 측정하는 장치이다.

본 발명은 이러한 클럭의 슬립상태를 검출하여 교환기의 동기장치 및 동기망의 유지보수를 용이하게 하여 양질의 동기클럭을 발생시키는데 목적이 있다.

본 발명은 상기 목적을 달성하기 위해, 슬립검출장치로서, 제1비교클럭(VF 8KHz), 기준클럭(VF), 및 슬립검출시동신호(SLS)를 입력으로 하며 리셋신호를 출력하여 초기계수 시작점을 제공하는 마스터 리셋 신호발생수단과, 상기 마스터 리셋신호 발생수단의 출력 및 제2비교클럭(VF 4.096MHz)을 입력으로 하여 상기 제2비교클럭을 계수하여 출력하는 계수기, 상기 계수기의 출력 및 상기 제1비교클럭(VF 8KHz)을 입력으로하여 계수된 값을 읽어서 기억하는 레지스터, 및 상기 마스터 리셋 신호발생수단에 연결하여 슬립검출시동신호(SLS)를 발생시키고 상기 레지스터에 연결되어 슬립검출 데이타를 읽는 프로세서 수단을 구비한다.

또한 본 발명의 슬립검출방법은, 전자교환기의 망동기 장치중 슬립검출장치에 적용되는 슬립검출방법에 있어서, 프로세서수단(4)에 의해 슬립검출을 위한 기준 입력클럭(RF), 제1비교클럭(VF 8KHz) 및 제2비교클럭(VF 4.096MHz)의 상태를 확인하여 입력 클럭중 어느 한 입력클럭이라도 정상이 아닌 경우 레지스터의 출력으로부터 슬립데이타를 읽고 읽어들인 값으로 위상변경을 조사하는 과정의 수행을 중지하는 제1단계와, 입력클럭이 모두 정상인 경우 슬립검출 기능이 동작중이 아닐때 슬립검출시동신호(SLS)를 프로세서 수단(4)에서 발생시켜 마스터 리셋 발생기를 통해 슬립검출기능을 재시동시키며 동작중일 경우 레지스터으로부터 위상데이타를 읽는 제2단계와, 위상 변경을 조사하여 변경이 없는 경우 슬립검출을 끝내며 변경되었을 경우 상기 전 단계에서 읽어 들인 위상데이타와 현 위상데이타와의 치이를 계산하고 재시동후의 위상차 데이타합을 계산하는 제3단계와, 계산된 위상차 데이타 합에서 슬립발생이 없는 경우 슬립 검출을 끝내며 슬립 발생이 있는 경우 외부 입력 클럭에 대한 자체 발진 클럭이 빠르게 되어서 슬립이 발생되었는지, 느리게 되어서 슬립이 발생하게 되었는지를 조사하여 상태에 따라서 슬립갯수를 증가시키고 위상차 데이타 합에서 슬립데이타 값(±512)를 뺀후, 전체 슬립갯수를 증가시키고 곧바로 슬립 검출기능을 끝내는 제4단계에 의해 수행된다.

이하, 첨부된 도면을 참조하여 본 발명의 일실시예를 설명한다.

제1도는 본 발명에 의한 블럭도로서, MR(마스터리셋 신호) 발생기(1), 계수기(2), 레지스터(3), 프로세서(4), 클럭모니터(5)로 구성되고, 제2도는 MR발생기(1)의 회로도로서, D플립플롭(6, 7), 계수기(8), 논리합 게이트(OR1, OR2, OR3), 논리곱게이트(AND), 인버터(INV1, INV2)로 구성되며, 제3도는 슬립검출 타이밍도이고, 제4도는 슬립검출 순서도이다.

먼저 제3도를 보면, RF 8KHz는 교환기에 입력되는 기준 클럭이고 VF 8KHz, VF 4.096KHz는 RF 8KHz를 입력으로 하여 발생시킨 클럭이다. RF 8KHz의 하강지점인 A에서부터 슬립검출을 시작한다. 면 VF 8KHz의 B의 위상이 오른쪽으로 서서히 이동하여 B까지 이동할 때 1슬립이 발생한 것이다. 여기서 VF 8KHz와 VF 4.096MHz는 동일한 클럭으로부터 분주된 동기클럭이므로 RF 8KHz의 A위치에서부터 VF 4.096KHz 클럭의 비트를 계수하여 VF 8KHz의 C의 위치까지 계수하면 RF 8KHz와 VF 8KHz의 위상차를 알 수 있다. 즉 슬립을 검출하기 시작한 시간부터 계속적으로 계수를 하면 어느 순간에 1슬립을 발생한 것을 알 수 있다.

예를 들어, 클럭의 비트수를 계수한 값이 512개의 차를 보일때, 8KHz의 1주기 슬립이 발생한 125μs의 위상차를 나타낸다.

즉, 8KHz의 한주기 T1의 T=1/f(sec)로부터

T1=1/8000=125×10^-6(sec)=125μs

4.906MHz의 한주기 T2는

T2=1/(4.096×10⁶)=244×10^-9(sec)=244ns

이므로, 8KHz 1주기에 대한 4.096MHz 클럭의 비트수 n은 다음과 같다.

n=T1/T2=(125×10^-6)/(244×10^-9)=512개

본 발명에서는 계수 초기값인 n1의 값이 n1±512인 계수값으로 변하는 시간에서 클럭의 1슬립이 발생한 것으로 보며 이 값을 검출하기 위해 연속적으로 계수한 값을 프로세서가 읽어 연산한다.

상기한 타이밍도와 관련하여 제1도를 설명하면 다음과 같다.

MR 발생기(1)는 VF 8KHz, RF 1,544MHz 및 SLS신호를 입력으로 하여 계수기(2)의 초기계수 시작점을 제공한다. 계수기(2)는 VF 4.096MHz 클럭을 계수하기 위한 것으로 VF 4.096MHz를 클럭펄스입력으로 하여 상기 MR 발생기(1)에 의해 제3도의 A의 위치에서 리셋된 후 계수하기 시작한다. 레지스터(3)는 VF 8KHz를 클럭펄스 입력으로 하여 상기 계수기(2)에서 계수된 값을 제3도의 VF 8KHz의 C위치에서 읽는다.

이때 상기 계수기(2)와 연결된 데이타 라인은 8비트이다. 프로세서(4)는 SLS신호를 상기 MR 발생기(1)로 보내며 상기 레지스터(3)에 기억된 계수값을 8비트의 데이타로 읽으며 이를 위해 리드신호를 (3)의 OE단자로 보낸다. 클럭모니트(5)는 VF 8KHz, VF 4.096MHz 및 RF 1.544MHz를 입력으로 하여 프로세서로 클럭을 모니터하여 보낸다.

본 발명의 계수방법은 제3도의 A에서 계수를 시작하여 C에서 계수를 끝내게 되면 다시 A계수를 시작하여 C'에서 계수를 끝내게 되어 8KHz 주기로 계속 반복된다.

제2도는 제3도의 VF 8KHz의 A에서 리셋신호를 발생시키는 것으로 슬립검출기능의 시동을 위해 발생한 SLS신호에 의해 시동된다. D플립플롭(6)에서 VF 8KHz는 RF 1.544MHz로 동기되며 이 동기된 클럭은 RF 1.544MHz를 클럭펄스 입력으로 하는 D플립플롭(7)으로 지연시켜 D플립플롭(6)의 출력(Q6)과 D플립플롭(7)의 출력(/Q7)을 논리합게이트(OR1)에 의해 8KHz의 리셋펄스로 만든다.

이렇게 만들어진 리셋펄스와 프로세서(4)로부터 보내져오는 논리 '0'에서 논리 '1'로 바뀌어 SLS 신호는 논리합게이트(OR2)를 통해 시동신호를 발생시키게 된다. 이때 시동신호는 슬립검출시동시에만 발생되는 것이며 시동후에는 논리곱게이트(AND)를 통해 계수기(8)의 TC단이 계수기(8)의 병렬 입력단자 PE에 입력된다. 계수기(8)는 RF 1.544MHz 클럭을 병렬 입력신호에 의해 분주하여 RF 8KHz를 발생시킨다.

발생된 RF 8KHz는 하강에지(edge)에서 인버터(INV2), 논리합게이트(OR3) 및 콘덴서(C)에 의해 MR(마스터 리셋)신호로 되어 제1도에 계수기(2)의 MR 단자에 8KHz 주기로 입력된다. 제3도의 MR은 이 MR신호를 표시한 것이다.

제4도는 슬립검출방법에 대한 순서도로서, 프로세서수단(4)에 의해 수행되는 것으로 주기적으로 수행되는 슬립 검출기능은 클릭모니터수단(5)에 의해 모니터된 클럭정보, 즉 입력기준클럭(RF), 제1비교클럭(VF 8KHz), 제2비교클럭(VF 4.096MHz)의 상태를 확인하여 입력클럭중 어느 한 입력 클럭이라도 정상이 아닌 경우 레지스터(3)의 출력인 슬립검출 데이타 읽기(24)와 일어들인 값으로 위상변경을 조사하는 과정(25, 26)의 수행을 중지하고 슬립검출기능의 중지를 기록하고 끝내며(22), 입력클럭이 모두 정상인 경우 슬립검출기능을 동작중이 아닐 때는 마스터 리셋 발생기(1)에 슬립검출 시동신호(SLS)를 프로세서수단(4)이 발생시켜 보내어 재시동을 시키며 동작중일 경우 위상 데이타를 레지스터(3)의 출력을 통해 읽어들이며(21, 23, 24), 읽어 들인 값으로 위상 변경을 조사하여 변경이 안되었을 경우 슬립검출을 끝내며 변경되었을 경우 전상태에서 읽어들인 위상 데이타와 현 위상데이타와의 차이를 계산하고 재시동후의 위상차 데이타합을 계산한다(25).

계산된 위상차 데이타 합에서 슬립발생을 조사하여 1슬립이 발생되지 않은 경우 곧바로 슬립검출을 끝낸다. 슬립이 발생된 경우 외부입력에 대하여 자체 발진 클럭이 빠르게 되어서 슬립이 발생하게 되었는지, 느리게 되어서 슬립이 발생하게 되었는지를 조사하여 상태에 따라서 슬립 갯수를 증가시키고 위상차 데이터값(±512)을 뺀후, 전체 슬립갯수를 증가시키고 곧바로 슬립 검출기능을 멈춘다(26).

본 발명의 구현을 위해 제작된 슬립장치의 한예에 의하면 시동시 제1도와 제2도에서 나타내는 레지스터(3)의 초기값은 F8 내지 FD(16진)이 된다. 실제 구성된 장치는 아래와 같다.

제2도의 계수기(8)는 74HCT161 2개, 레지스터(3)는 74HCT173 2개 등이다. 본 장치는 입력 기준 클럭을 1.544MHz나 2.048MHz를 수용할 수 있으며 이 클럭은 계수기(8)를 통해 RF 8KHz로 분주된다. 이를 위해서는 계수기(8)의 병렬 입력값을 변경하여 실현한다. 즉, 교환기의 디지틀 트렁크 통신방식이 T1 방식이나 CEPT 방식이냐에 따라 입력 기준 클럭의 주파수가 다르며 이 주파수를 RF 8KHz로 분주하는 회로는 병렬 입력값의 선택에 의한다.

본 발명의 장치는 동기 장치의 위상검출 장치로도 사용할 수 있다.

Claims

제1비교클럭(VF 8KHz), 기준클럭(VF)및 슬립검출시동신호(SLS)를 입력으로 하여 리셋신호를 출력하여 초기계수 시작점을 제공하는 마스터 리셋 신호발생수단(1), 상기 마스터 리셋 신호발생수단(1)의 출력 및 제2비교클럭(VF 4.096MHz)을 입력으로 하여 상기 제2비교클럭을 계수하여 출력하는 계수기(2), 상기 계수기(2)의 출력 및 상기 제1비교클럭(VF 8KHz)을 입력으로 하여 계수된 값을 읽어서 기억하는 레지스터(3), 및 상기 마스터 리셋 신호발생수단(1)에 연결하여 슬립검출시동신호(SLS)를 발생시키고 상기 레지스터(3)에 연결되어 슬립검출 데이타를 읽는 프로세서 수단(4)을 구비한 것을 특징으로 하는 슬립검출장치.
제1항에 있어서, 상기 기준 클럭(RF)은 1.544MHz인 것을 특징으로 하는 슬립검출장치.
제1항에 있어서, 상기 기준 입력 클럭(RF)은 2.048MHz인 것을 특징으로 하는 슬립검출장치.
제1항에 있어서, 상기 마스터 리셋 신호발생수단(1)은 상기 제1비교클럭(VF 8KHz) 및 기준입력클럭(RF)를 입력으로하여 상기 제1비교클럭(VF 8KHz)을 기준입력클럭(RF)에 동기시키는 D플립플롭(6)과, 상기 D플립플롭(6)의 기준입력클럭(RF)와 연결되어 상기 D플립플롭(6)의 출력을 지연시키는 D플립플롭(7)과, 상기 D플립플롭(7)의 출력 및 또다른 D플립플롭(6)의 출력과 연결되어 논리합을 수행하는 논리합 게이트(OR1)와 상기 논리합게이트(OR1) 및 슬립검출시동신호(SLS)와 연결되어 논리합을 수행하는 논리합게이트(OR2)와, 상기 논리합게이트(OR2)의 출력 및 계수기(8)의 TC 단자를 통해 인버터(INV1)를 통한 출력에 연결되어 논리곱을 수행하는 논리곱게이트(AND)와, 상기 기준 입력클럭(RF) 및 논리곱 게이트(AND)출력과 연결되어 8KHz를 출력시키는 계수기(8)와, 상기 계수기(8)의 출력 및 계수기(8)의 출력을 인버터(INV2)를 통한 출력에 연결되어 논리합을 수행하여 MR(마스터 리셋)신호를 발생시키는 논리합 게이트(OR3)로 구성된 것을 특징으로 하는 슬립검출장치.
제1항에 있어서, 제1비교클럭(VF 8KHz), 제2비교클럭(VF 4.096MHz)및 기준 입력클럭(RF)를 입력으로 하여 클럭을 모니터하는 클럭 모니터(5)를 더 포함하는 것을 특징으로 하는 슬립검출장치.
제1항에 있어서, 상기 계수기(2)는 데이타를 8비트로 하는 것을 특징으로 하는 슬립검출장치.
제1항에 있어서, 슬림검출 시동을 위해 상기 레지스터(3)의 초기값을 F8 내지 FD(16진)으로 하는 것을 특징으로 하는 슬립검출장치.
전자교환기의 망동기 장치 중 슬립검출장치에 적용되는 슬립검출 방법에 있어서, 프로세서수단(4)에 의해 슬립검출을 위한 기준 입력클럭(RF), 제1비교클럭(VF 8KHz) 및 제2비교클럭(VF 4.096MHz)의 상태를 확인하여 입력 클럭중 어느 한 입력 클럭이라도 정상이 아닌 경우 레지스터(3)의 출력으로부터 슬립데이타를 읽고 읽어들인 값으로 위상변경을 조사하는 과정의 수행을 중지하는 제1단계와, 입력클럭이 모두 정상인 경우 슬립검출 기능이 동작중이 아닐때 슬립검출시동신호(SLS)를 프로세서 수단(4)에서 발생시켜 마스터 리셋 발생기(1)를 통해 슬립검출기능을 재시동시키며 동작중일 경우 레지스터(3)으로부터 위상데이타를 읽는 제2단계와, 위상 변경을 조사하여 변경이 없는 경우 슬립 검출을 끝내며 변경되었을 경우 상기 전 단계에서 읽어 들인 위상데이타와 현 위상데이타와의 차이를 계산하고 재시동후의 위상차 데이타합을 계산하는 제3단계와, 계산된 위상차 데이타 합에서 슬립발생이 없는 경우 슬립 검출을 끝내며 슬립 발생이 있는 경우 외부 입력 클럭에 대한 자체 발진 클럭이 빠르게 되어서 슬립이 발생되었는지, 느리게 되어서 슬립이 발생하게 되었는지를 조사하여 상태에 따라서 슬립갯수를 증가시키고 위상차 데이타합에서 슬립데이타값(±512)를 뺀후, 전체 슬립 갯수를 증가시키고 곧바로 슬립 검출 기능을 끝내는 제4단계에 의해 수행되는 것을 특징으로 하는 슬립검출방법.