JP3414841B2 - 半導体試験装置用デバイス同期装置及びその同期方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体試験装置におけ
る非同期動作半導体デバイスに対して同期を与える、半
導体試験装置用デバイス同期装置及びその同期方法に関
する。

【０００２】

【従来の技術】通信用の半導体デバイスでは、通常フレ
ームと呼ばれる単位で通信が行われる。このフレーム信
号の発生タイミングは、当該デバイスであるマイクロプ
ロセッサ（MPU）が外部通信用として持つ水晶発振器の
基準クロックが走り始めたタイミングによる分周として
動作するために、動作が非同期となる。それ故に、従来
技術においては、このフレーム信号を目安として、マッ
チ（Match）と呼ばれる半導体試験装置のファンクショ
ン機能を利用して、どうにか試験しているのが実態であ
る。しかし、マッチと呼ばれる処理のサイクル処理時
間が大きいために、所要試験時間が増加してしまった
り、フレーム信号と、ICチップ間でデータをやりとり
する送受信データとの、位相調整を完全に行うことが困
難であるという欠点を有していた。

【０００３】被試験対象物である当該通信用半導体デバ
イスにおいては、電源がスタートしてから基準クロック
が発生、安定し、それから後安定した動作に入る。そし
て、安定してから、本来の通常の送・受信のモード状態
になり、半導体試験装置の側としては、それに合わせて
動作させて試験しようとするのが基本的な考えである。
しかし、当該半導体デバイスが安定するまでの時間がど
のくらいかということは、対象デバイスの個々でも異な
るため、当該試験装置の側では分からない。

【０００４】そこで、従来技術では、当該試験装置のフ
ァンクションの１つとして、マッチという方法を採って
いた。つまり、デバイス側からのフレーム信号によるフ
ラグが上がってから、それに合わせて当該試験装置の動
作を同期させるべく、マッチというファンクション機能
が設けられたのである。

【０００５】図３に、従来技術の各種同期構成によるタ
イミングチャートを示す。図３の３Ａ、３Ｂ、３Ｃ、に
示すタイミングチャートのように、いずれの場合にも、
マッチ（Match）というファンクション機能による方法
では、完全なものでないか致命的な問題点を有してい
た。 （1）図３−３Ａの方法：これは、当該被試験対象の通
信用半導体デバイスであるDUT端に設けられた水晶発振
器からの基準クロックCXに、当該試験装置が同期して試
験する方法である。これだと、クロックCXが、マッチサ
イクルのサイクルタイムである３μsec以上の長い周期
であれば、同期して動作可能ではあるが、現実的ではな
く、致命的欠点といえる。

【０００６】（2）図３−３Ｂは、DUT端に設けられた水
晶発振器からの基準クロック信号CXの代わりに、当該試
験装置からのクロック信号でCXを作って試験を行う方法
である。この場合は、フレーム信号FSCでのフラグが上
がったところから、パターンデータと進むべきだが、
パターンデータ出力XDTとサイクルずれが発生する。但
しサイクルのずれは、必ず１サイクルのみであり、フレ
ーム信号FSCサイクルのマッチサイクルのあった次のサ
イクルからは、一致させることは可能である。この方法
では、ハード上の制約から、そのようになってしまうの
である。 （3）マッチサイクルが3.0μsec以上必要な、いわば低
速マッチサイクルの方法では、このマッチサイクルを多
用しなければならない被試験対象デバイスの場合は、試
験時間が長くかかってしまう。そして、マッチサイクル
に要する時間分のサイクルだけ必ずCXとしての基準クロ
ック間隔が伸びるため、本来のDUTへのXDTとしてのテス
トパターンデータの入力仕様とはかけ離れており、これ
は、やはり致命的な欠点といえる。

【０００７】（4）次の、図３−３Ｃは、図３−３Ａと
は異なり、すなわち、低速マッチサイクルではなく、高
速マッチサイクルを使って試験する方法である。当該試
験装置からのテストパターンデータXDTの周期と同じ高
速マッチサイクルＭとしても、３Ａの場合と同様フレー
ム信号FSCでのフラグが上がっても、１サイクル分だけ
はサイクルがずれてしまう。このことでは、既に述べた
図３−３Ａ、３Ｂでの欠点が残る。ところが、DUTの大
容量化、高速化に対応するために、当該試験装置では、
高速に処理でき、試験ができるようパイプライン方式を
とっている。このため、ハード構成上の理由から、例え
ば、図３−３Ｃに示すように、テストパターンデータが
64番目で、フレーム信号FSCの９サイクル目のフラグで
はじめて一致、スタートすることになる。従って、フ
レーム信号FSCの約８サイクル分のオーバーランサイク
ル61を考慮して、予め、テストパターンデータを作る必
要がある。そして、オーバーランサイクルは、ハード
である試験装置の相違や、パイプラインの数により、サ
イクル数が異なるのが通常であり、この方法でやる場
合、当該DUTに与えるテストパターンデータを複数種に
ついて管理する必要が生ずる。また、CADを用いて、
画一的にテストパターンをシュミレーション用に、自動
生成することが困難となる。といった問題点を有してい
た。

【０００８】

【発明が解決しようとする課題】そこで、本発明におい
ては、テストパターンデータの周期レートが、本来の
DUTへの当該試験装置出力XDTからの、テストパターンデ
ータの入力仕様とかけ離れることがなく、オーバーラ
ンサイクルによるテストパターンデータの２重又は複数
管理も不要とし、サイクルずれが発生しないで、テス
トパターンデータのプログラム記述は、直接的な動作パ
ターンを記述するだけでよく、CADからの自動生成を容
易とする、ことができる構成を実現することを目的とし
た。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体試験装置においては、以下に記載さ
れるような構成を実現した。 （1）DUTに繋がる水晶発振器による発振クロックCXに対
して、当該試験装置の内部で発生するフリーランクロッ
クであるFLCKを、フェーズ・ロック・ループ回路PLLを
用いて、ロックする。 （2）次に、フレーム信号FSCからの１個目のフラグによ
って、パルスカウンタでのカウントダウンをスタートさ
せる。また、予め、CXに対する内部遅延量を加味して、
CXに対するFSCの分周比からカウントダウンしていき、
フレーム信号FSCからのフラグを検出して一致させる。
そして、パターン発生器からのテストパターンデータ
を、通常の周期のクロック信号により当該試験装置のDU
Tへの入力であるXDTとして出力できる、装置及び同期方
法とした。

【００１０】

【作用】

（1）DUTから出力される水晶発振器の発振クロックCXに
対して、それを取り込んで当該試験装置内で作られ、発
振されるFLCKのタイミングは、当該試験装置の構成伝送
経路の影響で絶対的な位相遅延deが生ずる。従って、そ
の位相遅延分deも加味して、PLL回路を用いて、CXと、
パターンデータの出力であるXDTとの周期を一致させる
ものである。 （2）ディジタル通信用等の半導体デバイスの、例え
ば、携帯電話機用の半導体デバイスの動作単位はフレー
ム単位で行われる。また、フレーム信号FSCの１サイク
ルの動作は、何個のクロック信号分でなされるかは、当
該デバイスの仕様によって分かっているので、その周期
に、当該装置内部に伝送経路等による位相遅延分deを附
加して、PLL回路を使って、フレーム信号FSCとテストパ
ターンデータ出力であるXDTの周期を完全に一致させる
ことができた。尚、deの値は、固有の既存値であり固定
値である。

【００１１】（3）また、DUTからの発振クロックCXが安
定し、内部クロックFLCKも安定したところで、PLL回路
によって、FCLKがロックされ、次のフレーム信号の立ち
上がりのフラグによって、カウンターでのカウントダウ
ンがはじまり、“０”を検出したら、通常の周期である
ノーマルレートが、ノーマル用周期発生器から出力さ
れ、それによって同期したテストパターンデータである
XDTが出力できるようにした。

【００１２】

【実施例】図１に、本発明の回路構成のブロック図を示
す。また、図２には、本発明によるタイミングチャート
を示す。 （1）図１に示すように、DUT・１に付随する水晶発振器
２からの発振クロックCX・３を、フェーズ・ロック・ル
ープ回路であるPLL・24の位相比較入力端子（PD−Ａ）3
1に入力し、FCLK周期発生器からの、CX・３の周期の最
近似値である、FCLK信号27を、位相比較入力端子（PD−
Ｂ）32に入力し、出力端子（VCO−OUT）33にて、周期発
生器を基準クロックとなるマスタークロックの周期を微
調して、PD−Ａ・31とPD−Ｂ・32とをロックさせる。そ
して、ロックされたことを示す信号である信号（PLL−L
ock）28を、ナンド回路NAND・25に入力する。

【００１３】（2）次に、NAND回路25においては、PLL・
24がロック状態を示す信号（PLL−Lock）28がハイ
“Ｈ”と、DUT・１からのフレーム信号FSC・４によるパ
ルスカウントスタートを示すフラグフリップフロップ回
路FF26の出力Ｙが“Ｈ”と、条件が揃ったときに、フレ
ーム信号FSC・４が入ると、NAND・25の出力(d)・19が
“Ｌ”となって、カウンタCNT−Ａ・16のロードLd・35
がロードイネーブルとなる。 （3）FF・26においては、試験開始前に予めセットされ
ており、出力Ｙ・36は“Ｈ”でイネーブルとなり、NAND
・25の出力(d)・19が“Ｈ”の状態の中でFCLK周期発生
器23からくる周期信号(c)21の立ち上がりで、出力Ｙ・3
6はロー“Ｌ”でディスエーブルとなっており、その後
はFF・26のセット命令が与えられるまで、“Ｌ”固定と
なる。

【００１４】（4）カウンタCNT−Ａ・16では、レジスタ
REG−Ａ・15のサイクル・カウントデータ(a)・18に定義
されたデータ、すなわち、サイクル遅延させたいFCLK・
27のパルス数を保持させるデータをNAND・25の出力(d)
・19が“Ｌ”の条件下で、FCLK周期信号(c)・21の立ち
上がりでデータをロードし、サイクル・カウントデータ
(a)18に示す値の回数を計数してストップする。そし
て、ダウンカウントモードで計算をし、０検出部17で
“０”一致がとれたとき(e)20を“Ｈ”とする。そのこ
とで、ノーマル用周期発生器12からタイミング発生器ス
タート信号11によりノーマルレートを出力し、それと同
期が取られたパターン発生器９からのDUT・１への出力
であるXDT・５のテストパターンデータを出力するもの
である。

【００１５】（5）尚、信号(b)37は、CX・３との位相補
正データである。つまり、サイクル遅延後DUT・１のCX
・３の入力と、最終的に当該試験装置から出力するXDT
・５からのテストパターンデータとの位相調整データで
ある。また、レジスタREG−Ｂ・14はフレーム信号同期
モード時のみ“Ｈ”となる。そして、カウンタCTN−Ａ
・16では、ダウンカウントモードで構成しているが、ア
ップカウントモードで構成しても可能である。つまり、
REG−Ａ・15の(a)18のデータと一致がとれた場合に、信
号(e)20を“Ｈ”とすれば可能である。 （6）そして、レジスタREG−Ａ・15に保持されるデータ
とは、FCLK用周期発生器23とカウンタCNT−Ａ・16と
マルチプレクサMUX−Ａ・13及びノーマル用周期発生器1
2の経路と、DUT・１からPLL・24までの経路と、FSC
・４からNAND・25までの経路と、FCLK用周期発生器23
からPLL・24までの経路の、それら既知の内部遅延量を
考慮して、サイクルカウント数が決められ、また、DUT
・１とXDT・５との位相補正データが決められる。

【００１６】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。 （1）DUTが高速化、大容量化するのに対応して、当該分
野における半導体試験装置は、パイプライン方式が主流
となっている。本発明によれば、当該試験装置の違いに
よるオーバランサイクル数が異なるようなことが発生し
ないので、被試験対象のDUT１つに対し、複数のテスト
パターンプログラムを保有、管理する必要がなくなっ
た。 （2）サイクルずれが発生しないので、テストパターン
プログラムの記述は、直接的な動作パターンを書くだけ
でよい。また、そのことで、CADによるテストパターン
プログラムの自動生成が容易になった。 （3）低速マッチによる方法のように、マッチのときの
みに試験周期レートが間延びすることがないので、DUT
が持つ本来の動作条件によって試験することが可能とな
った。

【図面の簡単な説明】

【図１】本発明の回路構成を示すブロック図である。

【図２】本発明によるタイミングチャートを示す。

【図３】従来技術の各種同期構成によるタイミングチャ
ートを示す。

【符号の説明】

１ DUT ２ 水晶発振器 ３ CX ４ FSC ５ XDT ６ テストパターンデータ ７ クロック信号 ８ 遅延発生器 ９ パターン発生器 10 タイミング発生器 11 タイミング発生スタート信号 12 ノーマル用周期発生器 13 MUX−Ａ 14 REG−Ｂ 15 REG−Ａ 16 CNT−Ａ 17 ０検出部 22 de 23 FCLK用周期発生器 24 PLL 25 NAND 26 FF 27 FCLK信号 28 PLL−Lock信号 29 波形発生器／論理比較器 30 FCLK−START 31 PD−Ａ 32 PD−Ｂ 33 VCO−OUT 34 マスタークロック 35 Ld 36 Ｙ

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 半導体試験装置はタイミング発生器とパ
   ターン発生器（９）と波形発生器／論理比較器（29）と
   を備え、 該タイミング発生器は当該タイミング発生器内に備える
   ノーマル用周期発生手段に基づいて被試験対象デバイス
   （DUT）へ供給するテストパターンの発生周期を決める
   周期クロック（ノーマルレート）を発生ものであり、 該パターン発生器（９）はDUTへ印加するテストパター
   ンを発生するものであり、 該波形発生器／論理比較器（29）は一方の波形発生器側
   では該パターン発生器（９）からのテストパターンを受
   けて該ノーマルレートに基づいて所定のタイミングの波
   形に波形整形してDUTの入力端へ供給するものであり、
   他方の論理比較器側ではDUTの出力端からの出力信号を
   受けて所定に論理比較して良否判定をするものであり、 該タイミング発生器と該パターン発生器（９）と該波形
   発生器／論理比較器（29）とを備えて、DUT 自身が使用
   する独自のDUTクロック（CX）と同期したタイミング関
   係で半導体試験装置側からテストパターンを発生させ、
   且つDUTから出力される特定の信号（DUT特定信号）に同
   期した関係で半導体試験装置側からテストパターンを発
   生させて、当該DUTを試験する半導体試験装置用デバイ
   ス同期装置において、 タイミング発生器内にマスター
   クロック発生手段とDUT特定信号同期手段とノーマル用
   周期発生手段とを備え、 該マスタークロック発生手段は該ノーマル用周期発生手
   段で使用するマスタークロック（34）を発生するPLL方
   式の回路であって、DUTから該DUTクロック（CX）を受け
   てPLL方式に基づいて該DUTクロックに同期した関係のマ
   スタークロック（34）を発生するものであり、 該DUT特定信号同期手段は、該マスタークロック発生手
   段で同期が確立した後のマスタークロック（34）をパタ
   ーン発生の基準サイクルタイミング信号として、DUTか
   らの該DUT特定信号を受けるまで同期待ちし、該DUT特定
   信号を受けた直後から所定同期クロック数の時間経過後
   に該ノーマルレートの発生開始を有効にする発生開始信
   号（20）を該ノーマル用周期発生器（12）へ供給するも
   のであり 、 該ノーマル用周期発生手段は、該発生開始信号（20）を
   受けた直後から該DUT特定信号に同期してノーマルレー
   トのクロックを発生開始し、且つ出力するノーマルレー
   トを所定に遅延させて出力し、該ノーマルレートに基づ
   いて、DUT側の動作と同期した関係でテストパターンを
   供給する、こと を特徴とする半導体試験装置用デバイス
   同期装置。
2. 【請求項２】 該DUTから出力されるDUT特定信号はDUT
   が通信用ICのとき通信フレームの周期を示すフレーム信
   号（FSC）であり、 該DUT自身が使用するDUTクロック（CX）は当該ＤＵＴに
   接続される水晶発振器若しくは他のクロック源に基づい
   て当該ＤＵＴから出力するクロック信号である、ことを
   特徴とする請求項１記載の半導体試験装置用デバイス同
   期装置。
3. 【請求項３】 該マスタークロック発生手段は、FCLK用
   周期発生器（23）とPLL回路（24）とを備え、 該FCLK用周期発生器（23）は該DUTクロック（CX）の周
   期に近似したフリーラン状態のフリーランクロック（2
   7）を当初に発生してＰＬＬ回路の一方の位相比較用の
   入力端へ供給し、該PLL回路（24）から発振出力される
   マスタークロック（34）を受けてフリーラン状態から該
   DUTクロック（CX）に同期したフリーランクロック（2
   7）を出力するものであり、 該PLL回路（24）はFCLK用周期発生器（23）からのフリ
   ーラン状態のフリークロック（FCLK）をＰＬＬ回路の一
   方の位相比較用の入力端へ接続し、該DUTからのDUTクロ
   ック（CX）をＰＬＬ回路の他方の位相比較用の入力端へ
   接続し、当該PLL回路から発振出力するマスタークロッ
   ク（34）を該FCLK用周期発生器（23）へ供給し、PLL発
   振方式であるフェーズ・ロック・ループに基づいて該FC
   LK用周期発生器（23）から出力するフリーラン状態の同
   期クロック（FCLK）をDUTからのクロック（CX）に同期
   させ、当該PLL回路から同期完了を示すロック信号（2
   8）を出力するものである、ことを特徴とする請求項１
   記載の半導体試験装置用デバイス同期装置。
4. 【請求項４】 該DUT特定信号同期手段はゲート手段（2
   5）とフラグフリップフロップ（26）と第１レジスタ（1
   5）とダウンカウンタ（16）とを備え、 該ゲート手段（25）はDUTから受ける該DUT特定信号と該
   PLL回路（24）から受ける該ロック信号（28）の両方共
   に有効な信号のときに該ダウンカウンタ（16）へロード
   信号（19）を供給するものであり、 該フラグフリップフロップ（26）は該ゲート手段（25）
   からのロード信号（19）を受けたときに以降の当該ロー
   ド信号（19）を無効状態に制御するものであり、 該第１レジスタ（15）は該ダウンカウンタ（16）へロー
   ドする、該ノーマルレートの発生サイクルがサイクル単
   位で所定に遅延される設定値を格納するレジスタであ
   り、 該ダウンカウンタ（16）は該同期クロック（FCLK）をク
   ロック源として動作し、該ロード信号（19）が有効なと
   きに該設定値をロードしてダウンカウント開始し、ダウ
   ンカウント完了によってノーマルレート発生開始信号
   （20）を該ノーマル用周期発生手段へ供給するものであ
   る、ことを特徴とする請求項１記載の半導体試験装置用
   デバイス同期装置。
5. 【請求項５】 DUT自身が使用する独自のDUTクロック
   （CX）、且つDUTから出力される特定の信号（DUT特定信
   号）に同期した関係で当該DUTを試験する半導体試験装
   置用デバイス同期方法において、 請求項１記載のマスタークロック発生手段とDUT特定信
   号同期手段とノーマル用周期発生手段とを備え、 DUTから該DUTクロック（CX）を受けて前記DUTクロック
   に同期した関係のマスタークロック（34）が発生するま
   で同期待ちし、 該マスタークロック発生手段で同期が確立した後、DUT
   からの該DUT特定信号を受けるまで同期待ちし、 該DUT特定信号を受けた後、所定同期クロック数の時間
   経過後に該ノーマルレートの発生を開始し、 該ノーマルレートの発生開始に基づいて当該DUTに対し
   てテストパターンを印 加して試験実施する、ことを 特徴
   とする、半導体試験装置用デバイス同期同期方法。